JPS5824879B2 - 条件付き予備充電回路 - Google Patents
条件付き予備充電回路Info
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- JPS5824879B2 JPS5824879B2 JP50080578A JP8057875A JPS5824879B2 JP S5824879 B2 JPS5824879 B2 JP S5824879B2 JP 50080578 A JP50080578 A JP 50080578A JP 8057875 A JP8057875 A JP 8057875A JP S5824879 B2 JPS5824879 B2 JP S5824879B2
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- G—PHYSICS
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】
集積回路は、集積回路に対する複数の入力のうちの１つ
における変化を検出して、１以上の予備調整信号を発生
するセンサ回路を具えている。
における変化を検出して、１以上の予備調整信号を発生
するセンサ回路を具えている。
この予備調整信号は、集積回路の種々の接続点（ｎｏｄ
ｅ ） の電圧を高めて、集積回路の入力から出力へ
のデータ信号の迅速な処理を促進する。
ｅ ） の電圧を高めて、集積回路の入力から出力へ
のデータ信号の迅速な処理を促進する。
センサ回路の具体例は、集積化したメモリ回路と集積化
したマイクロプロセッサ回路とを具えている。
したマイクロプロセッサ回路とを具えている。
集積化したメモリ回路は、ＭＯＳおよびバイポーラ技術
を用いて提供されてきた。
を用いて提供されてきた。
今日まで供給されてきた経済的なＭＯＳ メモリ回路は
、比較的簡単な記録を行う外部回路と、メモリ・アレイ
（ｍｅｍｏｒｙ ａｒｒａｙ ）とインターフェイスし
うる入力／出力機能を有しており、外部クロック信号、
アドレス信号および入力／出力信号のタイミングに対し
て厳密な動作範囲を必要としてきた。
、比較的簡単な記録を行う外部回路と、メモリ・アレイ
（ｍｅｍｏｒｙ ａｒｒａｙ ）とインターフェイスし
うる入力／出力機能を有しており、外部クロック信号、
アドレス信号および入力／出力信号のタイミングに対し
て厳密な動作範囲を必要としてきた。
多数ビットの命令を受信し、実行し、通信し、アドレス
し、書き込み、外部メモリ回路からのデータを受信する
ことができるマイクロ・プロセッサチップは、ＭＯ８技
術を用いて実施されてきた。
し、書き込み、外部メモリ回路からのデータを受信する
ことができるマイクロ・プロセッサチップは、ＭＯ８技
術を用いて実施されてきた。
マイクロ・プロセッサ・チップは、組合わせゲート、シ
フトレジスタおよびラッチにより構成されてきた。
フトレジスタおよびラッチにより構成されてきた。
これら組合わせゲート等は、電流ＭＯ８技術においては
比較的低いバッキング密度ではあるが、そのような機能
を達成する最も確実な手段である。
比較的低いバッキング密度ではあるが、そのような機能
を達成する最も確実な手段である。
簡単に説明すると、一実施例において本発明は、メモリ
・サイクル動作のある時点で予備調整あるいは予備充電
されなければならない接続点を有するメモリ回路である
。
・サイクル動作のある時点で予備調整あるいは予備充電
されなければならない接続点を有するメモリ回路である
。
複数のアドレス入力のいずれか１つにおける変化を検出
して信号を発生する予備充電回路を提供する。
して信号を発生する予備充電回路を提供する。
予備充電回路は、前記信号に応答して、接続点を予備調
整あるいは予備充電する。
整あるいは予備充電する。
本発明の他の実施例においては、予備充電回路は、集積
回路マイクロ・プロセッサ・チップのための命令デコー
ダのいくつかの接続点を予備充電するために提供される
。
回路マイクロ・プロセッサ・チップのための命令デコー
ダのいくつかの接続点を予備充電するために提供される
。
この実施例では、前の命令が実行されている間に信号が
発生し、前の命令が終了する時を指示する。
発生し、前の命令が終了する時を指示する。
この信号は、予備充電回路で受信されて判断されて、現
メモリ・サイクルの初めに予備充電が必要となる、命令
デコーダの特定の接続点の充電を開始させる信号を発生
する。
メモリ・サイクルの初めに予備充電が必要となる、命令
デコーダの特定の接続点の充電を開始させる信号を発生
する。
以下、本発明を図面に基づいて説明する。
第１図は本発明の好適な一実施例の回路図であり、集積
回路マイクロ・プロセッサにおける連続サイクルの開始
を予期する回路が示されている。
回路マイクロ・プロセッサにおける連続サイクルの開始
を予期する回路が示されている。
このマイクロ・プロセッサは２つのクロック信号φ１お
よびφ２により動作する。
よびφ２により動作する。
マイクロ・プロセッサ内の回路（図示せず）は、特定の
命令を実行している間、最終機械サイクルの間に信号Ｇ
ＴＯを発生する。
命令を実行している間、最終機械サイクルの間に信号Ｇ
ＴＯを発生する。
読取り専用メモ’Ｊ １０ ＣＲＯＭ（Ｒｅａｄ ０ｎ
ｌｙ Ｍｅｍｏｒｙ ） ：）は、入力バッファ１５１
、命令レジスタ１５４、予備充電インバータ１５６、読
取り専用メモリ・アレイ１５８、予備充電および結合制
御回路８８を具えている。
ｌｙ Ｍｅｍｏｒｙ ） ：）は、入力バッファ１５１
、命令レジスタ１５４、予備充電インバータ１５６、読
取り専用メモリ・アレイ１５８、予備充電および結合制
御回路８８を具えている。
予備充電および結合制御回路８８は、ＭＯ８形電界効果
トランジスタ（ＭＯＳＦＥＴ） ２０ 、２２．２４
。
トランジスタ（ＭＯＳＦＥＴ） ２０ 、２２．２４
。
２６を有する組合わせゲートを具えている。
負荷ＭＯ８ＦＥＴ ２０ ヲ、ｖＤＤ（接続点１８）と
前記組合わせゲートの出力端子（接続点２８）との間に
結合する。
前記組合わせゲートの出力端子（接続点２８）との間に
結合する。
ＭＯ８Ｆ’ＥＴ２０のゲートを高圧電源線１６（ＶＧＧ
で示す）に接続する。
で示す）に接続する。
ＭＯＳＦＥＴ２２および２４を接続点２Ｂと接地線３０
との間に直列に結合し、それらゲートをそれぞれＧＴＯ
（接続点１２）およびφ２ （接続点４８）に結合する
６Ｍ０８ＦＥＴ２６を接続点２８と接地線３０との間に
接続する。
との間に直列に結合し、それらゲートをそれぞれＧＴＯ
（接続点１２）およびφ２ （接続点４８）に結合する
６Ｍ０８ＦＥＴ２６を接続点２８と接地線３０との間に
接続する。
この組合わせゲートは、ＭＯＳＦＥＴ５０および５２を
有する予備充電インバータを駆動する。
有する予備充電インバータを駆動する。
ＭＯＳＦＥＴ ５０を接地線３０と１予備充電（ＰＲＥ
ＣＨＡＲＧＥ）Ｊとの間に接続し、そのゲートを接続点
２８に接続する。
ＣＨＡＲＧＥ）Ｊとの間に接続し、そのゲートを接続点
２８に接続する。
負荷ＭＯ３ＦＥＴ ５２をＶＤＤ と「予備充電」との
間に接続し、そのゲートをＶＧＧに接続する。
間に接続し、そのゲートをＶＧＧに接続する。
ＭＯＳＦＥＴ２６のゲートをＭＯＳＦＥＴ３４および３
６を有するインバータの出力端子である接続点３２に接
続する ＭＯＳＦＥＴ３４のゲートおよびドレインをＶＤＤに接
続し、そのソースを接続点３２に接続する。
６を有するインバータの出力端子である接続点３２に接
続する ＭＯＳＦＥＴ３４のゲートおよびドレインをＶＤＤに接
続し、そのソースを接続点３２に接続する。
ＭＯＳＦＥＴ３６を接地線３０と接続点３２との間に接
続し、そのゲートを接続点３８に接続する。
続し、そのゲートを接続点３８に接続する。
ＭＯＳＦＥＴ４４および４６を接地線３８と接地線３０
との間に直列に接続する。
との間に直列に接続する。
ＭＯＳＦＥＴ４４のゲートを接続点５４に接続し、ＭＯ
ＳＦＥＴ４６のゲートをφ２ （接続点４８）に接続す
る。
ＳＦＥＴ４６のゲートをφ２ （接続点４８）に接続す
る。
ダイオ−）”！続 （Ｄｉｏｄｅ −ｏｎｎｅｃｔｅ
ｄ ） ＭＯＳＦＥＴ ４ ０のソースを接続点
３８に接続し、そのゲートおよびドレインを接続点６２
に接続する。
ｄ ） ＭＯＳＦＥＴ ４ ０のソースを接続点
３８に接続し、そのゲートおよびドレインを接続点６２
に接続する。
この接続点６２は、ＭＯＳＦＥＴ５６．５８．６０を有
するＮＡＮＤゲートの出力端子である。
するＮＡＮＤゲートの出力端子である。
ＭＯＳＦＥＴ ５６をＶＤＤ と接続点６２との間に接
続し、そのゲートをｖＧＧに接続する。
続し、そのゲートをｖＧＧに接続する。
ＭＯＳＦＥＴ５８および６０を接地線３０と接続点６２
との間に直列に接続し、これらゲートをφ２およびＧＴ
Ｏにそれぞれ接続する。
との間に直列に接続し、これらゲートをφ２およびＧＴ
Ｏにそれぞれ接続する。
予備充電ＭＯ８ＦＥＴ６４をＶＤＤと接続点６２との間
に接続し、そのゲートをφ１ （接続点６６）に接続す
る。
に接続し、そのゲートをφ１ （接続点６６）に接続す
る。
読取り専用メモリ・アレイ（ＲＯＭ ａｒｒａｙ ）１
５８は、７６．７８，８０のようなＭＯＳＦＥＴの複数
の行を有している。
５８は、７６．７８，８０のようなＭＯＳＦＥＴの複数
の行を有している。
これらＭＯＳＦＥＴ ７６゜７８．８０はすべて７４の
ような行導体と接地線３０との間に接続されている。
ような行導体と接地線３０との間に接続されている。
第１図においては、ある列の各ＭＯ８ＦＥＴのゲート電
極を後述する８個の命令レジスタ回路の一つの出力端子
に接続する。
極を後述する８個の命令レジスタ回路の一つの出力端子
に接続する。
行導体γ４をＭＯＳＦＥＴ７０によって制御論理回路（
図示せず）に接続する。
図示せず）に接続する。
各ＭＯ８ＦＥＴ７０（および記憶装置の複数の行がある
場合には各結合ＭＯ８ＦＥＴ）を接続点６２に接続する
。
場合には各結合ＭＯ８ＦＥＴ）を接続点６２に接続する
。
また、Ｔ４のような各行導体を、ＭＯＳＦＥＴ８４のよ
うな予備充電ＭＯ８ＦＥＴに接続する。
うな予備充電ＭＯ８ＦＥＴに接続する。
この予備充電ＭＯ８ＦＥＴばＶＤＤと予備充電接続点と
の間に接続されている。
の間に接続されている。
ゲートおよびドレインをＶＤＤ に接続し、ソースを行
導体７４に接続したＭＯＳＦＥＴ８２のような、追加の
プルアップ（ｐｕｌｌ ｕｐ ）ＭＯＳＦＥＴを設けて
、後述するような予備充電レベルを保証するようにする
。
導体７４に接続したＭＯＳＦＥＴ８２のような、追加の
プルアップ（ｐｕｌｌ ｕｐ ）ＭＯＳＦＥＴを設けて
、後述するような予備充電レベルを保証するようにする
。
８ビツト命令レジスタの各ビットは、ＭＯＳＦＥＴ１３
６．１２４゜１２０．１２２，１１４，１１６を有する
入力ラッチを具えている。
６．１２４゜１２０．１２２，１１４，１１６を有する
入力ラッチを具えている。
また、命令レジスタの各ビットは、２個の２入力端子Ｎ
ＯＲゲートを有している。
ＯＲゲートを有している。
一方の入力端子は結合を示す導体に接続され、それぞれ
の他の入力端子はラッチの出力端子にそれぞれ接続され
ている。
の他の入力端子はラッチの出力端子にそれぞれ接続され
ている。
上述のラッチ回路に関しては、結合
ＭＯ８ＦＥＴ１３６を接続点１４０と接続点１２８との
間に接続し、そのゲートを「予備充電」に接続する。
間に接続し、そのゲートを「予備充電」に接続する。
ＭＯＳＦＥＴ１２４を接続点１１２と接続点１２８との
間に接続し、そのゲートを「予備光□電」に接続する。
間に接続し、そのゲートを「予備光□電」に接続する。
この「予備充電」は予備充電インバータ１５６によって
接続点１３４に発生される。
接続点１３４に発生される。
第１図に示す本発明の実施例は、第２図のタイムダイア
グラムによってより詳細に説明できる。
グラムによってより詳細に説明できる。
第２図は、ＧＴＯ、φ１．φ２、データイン、予備充電
、結合および結合の波形を示している。
、結合および結合の波形を示している。
第２図において、ＧＴＯは、前の命令の実行の終りにラ
ンダム論理回路によって発生される信号である。
ンダム論理回路によって発生される信号である。
ＧＴＯの最終部分の間にφ２が発生する。ＧＴＯとφ２
とが同時に発生している間（第１図に関し）、ＭＯ３Ｆ
ＥＴ２２ および２４がターンオンする。
とが同時に発生している間（第１図に関し）、ＭＯ３Ｆ
ＥＴ２２ および２４がターンオンする。
前のφ１パルスが発生している間、接続点６２は高電圧
レベルに予備充電され、この電圧レベルがダイオード接
続ＭＯ３ＦＥＴ４０を経て接続点３８を限界電圧以下に
充電して、ＭＯ８ＦＥＴ３６をターンオンし、接続点３
２の低電圧に引き下げる。
レベルに予備充電され、この電圧レベルがダイオード接
続ＭＯ３ＦＥＴ４０を経て接続点３８を限界電圧以下に
充電して、ＭＯ８ＦＥＴ３６をターンオンし、接続点３
２の低電圧に引き下げる。
したがって、φ２の初めは、ＭＯ８ＦＥＴ２６は、ＭＯ
８ＦＥＴ２２および２４のようにオフ状態にあり、この
ため接続点２８は、ＭＯ８ＦＥＴ２０によってＶＤＤ
に等しい高電圧に保持されている。
８ＦＥＴ２２および２４のようにオフ状態にあり、この
ため接続点２８は、ＭＯ８ＦＥＴ２０によってＶＤＤ
に等しい高電圧に保持されている。
ＭＯＳＦＥＴは最初オン状態にあり、「予備充電」（接
続点５４）は大地電位付近にある（第１図のＭＯＳＦＥ
ＴはＮチャンネルであると仮定する）。
続点５４）は大地電位付近にある（第１図のＭＯＳＦＥ
ＴはＮチャンネルであると仮定する）。
このように、ＧＴＯとφ２が同時に発生している間、Ｍ
Ｏ８ＦＥＴ２２および２４はオン状態にあるので接続点
２８は大地電位に近くなることが解かる。
Ｏ８ＦＥＴ２２および２４はオン状態にあるので接続点
２８は大地電位に近くなることが解かる。
また、φ２はＭＯ８ＦＥＴ４６をターンオンさせる。
接続点２８の電圧はＭＯ８ＦＥＴ５０をターンオフして
、負荷ＭＯ８ＦＥＴ５２は「予備充電」をＶＤＤボルト
にする。
、負荷ＭＯ８ＦＥＴ５２は「予備充電」をＶＤＤボルト
にする。
普通、ＭＯ８ＦＥＴ５２および５０を有するインバータ
を十分な、駆動能力を有するように設計されるため、「
予備充電」の立ち上がり時間を、その大きな容量負荷に
かかわらず、速くすることができる。
を十分な、駆動能力を有するように設計されるため、「
予備充電」の立ち上がり時間を、その大きな容量負荷に
かかわらず、速くすることができる。
「予備充電」が立ち上がり始めるにつれて、ＭＯ８ＦＥ
Ｔ４４はターンオンされ、接続点３８上の電荷はＭＯ８
ＦＥＴ４４および４６を経て放電し、ＭＯ８ＦＥＴ３６
をターンオフする。
Ｔ４４はターンオンされ、接続点３８上の電荷はＭＯ８
ＦＥＴ４４および４６を経て放電し、ＭＯ８ＦＥＴ３６
をターンオフする。
接続点３２の電圧が立ち上がり始めると、ＭＯ８ＦＥＴ
２６をターンオンする。
２６をターンオンする。
これによって、ＭＯ８ＦＥＴ２２および２４が接続点２
８を大地電位に保持するのを補助する。
８を大地電位に保持するのを補助する。
φ２パルスおよび／またはＧＴＯの終りには、ＭＯ８Ｆ
ＥＴ２２および２４の少なくとも１つがターンオンする
。
ＥＴ２２および２４の少なくとも１つがターンオンする
。
しかしＭＯ８ＦＥＴ２６が接続点２８を大地電位近辺に
保持しつづけるように設計されているので、したがって
「予備充電」はＶＤＤ に保持されたままである。
保持しつづけるように設計されているので、したがって
「予備充電」はＶＤＤ に保持されたままである。
「予備充電」は、次のφ１パルスの発生まではＶＤＤに
保持されたままであり、φ１パルスが発生したときには
ＭＯ８ＦＥＴ６４はターンオンして接続点６２を充電し
、この接続点６２はダイオード接続ＭＯ８ＦＥＴ４０を
経て接続点３８を充電する。
保持されたままであり、φ１パルスが発生したときには
ＭＯ８ＦＥＴ６４はターンオンして接続点６２を充電し
、この接続点６２はダイオード接続ＭＯ８ＦＥＴ４０を
経て接続点３８を充電する。
このようにして、ＭＯ８ＦＥＴ３６がターンオンされ、
接続点３２の電位が大地電位へ移行してＭＯＳＦＥＴ
Ｚ ６をターンオフし、負荷ＭＯ８ＦＥＴ２０が接続点
２８を充電するようにする。
接続点３２の電位が大地電位へ移行してＭＯＳＦＥＴ
Ｚ ６をターンオフし、負荷ＭＯ８ＦＥＴ２０が接続点
２８を充電するようにする。
このことは、ＭＯ８ＦＥＴ５０をターンオンさせて、「
予備充電」を大地に放電させる。
予備充電」を大地に放電させる。
ＭＯ８ＦＥＴ５６，５８，６０を有するＮＡＮＤゲート
の遅延時間は、負荷装置としての ＭＯ８ＦＥＴ２０を有する組合わせゲート、およびＭＯ
８ＦＥＴ５０と５２を有するインバータにわたる遅延時
間よりも十分小さい。
の遅延時間は、負荷装置としての ＭＯ８ＦＥＴ２０を有する組合わせゲート、およびＭＯ
８ＦＥＴ５０と５２を有するインバータにわたる遅延時
間よりも十分小さい。
このようにＧＴＯとφ２ とが同時に発生している間、
結合ＭＯ８ＦＥＴ ７０および結合インバータＭＯ８Ｆ
ＥＴ９２が「予備充電」が立ち上がり始める前にターン
オフされ、これによって、予備充電が起こる前に、ＲＯ
Ｍマトリックスを外部回路から分離する。
結合ＭＯ８ＦＥＴ ７０および結合インバータＭＯ８Ｆ
ＥＴ９２が「予備充電」が立ち上がり始める前にターン
オフされ、これによって、予備充電が起こる前に、ＲＯ
Ｍマトリックスを外部回路から分離する。
また、このことは、ＮＯＲゲート出力端子を接地させ、
これによって、７４のようないずれかの行導体を予備充
電する前に、ＲＯＭマトリックス内のすべてのＭＯ８Ｆ
’ＥＴをターンオフする。
これによって、７４のようないずれかの行導体を予備充
電する前に、ＲＯＭマトリックス内のすべてのＭＯ８Ｆ
’ＥＴをターンオフする。
次のφ１パルスが発生すると、７０のような結合ＭＯ８
ＦＥＴをすばやくターンオンして、命令レジスタ出力が
ＲＯＭアレイ内の選択されたＭＯＳＦＥＴをターンオン
しうるようにして比較的速いアクセスタイムを与えるよ
うにする。
ＦＥＴをすばやくターンオンして、命令レジスタ出力が
ＲＯＭアレイ内の選択されたＭＯＳＦＥＴをターンオン
しうるようにして比較的速いアクセスタイムを与えるよ
うにする。
このとき、ＲＯＭ出力は、１６０のようなデータ入力端
子に供給されたデータからの復号された命令に迅速に応
答する。
子に供給されたデータからの復号された命令に迅速に応
答する。
本発明によれば、「予備充電」の考えは、前述したマイ
クロ処理装置（ｍ１ｃｒｏ−ｐｒｏｃｅｓｓｏｒ ）に
おけるように前の命令の終りに発生した信号を用いる代
わりに、回路に対する１つの入力あるいは複数個の入力
の１つにおける変化を検出して、特定の接続点を予備充
電し、あるいは回路を予備調整して、信号処理を速くす
るための信号を発生する回路を用いることができる。
クロ処理装置（ｍ１ｃｒｏ−ｐｒｏｃｅｓｓｏｒ ）に
おけるように前の命令の終りに発生した信号を用いる代
わりに、回路に対する１つの入力あるいは複数個の入力
の１つにおける変化を検出して、特定の接続点を予備充
電し、あるいは回路を予備調整して、信号処理を速くす
るための信号を発生する回路を用いることができる。
第３図は、動作の次のサイクルを予期する回路によって
発生された信号を供給しない、ランダムアクセス・メモ
リ（ＲＡＭ）あるいは読取り専用メモ！Ｊ （ＲＯＭ）
のいずれかとすることのできるメモリ回路のブロック線
図である。
発生された信号を供給しない、ランダムアクセス・メモ
リ（ＲＡＭ）あるいは読取り専用メモ！Ｊ （ＲＯＭ）
のいずれかとすることのできるメモリ回路のブロック線
図である。
この記憶回路２５０は、記憶素子アレイ２６０、Ｘ復号
回路２５２、Ｘ復号回路２６６、出力回路２７０、Ｘア
ドレス人力バッファ２５４、排他的ＯＲ回路２５６、セ
ンサ回路２５８、およびＹアドレス回路２６８を具えて
いる。
回路２５２、Ｘ復号回路２６６、出力回路２７０、Ｘア
ドレス人力バッファ２５４、排他的ＯＲ回路２５６、セ
ンサ回路２５８、およびＹアドレス回路２６８を具えて
いる。
記憶素子アレイは、列に配置した記憶素子２９０のよう
な記憶素子のマトリックスを具えている。
な記憶素子のマトリックスを具えている。
ある列の各記憶素子は列導体２９１に結合する。
ある行の各記憶素子は、行導体２９４のような少なくと
も１本の行導体に結合する。
も１本の行導体に結合する。
また、２９１のような各列導体を予備調整回路２８６に
結合する。
結合する。
２９１のような列導体を特定の記憶素子をアドレスする
のに用いることができる。
のに用いることができる。
列導体を、Ｘ復号アレイ２５２により駆動される駆動手
段２６２に接続する。
段２６２に接続する。
列駆動手段２６２は、列の記憶素子をアクセスするに必
要な所望のタイミングおよび電圧値を与えるようにした
バラフチ回路とすることができる。
要な所望のタイミングおよび電圧値を与えるようにした
バラフチ回路とすることができる。
行導体２９４を回路２６４に接続する。
この回路２６４は、選択された記憶素子へ、および選択
された記憶素子からデータを伝送する行導体の１本を選
択するための行選択回路を具えることができる。
された記憶素子からデータを伝送する行導体の１本を選
択するための行選択回路を具えることができる。
また、回路２６４は、記憶素子をアドレスする行導体の
ための駆動回路を設けて、行の記憶素子をアクセスする
に必要な正しいタイミングと電圧値を供給することがで
きる。
ための駆動回路を設けて、行の記憶素子をアクセスする
に必要な正しいタイミングと電圧値を供給することがで
きる。
２８６のような予備調整回路は、後述するセンサ回路２
５８により導体２９２に供給された信号によって制御す
る。
５８により導体２９２に供給された信号によって制御す
る。
２９１のような列導体および行アドレス導体および２９
４のような行データ導体は、書込みサイクルあるいは読
取りサイクルのような記憶サイクルの連続の前あるいは
初期に予備充電あるいはその他の予備調整を必要とする
かもしれない。
４のような行データ導体は、書込みサイクルあるいは読
取りサイクルのような記憶サイクルの連続の前あるいは
初期に予備充電あるいはその他の予備調整を必要とする
かもしれない。
Ｘ復号回路２５２は、列選択回路２６２を制御して、記
憶素子アレイ２６０内の列導体の１つを選択する働きを
する。
憶素子アレイ２６０内の列導体の１つを選択する働きを
する。
列復号回路２５２は、記憶賽子アレイ２６０の各列に対
応する記憶ゲートを具えている。
応する記憶ゲートを具えている。
各記録ゲートは、出力導体２８０、複数個のスイッチン
グ装置あるいは回路２７８．２８２のような予備調整装
置あるいは回路を具えている。
グ装置あるいは回路２７８．２８２のような予備調整装
置あるいは回路を具えている。
この予備調整装置あるいは回路は、センサ回路２５８に
よって駆動される予備調整導体２８４に結合され、接続
点２８０と１本の電圧導体（あるいは複数本の電圧導体
）との間に結合されている。
よって駆動される予備調整導体２８４に結合され、接続
点２８０と１本の電圧導体（あるいは複数本の電圧導体
）との間に結合されている。
予備調整回路２８２は、ＶＤＤ電圧導体に結合したＭＯ
ＳＦＥＴおよび接地線に結合した他のＭＯＳＦＥＴを具
えることができる。
ＳＦＥＴおよび接地線に結合した他のＭＯＳＦＥＴを具
えることができる。
導体２８４は、接続点２８０を最初に予備充電するため
の予備充電導体、およびメモリ・サイクルの特定の部分
の間、接続点２８０を大地電位に保持するためのクラン
プ信号導体のような数本の電圧導体を具えることができ
る。
の予備充電導体、およびメモリ・サイクルの特定の部分
の間、接続点２８０を大地電位に保持するためのクラン
プ信号導体のような数本の電圧導体を具えることができ
る。
よく知られているように、各排他的ＯＲ回路は、入力の
１つの状態の変化に応じて出力信号を発生する。
１つの状態の変化に応じて出力信号を発生する。
アドレス人力バッファ２５４は、出力信号および出力補
数信号（ｏｕｔｐｕｔ ｃｏｍｐｌｅｍｅｎｔｓｉｇｎ
ａｌ ） を供給する。
数信号（ｏｕｔｐｕｔ ｃｏｍｐｌｅｍｅｎｔｓｉｇｎ
ａｌ ） を供給する。
アドレス人カバソファ内に遅延素子を設けることができ
る。
る。
この遅延素子は、その入力端子を対応する排他的ＯＲ回
路の一方の入力端子に接続し、その出力端子を前記排他
的ＯＲ回路の他方の入力端子に接続する。
路の一方の入力端子に接続し、その出力端子を前記排他
的ＯＲ回路の他方の入力端子に接続する。
排他的ＯＲ回路によって供給された信号のパルス幅を遅
延回路の遅延時間によって制御する。
延回路の遅延時間によって制御する。
センサ回路２５８は、すべての排他的ＯＲ回路の出力端
子を入力端子として有しており、ＯＲ（あるいはＮ０Ｒ
）機能を実行して、２７２のようないずれかのアドレス
入力端子における変化に応じて出力信号を発生する。
子を入力端子として有しており、ＯＲ（あるいはＮ０Ｒ
）機能を実行して、２７２のようないずれかのアドレス
入力端子における変化に応じて出力信号を発生する。
勿論、出力信号の幅は、上述の遅延時間によって制御す
る。
る。
センサ回路２５８は、必要とする電圧、パルス幅および
回路内の種々の点において必要とする遅延を有する種々
の予備調整信号を供給するようにした種々のタイプの出
力回路を具えている。
回路内の種々の点において必要とする遅延を有する種々
の予備調整信号を供給するようにした種々のタイプの出
力回路を具えている。
これら予備調整信号は、選択された記憶素子と入力／出
力回路との間の回路通路におけるデータ信号の速い処理
を促進し、また速い復号処理が行われるようにする。
力回路との間の回路通路におけるデータ信号の速い処理
を促進し、また速い復号処理が行われるようにする。
予備充電信号を導体２９２に供給して、記憶素子アレイ
２６０内のビット読取り導線を充電することができる。
２６０内のビット読取り導線を充電することができる。
導体２８４および３０４が、前述のＯＲゲートの出力端
子から取り出されセンサ回路２５８によって供給された
予備充電および／または予備調整信号を有するようにし
て、ＯＲゲートの出力接続点を予備充電し、あるいは選
択された復号ゲートに対して速くしかも値の太きい出力
パルスを発生するために、ブートストラップ信号を供給
することができる。
子から取り出されセンサ回路２５８によって供給された
予備充電および／または予備調整信号を有するようにし
て、ＯＲゲートの出力接続点を予備充電し、あるいは選
択された復号ゲートに対して速くしかも値の太きい出力
パルスを発生するために、ブートストラップ信号を供給
することができる。
さらに、入力バッファ２５４および２６８を予備調整す
る信号をセンサ回路２５８により発生することができる
。
る信号をセンサ回路２５８により発生することができる
。
第４図は、簡単な排他的ＮＯＲ回路のＭＯ８実施例に接
続した入力バッファの一例の回路図である３第５図は、
センサ回路２５８の基本的な機能を説明するための論理
回路図である。
続した入力バッファの一例の回路図である３第５図は、
センサ回路２５８の基本的な機能を説明するための論理
回路図である。
第６図は、第５図の回路の好適な実施例の回路図であり
、複数個の排他的ＮＯＲゲート３７２を具えている。
、複数個の排他的ＮＯＲゲート３７２を具えている。
いかなる排他的ＮＯＲゲートのいかなる入力端子におけ
る変化も、接続点３７４に基本予備調整信号を発生させ
る。
る変化も、接続点３７４に基本予備調整信号を発生させ
る。
この予備調整信号をインバータ３７６によって反転して
、接続点３７８に引き出された予備調整信号を供給する
。
、接続点３７８に引き出された予備調整信号を供給する
。
第７図は、例えばＸ復号回路２５２に用いられる復号回
路を示す。
路を示す。
第８図は、例えば第３図の入力／出力回路に用いること
のできる結合回路を示す。
のできる結合回路を示す。
上述したところは本発明の好適な実施例を示すものであ
るが、本発明はこの実施例にのみ限定されるものではな
く、幾多の変形および変更が可能であることは勿論であ
る。
るが、本発明はこの実施例にのみ限定されるものではな
く、幾多の変形および変更が可能であることは勿論であ
る。
第１図は本発明の好適な一実施例を示す回路図、第２図
は第１図の実施例の動作を説明するためのタイム・ダイ
アグラム、第３図は本発明の他の実施例のブロック線図
、第４図は第３図の実施例に用いる排他的ＮＯＲ回路の
回路図、第５図は予備調整回路の一般的な説明の□ため
の論理回路図、第６図は第３図の実施例に用いることの
できる予備調整回路の論理回路図、第７図は予備充電を
必要とする数個の接続点を有し、かつ第３図の実施例に
用いることのできる復号回路の回路図、第８図は第３図
の実施例に用いることのできる結合回路の回路図である
。 １０・・・・・・読取り専用メモリ、８８・・・・−・
予備充電および結合制御回路、１５１，２５４，２６８
・・・・・・入力バッファ回路、１５４・・・・・・命
令レジスタ、１５６・・・・・・予備充電インバータ、
１５８・・・・・・読取り専用メモリ・アレイ、１６０
・・・・・・データ入力端子、２５０・・・・・・メモ
リ回路、２５２・・・・・・Ｘ復号回路、２５６・・・
・・・排他的ＯＲ回路、２５８・・・・・・センサ回路
、２６０・・・・・・記憶素子アレイ、２６２・・−・
・・列選択回路、２６４・・・・・・行選択回路、２６
６・・・・・・Ｘ復号回路、２６８・・・・・・Ｙアド
レス回路、２８６・・・・・・予備調整回路、２９０・
・・・・・記憶素子、２９１・・・・・・列導体、２９
４・・・・・・行導体、３７２・・・・・・排他的ＮＯ
Ｒゲート。
は第１図の実施例の動作を説明するためのタイム・ダイ
アグラム、第３図は本発明の他の実施例のブロック線図
、第４図は第３図の実施例に用いる排他的ＮＯＲ回路の
回路図、第５図は予備調整回路の一般的な説明の□ため
の論理回路図、第６図は第３図の実施例に用いることの
できる予備調整回路の論理回路図、第７図は予備充電を
必要とする数個の接続点を有し、かつ第３図の実施例に
用いることのできる復号回路の回路図、第８図は第３図
の実施例に用いることのできる結合回路の回路図である
。 １０・・・・・・読取り専用メモリ、８８・・・・−・
予備充電および結合制御回路、１５１，２５４，２６８
・・・・・・入力バッファ回路、１５４・・・・・・命
令レジスタ、１５６・・・・・・予備充電インバータ、
１５８・・・・・・読取り専用メモリ・アレイ、１６０
・・・・・・データ入力端子、２５０・・・・・・メモ
リ回路、２５２・・・・・・Ｘ復号回路、２５６・・・
・・・排他的ＯＲ回路、２５８・・・・・・センサ回路
、２６０・・・・・・記憶素子アレイ、２６２・・−・
・・列選択回路、２６４・・・・・・行選択回路、２６
６・・・・・・Ｘ復号回路、２６８・・・・・・Ｙアド
レス回路、２８６・・・・・・予備調整回路、２９０・
・・・・・記憶素子、２９１・・・・・・列導体、２９
４・・・・・・行導体、３７２・・・・・・排他的ＮＯ
Ｒゲート。
Claims (1)
- 【特許請求の範囲】 １ ディジタルデータ処理回路の動的接続点を、予備充
電制御信号と周期的クロック信号との一致に応じて、所
定の論理レベルに予備充電する条件付き予備充電回路。 ２、特許請求の範囲第１項に記載の条件付き予備充電回
路において、前記ディジタルデータ処理回路を、複数の
アドレス信号に応答する記憶装置とし、前記予備充電制
御信号を、前記複数のアドレス信号のうち少なくとも１
つの論理転移に応じて与えることを特徴とする条件付き
予備充電回路。 ３ 特許請求の範囲第１項に記載の条件付き予備充電回
路において、前記ディジタルデータ処理回路を、複数の
命令を選択的に実施するマイクロプロセッサとし、前記
予備充電制御信号を、前記複数の命令のそれぞれを実施
する間に所定の時点で与えることを特徴とする条件付き
予備充電回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/485,191 US3942162A (en) | 1974-07-01 | 1974-07-01 | Pre-conditioning circuits for MOS integrated circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5125940A JPS5125940A (ja) | 1976-03-03 |
| JPS5824879B2 true JPS5824879B2 (ja) | 1983-05-24 |
Family
ID=23927249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50080578A Expired JPS5824879B2 (ja) | 1974-07-01 | 1975-07-01 | 条件付き予備充電回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US3942162A (ja) |
| JP (1) | JPS5824879B2 (ja) |
| DE (1) | DE2528066A1 (ja) |
| FR (1) | FR2277411A1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4006457A (en) * | 1975-02-18 | 1977-02-01 | Motorola, Inc. | Logic circuitry for selection of dedicated registers |
| JPS52146274A (en) * | 1976-05-31 | 1977-12-05 | Toshiba Corp | Output circuit |
| US4100430A (en) * | 1977-03-07 | 1978-07-11 | Rockwell International Corporation | Multi-phase and gate |
| US4291393A (en) * | 1980-02-11 | 1981-09-22 | Mostek Corporation | Active refresh circuit for dynamic MOS circuits |
| JPS5837636B2 (ja) * | 1980-07-31 | 1983-08-17 | 富士通株式会社 | 半導体記憶装置 |
| US4330722A (en) * | 1980-08-18 | 1982-05-18 | Bell Telephone Laboratories, Incorporated | Clocked IGFET logic circuit |
| US4405996A (en) * | 1981-02-06 | 1983-09-20 | Rca Corporation | Precharge with power conservation |
| JPS5968889A (ja) * | 1982-10-08 | 1984-04-18 | Toshiba Corp | 半導体記憶装置 |
| JPS59221891A (ja) * | 1983-05-31 | 1984-12-13 | Toshiba Corp | スタテイツク型半導体記憶装置 |
| DE3328387A1 (de) * | 1983-08-05 | 1985-02-14 | Siemens AG, 1000 Berlin und 8000 München | Schaltverfahren fuer fernmeldevermittlungsanlagen, insbesondere fernsprechvermittlungsanlagen, mit informationsverarbeitenden schalteinrichtungen und mit ihnen zusammenarbeitenden arbeitsspeichern |
| US4712194A (en) * | 1984-06-08 | 1987-12-08 | Matsushita Electric Industrial Co., Ltd. | Static random access memory |
| JPS6124091A (ja) * | 1984-07-12 | 1986-02-01 | Nec Corp | メモリ回路 |
| US4638462A (en) * | 1985-01-31 | 1987-01-20 | International Business Machines Corporation | Self-timed precharge circuit |
| JPS63263689A (ja) * | 1987-04-20 | 1988-10-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5022010A (en) * | 1989-10-30 | 1991-06-04 | International Business Machines Corporation | Word decoder for a memory array |
| EP0426597B1 (en) * | 1989-10-30 | 1995-11-08 | International Business Machines Corporation | Bit decode scheme for memory arrays |
| KR101033490B1 (ko) * | 2009-11-30 | 2011-05-09 | 주식회사 하이닉스반도체 | 패드를 선택적으로 이용하는 반도체 메모리 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3801964A (en) * | 1972-02-24 | 1974-04-02 | Advanced Memory Sys Inc | Semiconductor memory with address decoding |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3786437A (en) * | 1972-01-03 | 1974-01-15 | Honeywell Inf Systems | Random access memory system utilizing an inverting cell concept |
| US3771147A (en) * | 1972-12-04 | 1973-11-06 | Bell Telephone Labor Inc | Igfet memory system |
-
1974
- 1974-07-01 US US05/485,191 patent/US3942162A/en not_active Expired - Lifetime
-
1975
- 1975-06-24 DE DE19752528066 patent/DE2528066A1/de active Pending
- 1975-06-30 FR FR7520520A patent/FR2277411A1/fr not_active Withdrawn
- 1975-07-01 JP JP50080578A patent/JPS5824879B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3801964A (en) * | 1972-02-24 | 1974-04-02 | Advanced Memory Sys Inc | Semiconductor memory with address decoding |
Also Published As
| Publication number | Publication date |
|---|---|
| US3942162A (en) | 1976-03-02 |
| DE2528066A1 (de) | 1976-01-22 |
| FR2277411A1 (fr) | 1976-01-30 |
| JPS5125940A (ja) | 1976-03-03 |
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