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Die Erfindung betrifft eine Halbleiter-Speichervorrichtung
und insbesondere eine Dekoder-Puffer-Schaltung, die in
Zuordnung mit einer Adressdekoderschaltung vorgesehen ist.
Hintergrund der Erfindung
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Ein typisches Beispiel der Dekoder-Puffer-Schaltung ist in
Fig. 1 der Zeichnungen dargestellt. Die bekannte
Pufferschaltung 1 ist in Zuordnung mit einer
Adressdekoderschaltung 2 vorgesehen und aktiviert selektiv eine der
Wortleitungen W0 und W1. Die Adress-Dekoderschaltung 2 umfaßt eine
Anzahl von n+1 NAND-Eingangstoren 3 bis 4, und Adressbits
A0 bis An eines n+1-Bit-Adressignals und ihre
komplementären Bits bis werden den NAND-Toren 3 bis 4 zugeführt.
Aufgrund der Adressbits und der komplementären Adressbits
verschiebt eins der NAND-Tore 3-4 seinen Ausgangsknoten vom
inaktiven hohen Spannungspegel zum aktiven niedrigen
Spannungspegel. Die Dekoder-Puffer-Schaltung 1 ist durch eine
Anzahl von NOR-Toren 5-6 mit zwei Eingängen gebildet, die
jeweils mit den NAND-Toren 3-4 gepaart sind, und einer der
beiden Eingangsknoten jedes NOR-Tores ist mit dem
Ausgangsknoten des entsprechenden NAND-Tores 3 oder 4 gekoppelt.
Die anderen Eingangsknoten der NOR-Tore 5-6 sind gemeinsam
mit einer Abtast-Signalleitung 7 gekoppelt, so daß die NOR-
Tore 5-6 bei Anwesenheit des Abtastsignals ST mit aktivem
niedrigem Spannungspegel aktiviert werden. Die so
aufgebaute Dekoder-Puffer-Schaltung 1 ermöglicht es einer der
Wortleitungen, auf den aktiven hohen Spannungspegel zu
kommen, wenn der aktive niedrige Spannungspegel von einem der
NAND-Tore 3 oder 4 an das damit gepaarte NOR-Tor 7 oder 8
zugeführt wird. Wenn sich jedoch das Abtastsignal ST zum
inaktiven hohen Spannungspegel erholt, verbleiben alle NOR-
Tore 5 - 7 im inaktiven niedrigen Spannungspegel.
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Jedes der NOR-Tore 5 und 6 ist durch eine Reihenkombination
zweier p-Kanal-Feldeffekttransistoren 8 und 9 gebildet, die
zwischen eine positive Spannungsleitung und einen
Ausgangsknoten 11 geschaltet sind, und durch zwei
n-Kanal-Feldeffekttransistoren 12 und 13, die parallel zwischen den
Ausgangsknoten 11 und einen Masseknoten 14 geschaltet sind.
Der Ausgangsknoten jedes NAND-Tores 3 oder 4 ist mit den
Gate-Elektroden der zwei Feldeffekttransistoren 8 und 12
verbunden, und die Abtastsignalleitung 7 ist mit den
Gateelektroden der Feldeffekttransistoren 9 und 13 verbunden.
Die Wortleitung W0 oder W1 ist mit dem Ausgangsknoten 11
derart verbunden, daß kein Leitungsweg zwischen der
positiven Spannungsleitung 10 und dem Ausgangsknoten 11 bei
Anwesenheit des Abtastsignals mit aktivem niedrigem
Spannungspegel aufgrund des p-Kanal-Feldeffekttransistors 9 im
Ausschaltzustand auftritt. Wenn jedoch das Abtastsignal auf
den niedrigen Spannungspegel ansteigt, hängt der
Spannungspegel am Ausgangsknoten 11 von den komplementären
Funktionen der Feldeffekttransistoren 8 und 12 ab, und
dementsprechend wird der Ausgangsknoten 11 komplementär zwischen dem
hohen Spannungspegel und dem niedrigen Spannungspegel
bezüglich des Ausgangsknotens des NAND-Tores 3 oder 4
verschoben.
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Ein Problem ergibt sich jedoch in der bekannten Dekoder-
Puffer-Schaltung dadurch, daß eine große Anzahl
Komponententransistoren verwendet wird, um die mit der
Dekoderschaltung 2 verbundene Dekoder-Puffer-Schaltung 1
auszubilden. Jedes NOR-Tor mit zwei Eingängen wird durch vier
Feldeffekttransistoren
gebildet, wie in Fig. 2 dargestellt ist,
und jedes der n+1 NAND-Eingangstore benötigt 2(n+
1)-Feldeffekttransitoren. Zur Steuerung jeder Wortleitung ist es
erforderlich, eine Reihenkombination eines der n+1
NAND-Eingangstore und dem NOR-Tor mit zwei Eingängen vorzusehen,
und aus diesem Grund ist die Gesamtzahl TR der jeder
Wortleitung zugeordneten Feldeffekttransistoren gegeben durch:
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TR = 2(n+1) + 4 = 2n + 6
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Dies führt dazu, daß ein großer Bereich des Halbleiterchips
durch die Peripherieschaltungen zur Aktivierung der
Wortleitungen besetzt wird. Desweiteren wird ein großer
Strombetrag zur Steuerung der Wortleitungen konsumiert.
Zusammenfassung der Erfindung
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Es ist somit eine wichtige Aufgabe der Erfindung, eine
Dekoder-Puffer-Schaltung zu schaffen, die durch eine relativ
geringe Anzahl von Komponententransistoren gebildet ist.
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Erfindungsgemäß wird eine Dekoder-Puffer-Schaltung
geschaffen, die im Anspruch definiert ist.
Kurzbeschreibung der Zeichnungen
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Die Merkmale und Vorteile einer erfindungsgemäßen Dekoder-
Puffer-Schaltung werden aus der folgenden Beschreibung in
Verbindung mit den beigefügten Zeichnungen deutlich, in
denen:
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Fig. 1 ein Logikdiagramm ist, das die Anordnung einer
bekannten Dekoder-Puffer-Schaltung zeigt,
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Fig. 2 ein Schaltdiagramm ist, das die Anordnung eines zur
Herstellung der Dekoder-Puffer-Schaltung verwendeten NOR-
Tores zeigt,
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Fig. 3 ein Blockdiagramm ist, das die Anordnung einer
Halbleiterspeichervorrichtung mit einer Anzahl von
Dekoder-Puffer-Schaltungen gemäß der Erfindung zeigt,
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Fig. 4 ein Schaltungsdiagramm ist, das die Anordnung einer
die Erfindung verkörpernden Dekoder-Puffer-Schaltung zeigt,
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Fig. 5 ein Schaltdiagrarnm ist, das die Anordnung jeder
Speicherzelle des Speicherzellenfeldes gemäß Fig. 3 zeigt,
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Fig. 6 ein Schaltdiagramm ist, das die Anordnung von
anderen Speicherzellen zeigt, die statt der Speicherzelle der
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Fig. 5 verwendet werden können, und
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Fig. 7 ein Schaltdiagramm ist, das die Anordnung einer in
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Fig. 3 dargestellten Steuerschaltung darstellt.
Beschreibung der bevorzugten Ausführungsform
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Bezugnehmend auf Fig. 3 der Zeichnungen ist dort ein
wesentlicher Teil der Halbleiterspeichervorrichtung
dargestellt, die auf einem Ein-Halbleiter-Chip 21 ausgebildet
ist und ein Speicherzellenfeld 22 aufweist, dem eine Anzahl
von Paaren von Datenleitungen 23 und eine Anzahl von
Wortleitungen W0 - Wn zugeordnet ist, eine
Zeilen-Dekoderschaltung 24, die auf Zeilenadressbits RA1 bis RAn eines
Zeilenadressignals und auf deren komplementäre Bits bis
anspricht und mit einer Anzahl von NAND-Toren 25&sub1; - 25m
versehen ist, eine Anzahl von Dekoder-Puffer-Schaltungen
26&sub1; bis 26m, die jeweils mit den NAND-Toren 25&sub1; bis 25m
verbunden sind, eine Steuerschaltung 27, die auf ein
Abtastsignal ST und das niedrigstwertige Bit RA0 des
Zeilenadressignals anspricht und mit allen Dekoder-Puffer-
Schaltungen 26&sub1; bis 26m verbunden ist, und eine kombinierte
Spaltenadress-Dekoderschaltung und Torschaltung 28, die auf
Spaltenadressbits CA0 -CAj des Spaltenadressignals
anspricht, zur Schaffung eines Leitungsweges zwischen einem
Paar Datenleitungen 23 und der Ausgangspufferschaltung
(nicht dargestellt) zur Erzeugung von Ausgangsdaten Dout
oder zum Empfang von Eingangsdaten Din. Die Zeilenadress-
Dekoderschaltung 24 hat den gleichen Aufbau wie die in Fig.
1 gezeigte bekannte mit Ausnahme der Anzahl der
Zeilenadress-Bits, die ihr zugeführt werden. Die Wortleitungen
sind zu zweien gruppiert, und die zwei Wortleitungen jeder
Gruppe sind mit jeder Dekoder-Puffer-Schaltung verbunden.
Die Steuerschaltung 27 umfaßt zwei Steuerleitungen 29 und
30, die parallel mit allen Dekoder-Puffer-Schaltungen 26&sub1;
bis 26m verbunden sind. Wenn das Abtastsignal ST auf einem
inaktiven hohen Spannungspegel ist, werden die beiden
Steuerleitungen 29 und 30 komplementär zwischen einem aktiven
niedrigen Spannungspegel und in einem aktiven hohen
Spannungspegel verschoben, abhängig von dem
niedrigstwertigen Bit RA0 des Zeilenadress-Signals zur Aktivierung einer
der beiden Wortleitungen. Wenn andererseits das
Abtastsignal ST auf dem aktiven niedrigen Spannungspegel ist,
werden die Steuerleitungen 29 und 30 zum inaktiven hohen
Spannungspegel verschoben, unabhängig vom niedrigstwertigen
Bit RA0. Das Abtastsignal ST nimmt den aktiven niedrigen
Spannungspegel ein, wenn irgendeines der Zeilenadressbits
RA0 bis RAn sich ändert. Mit anderen Worten wird das
Zeilenadress-Signal nur dann geändert, wenn das Abtastsignal
ST sich auf dem niedrigen Spannungspegel befindet. Die
Erfindung bezieht sich auf die Dekoder-Puffer-Schaltungen 26&sub1;
bis 26m, und die Dekoder-Puffer-Schaltungen 26&sub1; bis 26m
entsprechen sich hinsichtlich der Schaltungsanordnung
einander, so daß die folgende Beschreibung nur auf die
Dekoder-Puffer-Schaltung 261 gerichtet wird.
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Bezugnehmend auf Fig. 4 der Zeichnungen ist die Anordnung
der Dekoderschaltung 261 im Detail zusammen mit den
zugeordneten Komponenten-Schaltungen, wie dem NAND-Tor 25&sub1;, der
Steuerschaltung 27 und zweier Speicherzellen 31 und 32, die
einen Teil des Speicherzellenfeldes 22 bilden, dargestellt.
Die Dekoder-Puffer-Schaltung 26&sub1; umfaßt eine erste und eine
zweite komplementäre Inverterschaltung 33 und 34 und zwei
Tor-Transistoren 35 und 36. Die erste komplementäre
Inverterschaltung 33 umfaßt eine Reihenkombination eines
p-Kanal-Feldeffekttransistors 27 und eines
n-Kanal-Feldeffekttransitors 38, und die zweite komplementäre
Inverterschaltung 34 ist durch einen p-Kanal-Feldeffekttransistor
39 und einen n-Kanal-Feldeffekttransistor 40 gebildet, die
in Serie geschaltet sind. Der Tor-Transistor 35 ist vom
p-Kanal-Typ, jedoch ist der Tor-Transistor 36 vom n-Kanal-
Typ. Der Tortransistor 35 ermöglicht einen Leitungsweg
zwischen einer Quelle positiven Spannungspegels Vdd und einem
Knoten 41, und die erste und die zweite komplementäre
Inverterschaltung 33 und 34 sind parallel zwischen den Knoten
41 und einen Masseknoten geschaltet. Die erste
komplementäre Inverterschaltung 33 ist der Wortleitung W1
zugeordnet, und die zweite komplementäre Inverterschaltung 34 ist
für die Wortleitung W0 vorgesehen, so daß die
Ausgangsknoten 42 und 43 der ersten und der zweiten komplementären
Inverterschaltung 33 und 34 mit den Wortleitungen W1 bzw. W0
gekoppelt sind. Der Tortransistor 36 ist zwischen die
Ausgangsknoten 42 und 43 geschaltet, und die Gateelektroden
der Tortransistoren 35 und 36 sind mit dem NAND-Tor 25&sub1;
gekoppelt.
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Gemäß Fig. 7 der Zeichnungen umfaßt die Steuerschaltung 27
eine Inverterschaltung 271 und NAND-Tore 272 und 273. Das
niedrigstwertige Bit RA0 des Zeilenadress-Signals wird über
die Inverterschaltung 271 zu einem der Eingangsknoten des
NAND-Tores 272 und direkt zu einem der Eingangsknoten des
NAND-Tores 273 zugeführt. Das Abtastsignal ST wird
gemeinsam den anderen Eingangsknoten der NAND-Tore 272 und 273
zugeführt. Die Steuerleitungen 29 und 30 sind jeweils mit
den Eingangsknoten der NAND-Tore 272 und 273 verbunden.
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Wenn das Abtastsignal ST auf niedrigem Spannungspegel
verbleibt, um dem Zeilenabtastsignal die Änderung zu
ermöglichen, werden die Ausgangsknoten der NAND-Tore 272 und 273
und dementsprechend die Steuerleitungen 29 und 30 auf den
hohen Spannungspegel verschoben. Mit den auf den hohen
Spannungspegel verschobenen Steuerleitungen 29 und 30
schalten die Transistoren 38 und 40 jeder Pufferschaltung
26 ein, um alle Wortleitungen W0 bis Wn auf den niedrigen
Spannungspegel zu verschieben. Dies führt dazu, daß sicher
verhindert wird, daß eine Anzahl von Wortleitungen
gemeinsam bei einer Änderung des Zeilenadress-Signals auf den
hohen Spannungspegel verschoben werden. Wenn das Abtastsignal
ST auf den hohen Spannungspegel verschoben wird, werden
beide NAND-Tore 272 und 273 aktiviert, und dementsprechend
wird eine der Steuerleitungen 29 und 30 auf den hohen
Spannungspegel verschoben, wobei aber die andere auf dem
niedrigen Spannungspegel verbleibt, abhängig vom
niedrigstwertigen Bit RA0. In diesem Fall sind alle Speicherzellen
einschließlich der Speicherzellen 31 und 32 vom statischen Typ
mit freiem Zugriff, wobei 6 Elemente in Fig. 5 dargestellt
sind. Insbesondere umfaßt jede Speicherzelle zwei
Reihenkombinationen von Widerständen R&sub1; und R&sub2; und
n-Kanal-Feldeffekttransistoren N&sub1; und N&sub2;, die parallel zwischen der
Quelle positiven Spannungspegels Vdd und Masse geschaltet
sind, und zwei n-Kanal-Tortransistoren N&sub3; und N&sub4;, die
zwischen das Datenleitungspaar und zwei Speicherknoten M&sub1; bzw.
M&sub2; geschaltet sind, wobei die Gate-Elektroden der
Feldeffekttransistoren N&sub2; und N&sub1; jeweils mit den Speicherknoten
M&sub1; und M&sub2; in kreuzgekoppelter Weise verbunden sind. Jede
der Speicherzellen des Speicherzellenfeldes 22 ist jedoch
ersetzbar durch eine Speicherzelle 41, die in Fig. 6
dargestellt ist, und die Speicherzelle 41 ist vom Nur-Lese-Typ.
Die Speicherzelle 41 umfaßt zwei
n-Kanal-Feldeffekttransistoren 42 und 43, die zwischen die Quelle positiver
Spannung Vdd und die Wortleitung W&sub0; gekoppelt sind. Einer der
n-Kanal-Feldeffekttransistoren hat jedoch eine vergrößerte
Dicke des gateisolierenden Filmes zum Isolieren der damit
verbundenen Datenleitung von der Quelle positiven
Spannungspegels Vdd, so daß nur ein Leitungsweg zwischen der
Quelle positiven Spannungspegels Vdd und der Datenleitung
Vdd vorgesehen wird, abhängig von dem in der Speicherzelle
41 gespeicherten Datenbit.
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Das Schaltungsverhalten wird mit Bezug auf die Figuren 5
und 7 erläutert. Alle Wortleitungen W1 bis Wn werden auf
den niedrigen Spannungspegel verschoben, wobei das
Abtastsignal ST vor der Änderung des Zeilenadressignals zugeführt
wird. Während das Abtastsignal ST auf niedrigem
Spannungspegel verbleibt, werden die Wortleitungen W1 bis Wn auf dem
niedrigen Spannungspegel gehalten, und eine neue Adresse
wird in der Zeilenadress-Dekoderschaltung 24 errichtet.
Falls die neue Zeilenadresse eine Bitfolge aus
Zeilenadress-Bits RA1 bis RAn mit "1" aufweist, erzeugt das
NAND-Tor 25&sub1; den aktiven niedrigen Spannungspegel. Aus
diesem Grund schaltet der erste Tortransistor 35 ein, um den
Leitungsweg zwischen der Quelle positiven Spannungspegels
Vdd und dem Knoten 41 zu schaffen, der zweite Tortransistor
36 wird jedoch ausgeschaltet, um die Wortleitung W&sub0; von der
Wortleitung W&sub1; zu isolieren. Das Abtastsignal ST verbleibt
jedoch noch auf dem niedrigen Spannungspegel, so daß alle
Wortleitungen W&sub0; bis Wn auf dem niedrigen Spannungspegel
gehalten werden. Wenn das Abtastsignal zum hohen
Spannungspegel verschoben wird, ermöglicht es die Steuerschaltung 27
den Steuerleitungen 29 und 30, sich komplementär im
Spannungspegel zu verschieben, abhängig von dem
niedrigstwertigen Bit RA&sub0;. Falls das niedrigstwertige Bit RA&sub0; die
Wortleitung RA&sub0; angibt, verschiebt die Steuerschaltung 27 die
Steuerleitung 30 auf den aktiven niedrigen Spannungspegel,
so daß der Knoten 41 mit dem Ausgangsknoten 43 über den p-
Kanal-Feldeffekttransistor 39 gekoppelt ist, jedoch ist der
Ausgangsknoten 42 vom Knoten 41 isoliert, wobei der
inaktive hohe Spannungspegel auf der Steuerleitung 29 liegt.
Anschließend steigt die Wortleitung W&sub0; auf den aktiven
hohen Spannungspegel an, jedoch verbleibt die Wortleitung W&sub1;
im inaktiven niedrigen Spannungspegel.
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Wenn andererseits das niedrigstwertige Bit A&sub0; die
Wortleitung W1 angibt, verschiebt die Steuerschaltung 27 die
Steuerleitung 29 zum aktiven niedrigen Spannungspegel, so daß
der Knoten 41 mit dem Ausgangsknoten 42 über den p-Kanal-
Feldeffekttransistor 37 gekoppelt ist, jedoch wird der
Ausgangsknoten 43 vom Knoten 41 mit dem inaktiven niedrigen
Spannugspegel auf der Steuerleitung 30 isoliert.
Anschließend geht die Wortleitung W&sub1; auf den aktiven hohen
Spannungspegel, jedoch verbleibt die Wortleitung W&sub0; auf dem
inaktiven niedrigen Spannungspegel. Auf diese Weise wird
eine der Wortleitungen auf den aktiven hohen Spannungspegel
aktiviert, wobei die Speicherzellen, die mit der
aktivierten Wortleitung gekoppelt sind, mit den Datenleitungspaaren
gekoppelt werden, so daß sie von außerhalb der
Halbleiterspeichervorrichtung zugreifbar werden. Wie aus der
vorstehenden Beschreibung deutlich ist, ist die Dekoder-Puffer-
Schaltung gemäß der Erfindung aus sechs
Komponententransistoren zur Steuerung der zwei Wortleitungen aufgebaut, so
daß nur drei Komponententransistoren zur Steuerung jeder
der Wortleitungen verwendet werden. Aufgrunddessen ist die
Erfindung vorteilhaft bezüglich der bekannten
Dekoder-Pufferschaltung hinsichtlich der Anzahl der
Komponenten-Transistoren und dementsprechend besitzt die
Peripherieschaltung nur einen relativ kleinen Bereich des Halbleiterchips.
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Obwohl spezielle Ausführungsformen der Erfindung
dargestellt und beschrieben wurden, ist es für den Fachmann
klar, daß verschiedene Änderungen und Modifikationen
vorgenommen werden können, ohne den Umfang der Erfindung zu
verlassen.