JPH08220191A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08220191A JPH08220191A JP7028442A JP2844295A JPH08220191A JP H08220191 A JPH08220191 A JP H08220191A JP 7028442 A JP7028442 A JP 7028442A JP 2844295 A JP2844295 A JP 2844295A JP H08220191 A JPH08220191 A JP H08220191A
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- pad
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Abstract
(57)【要約】
【目的】本発明はボンディングオプション機能を備えた
半導体装置において、短時間で確実な動作試験を行い得
る半導体装置を提供することを目的とする。 【構成】内部回路1に接続されるパッドPは、高抵抗R
を介して電源Vs に接続され、該パッドPをフローティ
ング状態に維持したとき、該パッドPの電位が電源Vs
レベルに維持される。パッドPの電位と電源Vs との電
位差が所定値以内となったとき閉路されるスイッチ回路
SWがパッドPと電源Vs との間に接続される。
半導体装置において、短時間で確実な動作試験を行い得
る半導体装置を提供することを目的とする。 【構成】内部回路1に接続されるパッドPは、高抵抗R
を介して電源Vs に接続され、該パッドPをフローティ
ング状態に維持したとき、該パッドPの電位が電源Vs
レベルに維持される。パッドPの電位と電源Vs との電
位差が所定値以内となったとき閉路されるスイッチ回路
SWがパッドPと電源Vs との間に接続される。
Description
【0001】
【産業上の利用分野】この発明は、チップに設けられる
パッドに対し、ボンディングワイヤの接続を選択するボ
ンディングオプションにより、内部回路の動作を切り換
え可能とした半導体装置に関するものである。
パッドに対し、ボンディングワイヤの接続を選択するボ
ンディングオプションにより、内部回路の動作を切り換
え可能とした半導体装置に関するものである。
【0002】近年の半導体装置では、市場での多機能化
の要請により、同一チップ内の内部回路に種々の機能を
持たせ、そのチップのパッケージングの際に、チップに
設けられた多数のパッドに対するボンディングワイヤの
接続を選択することにより、所望の機能を備えた半導体
装置を構成可能としたものがある。このような半導体装
置では、チップのパッケージングに先立って、多数のパ
ッドに試験装置のプローブを接触させて、内部回路の動
作状態をチェックする一次試験が行われる。そして、こ
のような一次試験を正確にかつ迅速に行うことが必要と
なっている。
の要請により、同一チップ内の内部回路に種々の機能を
持たせ、そのチップのパッケージングの際に、チップに
設けられた多数のパッドに対するボンディングワイヤの
接続を選択することにより、所望の機能を備えた半導体
装置を構成可能としたものがある。このような半導体装
置では、チップのパッケージングに先立って、多数のパ
ッドに試験装置のプローブを接触させて、内部回路の動
作状態をチェックする一次試験が行われる。そして、こ
のような一次試験を正確にかつ迅速に行うことが必要と
なっている。
【0003】
【従来の技術】ボンディングオプション機能を備えた半
導体装置では、例えば図6に示すように、パッドP1は
内部回路1の入力端子に接続されるとともに、Pチャネ
ルMOSトランジスタTr1のドレインに接続される。
導体装置では、例えば図6に示すように、パッドP1は
内部回路1の入力端子に接続されるとともに、Pチャネ
ルMOSトランジスタTr1のドレインに接続される。
【0004】前記トランジスタTr1のソースは電源Vcc
に接続され、ゲートはグランドGNDに接続される。こ
のトランジスタTr1は、電源Vccの供給に基づいて、高
抵抗状態で常時オンされる。
に接続され、ゲートはグランドGNDに接続される。こ
のトランジスタTr1は、電源Vccの供給に基づいて、高
抵抗状態で常時オンされる。
【0005】このような構成により、パッドP1にボン
ディングワイヤを接続しないと、同パッドP1はフロー
ティング状態となり、電源Vccの供給に基づいてオンさ
れるトランジスタTr1の動作により、当該パッドP1に
対応する内部回路1の入力端子にはHレベルが入力され
る。
ディングワイヤを接続しないと、同パッドP1はフロー
ティング状態となり、電源Vccの供給に基づいてオンさ
れるトランジスタTr1の動作により、当該パッドP1に
対応する内部回路1の入力端子にはHレベルが入力され
る。
【0006】また、ボンディングワイヤを介してパッド
P1を外部ピンに接続し、外部回路から外部ピンにLレ
ベルの信号を入力すれば、当該パッドP1に対応する内
部回路1の入力端子にLレベルの信号を入力可能とな
る。
P1を外部ピンに接続し、外部回路から外部ピンにLレ
ベルの信号を入力すれば、当該パッドP1に対応する内
部回路1の入力端子にLレベルの信号を入力可能とな
る。
【0007】このようにして、パッドP1にボンディン
グワイヤを接続するか否かを選択することにより、当該
パッドP1に対応する内部回路1の入力端子電位を切り
換え可能であり、この入力端子電位の切り換えにより、
内部回路1の機能を切り換え可能としている。
グワイヤを接続するか否かを選択することにより、当該
パッドP1に対応する内部回路1の入力端子電位を切り
換え可能であり、この入力端子電位の切り換えにより、
内部回路1の機能を切り換え可能としている。
【0008】また、図8に示す構成では、パッドP2は
内部回路1の入力端子に接続されるとともに、Nチャネ
ルMOSトランジスタTr2のドレインに接続される。前
記トランジスタTr2のソースはグランドGNDに接続さ
れ、ゲートは電源Vccに接続される。このトランジスタ
Tr2は、電源Vccの供給に基づいて、高抵抗状態で常時
オンされる。
内部回路1の入力端子に接続されるとともに、Nチャネ
ルMOSトランジスタTr2のドレインに接続される。前
記トランジスタTr2のソースはグランドGNDに接続さ
れ、ゲートは電源Vccに接続される。このトランジスタ
Tr2は、電源Vccの供給に基づいて、高抵抗状態で常時
オンされる。
【0009】このような構成により、パッドP2にボン
ディングワイヤを接続しないと、同パッドP2はフロー
ティング状態となり、電源Vccの供給に基づいてオンさ
れるトランジスタTr2の動作により、当該パッドP2に
対応する内部回路1の入力端子にはLレベルが入力され
る。
ディングワイヤを接続しないと、同パッドP2はフロー
ティング状態となり、電源Vccの供給に基づいてオンさ
れるトランジスタTr2の動作により、当該パッドP2に
対応する内部回路1の入力端子にはLレベルが入力され
る。
【0010】また、ボンディングワイヤを介してパッド
P2を外部ピンに接続し、外部回路から外部ピンにHレ
ベルの信号を入力すれば、当該パッドP2に対応する内
部回路1の入力端子にHレベルの信号を入力可能とな
る。
P2を外部ピンに接続し、外部回路から外部ピンにHレ
ベルの信号を入力すれば、当該パッドP2に対応する内
部回路1の入力端子にHレベルの信号を入力可能とな
る。
【0011】このようにして、パッドP2にボンディン
グワイヤを接続するか否かを選択することにより、当該
パッドP2に対応する内部回路1の入力端子電位を切り
換え可能であり、この入力端子電位の切り換えにより、
内部回路1の機能を切り換え可能としている。
グワイヤを接続するか否かを選択することにより、当該
パッドP2に対応する内部回路1の入力端子電位を切り
換え可能であり、この入力端子電位の切り換えにより、
内部回路1の機能を切り換え可能としている。
【0012】このような半導体装置では、パッケージン
グに先立って、内部回路1の動作をチェックする一次試
験が行われる。この一次試験では、チップの外周部に設
けられる多数のパッドが、プローブカードによりそれぞ
れ同時にプローブに接触し、そのプローブを介して試験
装置に接続される。そして、試験装置から所定のテスト
信号が入力されて動作試験が行われる。
グに先立って、内部回路1の動作をチェックする一次試
験が行われる。この一次試験では、チップの外周部に設
けられる多数のパッドが、プローブカードによりそれぞ
れ同時にプローブに接触し、そのプローブを介して試験
装置に接続される。そして、試験装置から所定のテスト
信号が入力されて動作試験が行われる。
【0013】このとき、フローティング状態でパッケー
ジングされるパッドに接触するプローブは、フローティ
ング状態に維持され、ボンディングワイヤが接続されて
所定の信号が入力されるパッドは、試験装置からプロー
ブを介して当該信号が入力される。
ジングされるパッドに接触するプローブは、フローティ
ング状態に維持され、ボンディングワイヤが接続されて
所定の信号が入力されるパッドは、試験装置からプロー
ブを介して当該信号が入力される。
【0014】
【発明が解決しようとする課題】上記のような半導体装
置の一次試験において、図6に示すパッドP1に、フロ
ーティング状態のプローブ2を接触させ、かつ電源Vcc
を供給したとき、トランジスタTr1の電流供給能力に対
し、プローブ2の負荷容量が高負荷となるため、図7に
示すようにパッドP1の電位V1の上昇は緩やかにな
り、Hレベルとなるまでに時間を要する。
置の一次試験において、図6に示すパッドP1に、フロ
ーティング状態のプローブ2を接触させ、かつ電源Vcc
を供給したとき、トランジスタTr1の電流供給能力に対
し、プローブ2の負荷容量が高負荷となるため、図7に
示すようにパッドP1の電位V1の上昇は緩やかにな
り、Hレベルとなるまでに時間を要する。
【0015】従って、パッドP1をフローティングレベ
ルで使用する場合の一次試験において、パッドP1の電
位V1を短時間でHレベルに固定することができない。
この結果、パッドP1の電位V1が固定されないまま動
作試験を開始すると、当該チップが誤って不良チップと
判定される。
ルで使用する場合の一次試験において、パッドP1の電
位V1を短時間でHレベルに固定することができない。
この結果、パッドP1の電位V1が固定されないまま動
作試験を開始すると、当該チップが誤って不良チップと
判定される。
【0016】また、パッドP1の電位V1が固定されて
から動作試験を開始すると、試験時間が長くなるという
問題点がある。図8に示すパッドP2では、動作モード
を切り換えて、それまでHレベルの信号を入力していた
プローブ2をフローティング状態とし、かつ電源Vccを
供給したとき、トランジスタTr2の電流供給能力に対
し、プローブ2の負荷容量が高負荷となるため、図9に
示すようにパッドP2の電位V2の低下は緩やかにな
り、Lレベルとなるまでに時間を要する。
から動作試験を開始すると、試験時間が長くなるという
問題点がある。図8に示すパッドP2では、動作モード
を切り換えて、それまでHレベルの信号を入力していた
プローブ2をフローティング状態とし、かつ電源Vccを
供給したとき、トランジスタTr2の電流供給能力に対
し、プローブ2の負荷容量が高負荷となるため、図9に
示すようにパッドP2の電位V2の低下は緩やかにな
り、Lレベルとなるまでに時間を要する。
【0017】従って、パッドP2の電位V2をHレベル
からフローティングレベルに切り換えて一次試験を行う
場合において、パッドP2の電位V2を短時間でLレベ
ルに固定することができない。この結果、パッドP2の
電位V2が固定されないまま動作試験を開始すると、当
該チップが誤って不良チップと判定される。
からフローティングレベルに切り換えて一次試験を行う
場合において、パッドP2の電位V2を短時間でLレベ
ルに固定することができない。この結果、パッドP2の
電位V2が固定されないまま動作試験を開始すると、当
該チップが誤って不良チップと判定される。
【0018】また、パッドP2の電位V2が固定されて
から動作試験を開始すると、試験時間が長くなるという
問題点がある。この発明の目的は、ボンディングオプシ
ョン機能を備えた半導体装置において、短時間で確実な
動作試験を行い得る半導体装置を提供することにある。
から動作試験を開始すると、試験時間が長くなるという
問題点がある。この発明の目的は、ボンディングオプシ
ョン機能を備えた半導体装置において、短時間で確実な
動作試験を行い得る半導体装置を提供することにある。
【0019】
【課題を解決するための手段】図1は請求項1の発明の
原理説明図である。すなわち、内部回路1に接続される
パッドPは、高抵抗Rを介して電源Vs に接続され、該
パッドPをフローティング状態に維持したとき、該パッ
ドPの電位が電源Vs レベルに維持される。前記パッド
Pの電位と前記電源Vs との電位差が所定値以内となっ
たとき閉路されるスイッチ回路SWが前記パッドPと電
源Vs との間に接続される。
原理説明図である。すなわち、内部回路1に接続される
パッドPは、高抵抗Rを介して電源Vs に接続され、該
パッドPをフローティング状態に維持したとき、該パッ
ドPの電位が電源Vs レベルに維持される。前記パッド
Pの電位と前記電源Vs との電位差が所定値以内となっ
たとき閉路されるスイッチ回路SWが前記パッドPと電
源Vs との間に接続される。
【0020】請求項2では、図2に示すように、前記ス
イッチ回路は、前記パッドP1と高電位側電源Vccとの
間に接続されたPチャネルMOSトランジスタTr3と、
前記パッドP1に入力端子が接続され、出力端子が前記
PチャネルMOSトランジスタTr3のゲートに接続され
るインバータ回路2aとで構成される。
イッチ回路は、前記パッドP1と高電位側電源Vccとの
間に接続されたPチャネルMOSトランジスタTr3と、
前記パッドP1に入力端子が接続され、出力端子が前記
PチャネルMOSトランジスタTr3のゲートに接続され
るインバータ回路2aとで構成される。
【0021】請求項3では、図4に示すように、前記ス
イッチ回路は、前記パッドP2と低電位側電源GNDと
の間に接続されたNチャネルMOSトランジスタTr4
と、前記パッドP2に入力端子が接続され、出力端子が
前記NチャネルMOSトランジスタTr4のゲートに接続
されるインバータ回路2bとで構成される。
イッチ回路は、前記パッドP2と低電位側電源GNDと
の間に接続されたNチャネルMOSトランジスタTr4
と、前記パッドP2に入力端子が接続され、出力端子が
前記NチャネルMOSトランジスタTr4のゲートに接続
されるインバータ回路2bとで構成される。
【0022】
【作用】請求項1では、前記高抵抗Rに電流が流れて、
パッドPの電位が電源Vs に向かって変化するとき、前
記パッドPの電位と前記電源Vs との電位差が所定値以
内となると、スイッチ回路SWが閉路されて、パッドP
の電位が電源Vs レベルまで急激に引き上げられる。
パッドPの電位が電源Vs に向かって変化するとき、前
記パッドPの電位と前記電源Vs との電位差が所定値以
内となると、スイッチ回路SWが閉路されて、パッドP
の電位が電源Vs レベルまで急激に引き上げられる。
【0023】請求項2では、前記高抵抗に電流が流れ
て、パッドP1の電位が高電位側電源Vccに向かって変
化するとき、前記パッドP1の電位と前記電源Vccとの
電位差が所定値以内となると、インバータ回路2aの出
力信号がLレベルとなり、PチャネルMOSトランジス
タTr3がオンされて、パッドP1の電位が高電位側電源
Vccの電位まで急激に引き上げられる。
て、パッドP1の電位が高電位側電源Vccに向かって変
化するとき、前記パッドP1の電位と前記電源Vccとの
電位差が所定値以内となると、インバータ回路2aの出
力信号がLレベルとなり、PチャネルMOSトランジス
タTr3がオンされて、パッドP1の電位が高電位側電源
Vccの電位まで急激に引き上げられる。
【0024】請求項3では、前記高抵抗に電流が流れ
て、パッドP2の電位が低電位側電源GNDに向かって
変化するとき、前記パッドP2の電位と前記低電位側電
源GNDとの電位差が所定値以内となると、インバータ
回路2bの出力信号がHレベルとなり、NチャネルMO
SトランジスタTr4がオンされて、パッドP2の電位が
低電位側電源GNDの電位まで急激に引き下げられる。
て、パッドP2の電位が低電位側電源GNDに向かって
変化するとき、前記パッドP2の電位と前記低電位側電
源GNDとの電位差が所定値以内となると、インバータ
回路2bの出力信号がHレベルとなり、NチャネルMO
SトランジスタTr4がオンされて、パッドP2の電位が
低電位側電源GNDの電位まで急激に引き下げられる。
【0025】
【実施例】図2は、本発明を具体化した第一の実施例を
示す。前記従来例と同一構成部分は同一符号を付して説
明する。
示す。前記従来例と同一構成部分は同一符号を付して説
明する。
【0026】パッドP1は内部回路1の入力端子に接続
されるとともに、PチャネルMOSトランジスタTr1の
ドレインに接続される。前記トランジスタTr1のソース
は電源Vccに接続され、ゲートはグランドGNDに接続
される。このトランジスタTr1は、電源Vccの供給に基
づいて、高抵抗状態で常時オンされる。
されるとともに、PチャネルMOSトランジスタTr1の
ドレインに接続される。前記トランジスタTr1のソース
は電源Vccに接続され、ゲートはグランドGNDに接続
される。このトランジスタTr1は、電源Vccの供給に基
づいて、高抵抗状態で常時オンされる。
【0027】前記パッドP1はインバータ回路2aの入
力端子に接続され、同インバータ回路2aの出力端子
は、PチャネルMOSトランジスタTr3のゲートに接続
される。
力端子に接続され、同インバータ回路2aの出力端子
は、PチャネルMOSトランジスタTr3のゲートに接続
される。
【0028】前記トランジスタTr3のソースは電源Vcc
に接続され、ドレインは前記パッドP1に接続される。
このトランジスタTr3は、前記トランジスタTr1より大
きいサイズで形成される。
に接続され、ドレインは前記パッドP1に接続される。
このトランジスタTr3は、前記トランジスタTr1より大
きいサイズで形成される。
【0029】上記のような半導体装置の一次試験におい
て、パッドP1に、フローティング状態のプローブ2を
接触させ、かつ電源Vccを供給したとき、図3に示すよ
うにトランジスタTr1のオン動作により、パッドP1の
電位V3が上昇する。
て、パッドP1に、フローティング状態のプローブ2を
接触させ、かつ電源Vccを供給したとき、図3に示すよ
うにトランジスタTr1のオン動作により、パッドP1の
電位V3が上昇する。
【0030】そして、パッドP1の電位V3がインバー
タ回路2aのしきい値Vt1を越えると、同インバータ回
路2aの出力信号がLレベルとなって、トランジスタT
r3がオンされる。
タ回路2aのしきい値Vt1を越えると、同インバータ回
路2aの出力信号がLレベルとなって、トランジスタT
r3がオンされる。
【0031】すると、電源VccからトランジスタTr3を
介してパッドP1に大きな電流が流れて、パッドP1の
電位V3が急激に上昇し、短時間で電源Vccレベルに達
する。
介してパッドP1に大きな電流が流れて、パッドP1の
電位V3が急激に上昇し、短時間で電源Vccレベルに達
する。
【0032】従って、パッドP1をフローティングレベ
ルで使用する場合の一次試験において、パッドP1の電
位V3を短時間でHレベルに固定することができる。こ
の結果、電源の投入から動作試験の開始までの時間を短
縮することができるとともに、パッドP1の電位V3を
電源Vccレベルに速やかに安定させることができるの
で、正確な動作試験を行うことができる。
ルで使用する場合の一次試験において、パッドP1の電
位V3を短時間でHレベルに固定することができる。こ
の結果、電源の投入から動作試験の開始までの時間を短
縮することができるとともに、パッドP1の電位V3を
電源Vccレベルに速やかに安定させることができるの
で、正確な動作試験を行うことができる。
【0033】図4は、本発明を具体化した第二の実施例
を示す。前記従来例と同一構成部分は同一符号を付して
説明する。パッドP2は内部回路1の入力端子に接続さ
れるとともに、NチャネルMOSトランジスタTr2のド
レインに接続される。
を示す。前記従来例と同一構成部分は同一符号を付して
説明する。パッドP2は内部回路1の入力端子に接続さ
れるとともに、NチャネルMOSトランジスタTr2のド
レインに接続される。
【0034】前記トランジスタTr2のソースはグランド
GNDに接続され、ゲートは電源Vccに接続される。こ
のトランジスタTr2は、電源Vccの供給に基づいて、高
抵抗状態で常時オンされる。
GNDに接続され、ゲートは電源Vccに接続される。こ
のトランジスタTr2は、電源Vccの供給に基づいて、高
抵抗状態で常時オンされる。
【0035】前記パッドP2はインバータ回路2bの入
力端子に接続され、同インバータ回路2bの出力端子
は、NチャネルMOSトランジスタTr4のゲートに接続
される。
力端子に接続され、同インバータ回路2bの出力端子
は、NチャネルMOSトランジスタTr4のゲートに接続
される。
【0036】前記トランジスタTr4のソースはグランド
GNDに接続され、ドレインは前記パッドP2に接続さ
れる。このトランジスタTr4は、前記トランジスタTr2
より大きいサイズで形成される。
GNDに接続され、ドレインは前記パッドP2に接続さ
れる。このトランジスタTr4は、前記トランジスタTr2
より大きいサイズで形成される。
【0037】上記のような半導体装置の一次試験におい
て、動作モードを切り換えて、それまでHレベルの信号
を入力していたプローブ2をフローティング状態とし、
かつ電源Vccを供給したとき、図5に示すようにまずト
ランジスタTr2のオン動作により、パッドP2の電位V
4が低下する。
て、動作モードを切り換えて、それまでHレベルの信号
を入力していたプローブ2をフローティング状態とし、
かつ電源Vccを供給したとき、図5に示すようにまずト
ランジスタTr2のオン動作により、パッドP2の電位V
4が低下する。
【0038】そして、パッドP2の電位V4がインバー
タ回路2bのしきい値Vt2より低下すると、同インバー
タ回路2bの出力信号がHレベルとなって、トランジス
タTr4がオンされる。
タ回路2bのしきい値Vt2より低下すると、同インバー
タ回路2bの出力信号がHレベルとなって、トランジス
タTr4がオンされる。
【0039】すると、パッドP2からトランジスタTr4
を介してグランドGNDに大きな電流が流れて、パッド
P2の電位V4が急激に低下し、短時間でグランドGN
Dレベルに達する。
を介してグランドGNDに大きな電流が流れて、パッド
P2の電位V4が急激に低下し、短時間でグランドGN
Dレベルに達する。
【0040】従って、パッドP2をフローティングレベ
ルで使用する場合の一次試験において、パッドP2の電
位V4を短時間でLレベルに固定することができる。こ
の結果、電源の投入から動作試験の開始までの時間を短
縮することができるとともに、パッドP2の電位V4を
グランドGNDレベルに速やかに安定させることができ
るので、正確な動作試験を行うことができる。
ルで使用する場合の一次試験において、パッドP2の電
位V4を短時間でLレベルに固定することができる。こ
の結果、電源の投入から動作試験の開始までの時間を短
縮することができるとともに、パッドP2の電位V4を
グランドGNDレベルに速やかに安定させることができ
るので、正確な動作試験を行うことができる。
【0041】なお、前記第一及び第二の実施例では、イ
ンバータ回路2a,2bの出力信号でサイズの大きいト
ランジスタTr3,Tr4をオンさせる構成としたが、パッ
ドP1,P2の電位を、比較器によりあらかじめ設定さ
れた基準電圧と比較して、トランジスタTr3,Tr4をオ
ンさせる構成とすることもできる。
ンバータ回路2a,2bの出力信号でサイズの大きいト
ランジスタTr3,Tr4をオンさせる構成としたが、パッ
ドP1,P2の電位を、比較器によりあらかじめ設定さ
れた基準電圧と比較して、トランジスタTr3,Tr4をオ
ンさせる構成とすることもできる。
【0042】また、トランジスタTr3,Tr4に換えて、
その多のスイッチング素子を使用してもよい。上記実施
例から把握できる請求項以外の技術思想について、以下
にその効果とともに記載する。
その多のスイッチング素子を使用してもよい。上記実施
例から把握できる請求項以外の技術思想について、以下
にその効果とともに記載する。
【0043】(1)請求項1において、前記高抵抗はサ
イズの小さいMOSトランジスタで構成し、前記スイッ
チ回路は、前記パッドの電位と前記電源との電位差が所
定値以内となったときオンされるMOSトランジスタで
構成した。スイッチ回路を構成するMOSトランジスタ
がオンされると、パッドの電位が電源の電位まで速やか
に移行する。
イズの小さいMOSトランジスタで構成し、前記スイッ
チ回路は、前記パッドの電位と前記電源との電位差が所
定値以内となったときオンされるMOSトランジスタで
構成した。スイッチ回路を構成するMOSトランジスタ
がオンされると、パッドの電位が電源の電位まで速やか
に移行する。
【0044】
【発明の効果】以上詳述したように、この発明はボンデ
ィングオプション機能を備えた半導体装置において、短
時間で確実な動作試験を行い得る半導体装置を提供する
ことができる。
ィングオプション機能を備えた半導体装置において、短
時間で確実な動作試験を行い得る半導体装置を提供する
ことができる。
【図1】 本発明の原理説明図である。
【図2】 第一の実施例を示す回路図である。
【図3】 第一の実施例の動作を示す波形図である。
【図4】 第二の実施例を示す回路図である。
【図5】 第二の実施例の動作を示す波形図である。
【図6】 第一の従来例を示す回路図である。
【図7】 第一の従来例の動作を示す波形図である。
【図8】 第二の従来例を示す回路図である。
【図9】 第二の従来例の動作を示す波形図である。
6 電位判定回路 7 スイッチ回路 P3 第一のパッド P4 第二のパッド V1 電源電圧 Tr18 PチャネルMOSトランジスタ Tr20 NチャネルMOSトランジスタ
Claims (3)
- 【請求項1】 内部回路に接続されるパッドを、高抵抗
を介して電源に接続して、該パッドをフローティング状
態としたとき、該パッドの電位を電源レベルに維持する
ようにした半導体装置であって、 前記パッドの電位と前記電源との電位差が所定値以内と
なったとき閉路されるスイッチ回路を、前記パッドと電
源との間に接続したことを特徴とする半導体装置。 - 【請求項2】 前記スイッチ回路は、前記パッドと高電
位側電源との間に接続されたPチャネルMOSトランジ
スタと、前記パッドに入力端子が接続され、出力端子が
前記PチャネルMOSトランジスタのゲートに接続され
るインバータ回路とで構成したことを特徴とする請求項
1記載の半導体装置。 - 【請求項3】 前記スイッチ回路は、前記パッドと低電
位側電源との間に接続されたNチャネルMOSトランジ
スタと、前記パッドに入力端子が接続され、出力端子が
前記NチャネルMOSトランジスタのゲートに接続され
るインバータ回路とで構成したことを特徴とする請求項
1記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7028442A JPH08220191A (ja) | 1995-02-16 | 1995-02-16 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7028442A JPH08220191A (ja) | 1995-02-16 | 1995-02-16 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08220191A true JPH08220191A (ja) | 1996-08-30 |
Family
ID=12248800
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7028442A Pending JPH08220191A (ja) | 1995-02-16 | 1995-02-16 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08220191A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100344838B1 (ko) * | 2000-07-24 | 2002-07-20 | 주식회사 하이닉스반도체 | 본딩 옵션 회로 |
US6603219B2 (en) | 2000-03-08 | 2003-08-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
JP2011013877A (ja) * | 2009-07-01 | 2011-01-20 | Mitsumi Electric Co Ltd | 半導体装置 |
-
1995
- 1995-02-16 JP JP7028442A patent/JPH08220191A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6603219B2 (en) | 2000-03-08 | 2003-08-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
KR100344838B1 (ko) * | 2000-07-24 | 2002-07-20 | 주식회사 하이닉스반도체 | 본딩 옵션 회로 |
JP2011013877A (ja) * | 2009-07-01 | 2011-01-20 | Mitsumi Electric Co Ltd | 半導体装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040302 |