JPH08220191A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08220191A JPH08220191A JP7028442A JP2844295A JPH08220191A JP H08220191 A JPH08220191 A JP H08220191A JP 7028442 A JP7028442 A JP 7028442A JP 2844295 A JP2844295 A JP 2844295A JP H08220191 A JPH08220191 A JP H08220191A
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- potential
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Abstract
(57)【要約】
【目的】本発明はボンディングオプション機能を備えた
半導体装置において、短時間で確実な動作試験を行い得
る半導体装置を提供することを目的とする。 【構成】内部回路１に接続されるパッドＰは、高抵抗Ｒ
を介して電源Ｖs に接続され、該パッドＰをフローティ
ング状態に維持したとき、該パッドＰの電位が電源Ｖs
レベルに維持される。パッドＰの電位と電源Ｖs との電
位差が所定値以内となったとき閉路されるスイッチ回路
ＳＷがパッドＰと電源Ｖs との間に接続される。
半導体装置において、短時間で確実な動作試験を行い得
る半導体装置を提供することを目的とする。 【構成】内部回路１に接続されるパッドＰは、高抵抗Ｒ
を介して電源Ｖs に接続され、該パッドＰをフローティ
ング状態に維持したとき、該パッドＰの電位が電源Ｖs
レベルに維持される。パッドＰの電位と電源Ｖs との電
位差が所定値以内となったとき閉路されるスイッチ回路
ＳＷがパッドＰと電源Ｖs との間に接続される。
Description
【０００１】
【産業上の利用分野】この発明は、チップに設けられる
パッドに対し、ボンディングワイヤの接続を選択するボ
ンディングオプションにより、内部回路の動作を切り換
え可能とした半導体装置に関するものである。
パッドに対し、ボンディングワイヤの接続を選択するボ
ンディングオプションにより、内部回路の動作を切り換
え可能とした半導体装置に関するものである。
【０００２】近年の半導体装置では、市場での多機能化
の要請により、同一チップ内の内部回路に種々の機能を
持たせ、そのチップのパッケージングの際に、チップに
設けられた多数のパッドに対するボンディングワイヤの
接続を選択することにより、所望の機能を備えた半導体
装置を構成可能としたものがある。このような半導体装
置では、チップのパッケージングに先立って、多数のパ
ッドに試験装置のプローブを接触させて、内部回路の動
作状態をチェックする一次試験が行われる。そして、こ
のような一次試験を正確にかつ迅速に行うことが必要と
なっている。
の要請により、同一チップ内の内部回路に種々の機能を
持たせ、そのチップのパッケージングの際に、チップに
設けられた多数のパッドに対するボンディングワイヤの
接続を選択することにより、所望の機能を備えた半導体
装置を構成可能としたものがある。このような半導体装
置では、チップのパッケージングに先立って、多数のパ
ッドに試験装置のプローブを接触させて、内部回路の動
作状態をチェックする一次試験が行われる。そして、こ
のような一次試験を正確にかつ迅速に行うことが必要と
なっている。
【０００３】
【従来の技術】ボンディングオプション機能を備えた半
導体装置では、例えば図６に示すように、パッドＰ１は
内部回路１の入力端子に接続されるとともに、Ｐチャネ
ルＭＯＳトランジスタＴr1のドレインに接続される。
導体装置では、例えば図６に示すように、パッドＰ１は
内部回路１の入力端子に接続されるとともに、Ｐチャネ
ルＭＯＳトランジスタＴr1のドレインに接続される。
【０００４】前記トランジスタＴr1のソースは電源Ｖcc
に接続され、ゲートはグランドＧＮＤに接続される。こ
のトランジスタＴr1は、電源Ｖccの供給に基づいて、高
抵抗状態で常時オンされる。
に接続され、ゲートはグランドＧＮＤに接続される。こ
のトランジスタＴr1は、電源Ｖccの供給に基づいて、高
抵抗状態で常時オンされる。
【０００５】このような構成により、パッドＰ１にボン
ディングワイヤを接続しないと、同パッドＰ１はフロー
ティング状態となり、電源Ｖccの供給に基づいてオンさ
れるトランジスタＴr1の動作により、当該パッドＰ１に
対応する内部回路１の入力端子にはＨレベルが入力され
る。
ディングワイヤを接続しないと、同パッドＰ１はフロー
ティング状態となり、電源Ｖccの供給に基づいてオンさ
れるトランジスタＴr1の動作により、当該パッドＰ１に
対応する内部回路１の入力端子にはＨレベルが入力され
る。
【０００６】また、ボンディングワイヤを介してパッド
Ｐ１を外部ピンに接続し、外部回路から外部ピンにＬレ
ベルの信号を入力すれば、当該パッドＰ１に対応する内
部回路１の入力端子にＬレベルの信号を入力可能とな
る。
Ｐ１を外部ピンに接続し、外部回路から外部ピンにＬレ
ベルの信号を入力すれば、当該パッドＰ１に対応する内
部回路１の入力端子にＬレベルの信号を入力可能とな
る。
【０００７】このようにして、パッドＰ１にボンディン
グワイヤを接続するか否かを選択することにより、当該
パッドＰ１に対応する内部回路１の入力端子電位を切り
換え可能であり、この入力端子電位の切り換えにより、
内部回路１の機能を切り換え可能としている。
グワイヤを接続するか否かを選択することにより、当該
パッドＰ１に対応する内部回路１の入力端子電位を切り
換え可能であり、この入力端子電位の切り換えにより、
内部回路１の機能を切り換え可能としている。
【０００８】また、図８に示す構成では、パッドＰ２は
内部回路１の入力端子に接続されるとともに、Ｎチャネ
ルＭＯＳトランジスタＴr2のドレインに接続される。前
記トランジスタＴr2のソースはグランドＧＮＤに接続さ
れ、ゲートは電源Ｖccに接続される。このトランジスタ
Ｔr2は、電源Ｖccの供給に基づいて、高抵抗状態で常時
オンされる。
内部回路１の入力端子に接続されるとともに、Ｎチャネ
ルＭＯＳトランジスタＴr2のドレインに接続される。前
記トランジスタＴr2のソースはグランドＧＮＤに接続さ
れ、ゲートは電源Ｖccに接続される。このトランジスタ
Ｔr2は、電源Ｖccの供給に基づいて、高抵抗状態で常時
オンされる。
【０００９】このような構成により、パッドＰ２にボン
ディングワイヤを接続しないと、同パッドＰ２はフロー
ティング状態となり、電源Ｖccの供給に基づいてオンさ
れるトランジスタＴr2の動作により、当該パッドＰ２に
対応する内部回路１の入力端子にはＬレベルが入力され
る。
ディングワイヤを接続しないと、同パッドＰ２はフロー
ティング状態となり、電源Ｖccの供給に基づいてオンさ
れるトランジスタＴr2の動作により、当該パッドＰ２に
対応する内部回路１の入力端子にはＬレベルが入力され
る。
【００１０】また、ボンディングワイヤを介してパッド
Ｐ２を外部ピンに接続し、外部回路から外部ピンにＨレ
ベルの信号を入力すれば、当該パッドＰ２に対応する内
部回路１の入力端子にＨレベルの信号を入力可能とな
る。
Ｐ２を外部ピンに接続し、外部回路から外部ピンにＨレ
ベルの信号を入力すれば、当該パッドＰ２に対応する内
部回路１の入力端子にＨレベルの信号を入力可能とな
る。
【００１１】このようにして、パッドＰ２にボンディン
グワイヤを接続するか否かを選択することにより、当該
パッドＰ２に対応する内部回路１の入力端子電位を切り
換え可能であり、この入力端子電位の切り換えにより、
内部回路１の機能を切り換え可能としている。
グワイヤを接続するか否かを選択することにより、当該
パッドＰ２に対応する内部回路１の入力端子電位を切り
換え可能であり、この入力端子電位の切り換えにより、
内部回路１の機能を切り換え可能としている。
【００１２】このような半導体装置では、パッケージン
グに先立って、内部回路１の動作をチェックする一次試
験が行われる。この一次試験では、チップの外周部に設
けられる多数のパッドが、プローブカードによりそれぞ
れ同時にプローブに接触し、そのプローブを介して試験
装置に接続される。そして、試験装置から所定のテスト
信号が入力されて動作試験が行われる。
グに先立って、内部回路１の動作をチェックする一次試
験が行われる。この一次試験では、チップの外周部に設
けられる多数のパッドが、プローブカードによりそれぞ
れ同時にプローブに接触し、そのプローブを介して試験
装置に接続される。そして、試験装置から所定のテスト
信号が入力されて動作試験が行われる。
【００１３】このとき、フローティング状態でパッケー
ジングされるパッドに接触するプローブは、フローティ
ング状態に維持され、ボンディングワイヤが接続されて
所定の信号が入力されるパッドは、試験装置からプロー
ブを介して当該信号が入力される。
ジングされるパッドに接触するプローブは、フローティ
ング状態に維持され、ボンディングワイヤが接続されて
所定の信号が入力されるパッドは、試験装置からプロー
ブを介して当該信号が入力される。
【００１４】
【発明が解決しようとする課題】上記のような半導体装
置の一次試験において、図６に示すパッドＰ１に、フロ
ーティング状態のプローブ２を接触させ、かつ電源Ｖcc
を供給したとき、トランジスタＴr1の電流供給能力に対
し、プローブ２の負荷容量が高負荷となるため、図７に
示すようにパッドＰ１の電位Ｖ１の上昇は緩やかにな
り、Ｈレベルとなるまでに時間を要する。
置の一次試験において、図６に示すパッドＰ１に、フロ
ーティング状態のプローブ２を接触させ、かつ電源Ｖcc
を供給したとき、トランジスタＴr1の電流供給能力に対
し、プローブ２の負荷容量が高負荷となるため、図７に
示すようにパッドＰ１の電位Ｖ１の上昇は緩やかにな
り、Ｈレベルとなるまでに時間を要する。
【００１５】従って、パッドＰ１をフローティングレベ
ルで使用する場合の一次試験において、パッドＰ１の電
位Ｖ１を短時間でＨレベルに固定することができない。
この結果、パッドＰ１の電位Ｖ１が固定されないまま動
作試験を開始すると、当該チップが誤って不良チップと
判定される。
ルで使用する場合の一次試験において、パッドＰ１の電
位Ｖ１を短時間でＨレベルに固定することができない。
この結果、パッドＰ１の電位Ｖ１が固定されないまま動
作試験を開始すると、当該チップが誤って不良チップと
判定される。
【００１６】また、パッドＰ１の電位Ｖ１が固定されて
から動作試験を開始すると、試験時間が長くなるという
問題点がある。図８に示すパッドＰ２では、動作モード
を切り換えて、それまでＨレベルの信号を入力していた
プローブ２をフローティング状態とし、かつ電源Ｖccを
供給したとき、トランジスタＴr2の電流供給能力に対
し、プローブ２の負荷容量が高負荷となるため、図９に
示すようにパッドＰ２の電位Ｖ２の低下は緩やかにな
り、Ｌレベルとなるまでに時間を要する。
から動作試験を開始すると、試験時間が長くなるという
問題点がある。図８に示すパッドＰ２では、動作モード
を切り換えて、それまでＨレベルの信号を入力していた
プローブ２をフローティング状態とし、かつ電源Ｖccを
供給したとき、トランジスタＴr2の電流供給能力に対
し、プローブ２の負荷容量が高負荷となるため、図９に
示すようにパッドＰ２の電位Ｖ２の低下は緩やかにな
り、Ｌレベルとなるまでに時間を要する。
【００１７】従って、パッドＰ２の電位Ｖ２をＨレベル
からフローティングレベルに切り換えて一次試験を行う
場合において、パッドＰ２の電位Ｖ２を短時間でＬレベ
ルに固定することができない。この結果、パッドＰ２の
電位Ｖ２が固定されないまま動作試験を開始すると、当
該チップが誤って不良チップと判定される。
からフローティングレベルに切り換えて一次試験を行う
場合において、パッドＰ２の電位Ｖ２を短時間でＬレベ
ルに固定することができない。この結果、パッドＰ２の
電位Ｖ２が固定されないまま動作試験を開始すると、当
該チップが誤って不良チップと判定される。
【００１８】また、パッドＰ２の電位Ｖ２が固定されて
から動作試験を開始すると、試験時間が長くなるという
問題点がある。この発明の目的は、ボンディングオプシ
ョン機能を備えた半導体装置において、短時間で確実な
動作試験を行い得る半導体装置を提供することにある。
から動作試験を開始すると、試験時間が長くなるという
問題点がある。この発明の目的は、ボンディングオプシ
ョン機能を備えた半導体装置において、短時間で確実な
動作試験を行い得る半導体装置を提供することにある。
【００１９】
【課題を解決するための手段】図１は請求項１の発明の
原理説明図である。すなわち、内部回路１に接続される
パッドＰは、高抵抗Ｒを介して電源Ｖs に接続され、該
パッドＰをフローティング状態に維持したとき、該パッ
ドＰの電位が電源Ｖs レベルに維持される。前記パッド
Ｐの電位と前記電源Ｖs との電位差が所定値以内となっ
たとき閉路されるスイッチ回路ＳＷが前記パッドＰと電
源Ｖs との間に接続される。
原理説明図である。すなわち、内部回路１に接続される
パッドＰは、高抵抗Ｒを介して電源Ｖs に接続され、該
パッドＰをフローティング状態に維持したとき、該パッ
ドＰの電位が電源Ｖs レベルに維持される。前記パッド
Ｐの電位と前記電源Ｖs との電位差が所定値以内となっ
たとき閉路されるスイッチ回路ＳＷが前記パッドＰと電
源Ｖs との間に接続される。
【００２０】請求項２では、図２に示すように、前記ス
イッチ回路は、前記パッドＰ１と高電位側電源Ｖccとの
間に接続されたＰチャネルＭＯＳトランジスタＴr3と、
前記パッドＰ１に入力端子が接続され、出力端子が前記
ＰチャネルＭＯＳトランジスタＴr3のゲートに接続され
るインバータ回路２ａとで構成される。
イッチ回路は、前記パッドＰ１と高電位側電源Ｖccとの
間に接続されたＰチャネルＭＯＳトランジスタＴr3と、
前記パッドＰ１に入力端子が接続され、出力端子が前記
ＰチャネルＭＯＳトランジスタＴr3のゲートに接続され
るインバータ回路２ａとで構成される。
【００２１】請求項３では、図４に示すように、前記ス
イッチ回路は、前記パッドＰ２と低電位側電源ＧＮＤと
の間に接続されたＮチャネルＭＯＳトランジスタＴr4
と、前記パッドＰ２に入力端子が接続され、出力端子が
前記ＮチャネルＭＯＳトランジスタＴr4のゲートに接続
されるインバータ回路２ｂとで構成される。
イッチ回路は、前記パッドＰ２と低電位側電源ＧＮＤと
の間に接続されたＮチャネルＭＯＳトランジスタＴr4
と、前記パッドＰ２に入力端子が接続され、出力端子が
前記ＮチャネルＭＯＳトランジスタＴr4のゲートに接続
されるインバータ回路２ｂとで構成される。
【００２２】
【作用】請求項１では、前記高抵抗Ｒに電流が流れて、
パッドＰの電位が電源Ｖs に向かって変化するとき、前
記パッドＰの電位と前記電源Ｖs との電位差が所定値以
内となると、スイッチ回路ＳＷが閉路されて、パッドＰ
の電位が電源Ｖs レベルまで急激に引き上げられる。
パッドＰの電位が電源Ｖs に向かって変化するとき、前
記パッドＰの電位と前記電源Ｖs との電位差が所定値以
内となると、スイッチ回路ＳＷが閉路されて、パッドＰ
の電位が電源Ｖs レベルまで急激に引き上げられる。
【００２３】請求項２では、前記高抵抗に電流が流れ
て、パッドＰ１の電位が高電位側電源Ｖccに向かって変
化するとき、前記パッドＰ１の電位と前記電源Ｖccとの
電位差が所定値以内となると、インバータ回路２ａの出
力信号がＬレベルとなり、ＰチャネルＭＯＳトランジス
タＴr3がオンされて、パッドＰ１の電位が高電位側電源
Ｖccの電位まで急激に引き上げられる。
て、パッドＰ１の電位が高電位側電源Ｖccに向かって変
化するとき、前記パッドＰ１の電位と前記電源Ｖccとの
電位差が所定値以内となると、インバータ回路２ａの出
力信号がＬレベルとなり、ＰチャネルＭＯＳトランジス
タＴr3がオンされて、パッドＰ１の電位が高電位側電源
Ｖccの電位まで急激に引き上げられる。
【００２４】請求項３では、前記高抵抗に電流が流れ
て、パッドＰ２の電位が低電位側電源ＧＮＤに向かって
変化するとき、前記パッドＰ２の電位と前記低電位側電
源ＧＮＤとの電位差が所定値以内となると、インバータ
回路２ｂの出力信号がＨレベルとなり、ＮチャネルＭＯ
ＳトランジスタＴr4がオンされて、パッドＰ２の電位が
低電位側電源ＧＮＤの電位まで急激に引き下げられる。
て、パッドＰ２の電位が低電位側電源ＧＮＤに向かって
変化するとき、前記パッドＰ２の電位と前記低電位側電
源ＧＮＤとの電位差が所定値以内となると、インバータ
回路２ｂの出力信号がＨレベルとなり、ＮチャネルＭＯ
ＳトランジスタＴr4がオンされて、パッドＰ２の電位が
低電位側電源ＧＮＤの電位まで急激に引き下げられる。
【００２５】
【実施例】図２は、本発明を具体化した第一の実施例を
示す。前記従来例と同一構成部分は同一符号を付して説
明する。
示す。前記従来例と同一構成部分は同一符号を付して説
明する。
【００２６】パッドＰ１は内部回路１の入力端子に接続
されるとともに、ＰチャネルＭＯＳトランジスタＴr1の
ドレインに接続される。前記トランジスタＴr1のソース
は電源Ｖccに接続され、ゲートはグランドＧＮＤに接続
される。このトランジスタＴr1は、電源Ｖccの供給に基
づいて、高抵抗状態で常時オンされる。
されるとともに、ＰチャネルＭＯＳトランジスタＴr1の
ドレインに接続される。前記トランジスタＴr1のソース
は電源Ｖccに接続され、ゲートはグランドＧＮＤに接続
される。このトランジスタＴr1は、電源Ｖccの供給に基
づいて、高抵抗状態で常時オンされる。
【００２７】前記パッドＰ１はインバータ回路２ａの入
力端子に接続され、同インバータ回路２ａの出力端子
は、ＰチャネルＭＯＳトランジスタＴr3のゲートに接続
される。
力端子に接続され、同インバータ回路２ａの出力端子
は、ＰチャネルＭＯＳトランジスタＴr3のゲートに接続
される。
【００２８】前記トランジスタＴr3のソースは電源Ｖcc
に接続され、ドレインは前記パッドＰ１に接続される。
このトランジスタＴr3は、前記トランジスタＴr1より大
きいサイズで形成される。
に接続され、ドレインは前記パッドＰ１に接続される。
このトランジスタＴr3は、前記トランジスタＴr1より大
きいサイズで形成される。
【００２９】上記のような半導体装置の一次試験におい
て、パッドＰ１に、フローティング状態のプローブ２を
接触させ、かつ電源Ｖccを供給したとき、図３に示すよ
うにトランジスタＴr1のオン動作により、パッドＰ１の
電位Ｖ３が上昇する。
て、パッドＰ１に、フローティング状態のプローブ２を
接触させ、かつ電源Ｖccを供給したとき、図３に示すよ
うにトランジスタＴr1のオン動作により、パッドＰ１の
電位Ｖ３が上昇する。
【００３０】そして、パッドＰ１の電位Ｖ３がインバー
タ回路２ａのしきい値Ｖt1を越えると、同インバータ回
路２ａの出力信号がＬレベルとなって、トランジスタＴ
r3がオンされる。
タ回路２ａのしきい値Ｖt1を越えると、同インバータ回
路２ａの出力信号がＬレベルとなって、トランジスタＴ
r3がオンされる。
【００３１】すると、電源ＶccからトランジスタＴr3を
介してパッドＰ１に大きな電流が流れて、パッドＰ１の
電位Ｖ３が急激に上昇し、短時間で電源Ｖccレベルに達
する。
介してパッドＰ１に大きな電流が流れて、パッドＰ１の
電位Ｖ３が急激に上昇し、短時間で電源Ｖccレベルに達
する。
【００３２】従って、パッドＰ１をフローティングレベ
ルで使用する場合の一次試験において、パッドＰ１の電
位Ｖ３を短時間でＨレベルに固定することができる。こ
の結果、電源の投入から動作試験の開始までの時間を短
縮することができるとともに、パッドＰ１の電位Ｖ３を
電源Ｖccレベルに速やかに安定させることができるの
で、正確な動作試験を行うことができる。
ルで使用する場合の一次試験において、パッドＰ１の電
位Ｖ３を短時間でＨレベルに固定することができる。こ
の結果、電源の投入から動作試験の開始までの時間を短
縮することができるとともに、パッドＰ１の電位Ｖ３を
電源Ｖccレベルに速やかに安定させることができるの
で、正確な動作試験を行うことができる。
【００３３】図４は、本発明を具体化した第二の実施例
を示す。前記従来例と同一構成部分は同一符号を付して
説明する。パッドＰ２は内部回路１の入力端子に接続さ
れるとともに、ＮチャネルＭＯＳトランジスタＴr2のド
レインに接続される。
を示す。前記従来例と同一構成部分は同一符号を付して
説明する。パッドＰ２は内部回路１の入力端子に接続さ
れるとともに、ＮチャネルＭＯＳトランジスタＴr2のド
レインに接続される。
【００３４】前記トランジスタＴr2のソースはグランド
ＧＮＤに接続され、ゲートは電源Ｖccに接続される。こ
のトランジスタＴr2は、電源Ｖccの供給に基づいて、高
抵抗状態で常時オンされる。
ＧＮＤに接続され、ゲートは電源Ｖccに接続される。こ
のトランジスタＴr2は、電源Ｖccの供給に基づいて、高
抵抗状態で常時オンされる。
【００３５】前記パッドＰ２はインバータ回路２ｂの入
力端子に接続され、同インバータ回路２ｂの出力端子
は、ＮチャネルＭＯＳトランジスタＴr4のゲートに接続
される。
力端子に接続され、同インバータ回路２ｂの出力端子
は、ＮチャネルＭＯＳトランジスタＴr4のゲートに接続
される。
【００３６】前記トランジスタＴr4のソースはグランド
ＧＮＤに接続され、ドレインは前記パッドＰ２に接続さ
れる。このトランジスタＴr4は、前記トランジスタＴr2
より大きいサイズで形成される。
ＧＮＤに接続され、ドレインは前記パッドＰ２に接続さ
れる。このトランジスタＴr4は、前記トランジスタＴr2
より大きいサイズで形成される。
【００３７】上記のような半導体装置の一次試験におい
て、動作モードを切り換えて、それまでＨレベルの信号
を入力していたプローブ２をフローティング状態とし、
かつ電源Ｖccを供給したとき、図５に示すようにまずト
ランジスタＴr2のオン動作により、パッドＰ２の電位Ｖ
４が低下する。
て、動作モードを切り換えて、それまでＨレベルの信号
を入力していたプローブ２をフローティング状態とし、
かつ電源Ｖccを供給したとき、図５に示すようにまずト
ランジスタＴr2のオン動作により、パッドＰ２の電位Ｖ
４が低下する。
【００３８】そして、パッドＰ２の電位Ｖ４がインバー
タ回路２ｂのしきい値Ｖt2より低下すると、同インバー
タ回路２ｂの出力信号がＨレベルとなって、トランジス
タＴr4がオンされる。
タ回路２ｂのしきい値Ｖt2より低下すると、同インバー
タ回路２ｂの出力信号がＨレベルとなって、トランジス
タＴr4がオンされる。
【００３９】すると、パッドＰ２からトランジスタＴr4
を介してグランドＧＮＤに大きな電流が流れて、パッド
Ｐ２の電位Ｖ４が急激に低下し、短時間でグランドＧＮ
Ｄレベルに達する。
を介してグランドＧＮＤに大きな電流が流れて、パッド
Ｐ２の電位Ｖ４が急激に低下し、短時間でグランドＧＮ
Ｄレベルに達する。
【００４０】従って、パッドＰ２をフローティングレベ
ルで使用する場合の一次試験において、パッドＰ２の電
位Ｖ４を短時間でＬレベルに固定することができる。こ
の結果、電源の投入から動作試験の開始までの時間を短
縮することができるとともに、パッドＰ２の電位Ｖ４を
グランドＧＮＤレベルに速やかに安定させることができ
るので、正確な動作試験を行うことができる。
ルで使用する場合の一次試験において、パッドＰ２の電
位Ｖ４を短時間でＬレベルに固定することができる。こ
の結果、電源の投入から動作試験の開始までの時間を短
縮することができるとともに、パッドＰ２の電位Ｖ４を
グランドＧＮＤレベルに速やかに安定させることができ
るので、正確な動作試験を行うことができる。
【００４１】なお、前記第一及び第二の実施例では、イ
ンバータ回路２ａ，２ｂの出力信号でサイズの大きいト
ランジスタＴr3，Ｔr4をオンさせる構成としたが、パッ
ドＰ１，Ｐ２の電位を、比較器によりあらかじめ設定さ
れた基準電圧と比較して、トランジスタＴr3，Ｔr4をオ
ンさせる構成とすることもできる。
ンバータ回路２ａ，２ｂの出力信号でサイズの大きいト
ランジスタＴr3，Ｔr4をオンさせる構成としたが、パッ
ドＰ１，Ｐ２の電位を、比較器によりあらかじめ設定さ
れた基準電圧と比較して、トランジスタＴr3，Ｔr4をオ
ンさせる構成とすることもできる。
【００４２】また、トランジスタＴr3，Ｔr4に換えて、
その多のスイッチング素子を使用してもよい。上記実施
例から把握できる請求項以外の技術思想について、以下
にその効果とともに記載する。
その多のスイッチング素子を使用してもよい。上記実施
例から把握できる請求項以外の技術思想について、以下
にその効果とともに記載する。
【００４３】（１）請求項１において、前記高抵抗はサ
イズの小さいＭＯＳトランジスタで構成し、前記スイッ
チ回路は、前記パッドの電位と前記電源との電位差が所
定値以内となったときオンされるＭＯＳトランジスタで
構成した。スイッチ回路を構成するＭＯＳトランジスタ
がオンされると、パッドの電位が電源の電位まで速やか
に移行する。
イズの小さいＭＯＳトランジスタで構成し、前記スイッ
チ回路は、前記パッドの電位と前記電源との電位差が所
定値以内となったときオンされるＭＯＳトランジスタで
構成した。スイッチ回路を構成するＭＯＳトランジスタ
がオンされると、パッドの電位が電源の電位まで速やか
に移行する。
【００４４】
【発明の効果】以上詳述したように、この発明はボンデ
ィングオプション機能を備えた半導体装置において、短
時間で確実な動作試験を行い得る半導体装置を提供する
ことができる。
ィングオプション機能を備えた半導体装置において、短
時間で確実な動作試験を行い得る半導体装置を提供する
ことができる。
【図１】 本発明の原理説明図である。
【図２】 第一の実施例を示す回路図である。
【図３】 第一の実施例の動作を示す波形図である。
【図４】 第二の実施例を示す回路図である。
【図５】 第二の実施例の動作を示す波形図である。
【図６】 第一の従来例を示す回路図である。
【図７】 第一の従来例の動作を示す波形図である。
【図８】 第二の従来例を示す回路図である。
【図９】 第二の従来例の動作を示す波形図である。
６ 電位判定回路 ７ スイッチ回路 Ｐ３ 第一のパッド Ｐ４ 第二のパッド Ｖ１ 電源電圧 Ｔr18 ＰチャネルＭＯＳトランジスタ Ｔr20 ＮチャネルＭＯＳトランジスタ
Claims (3)
- 【請求項１】 内部回路に接続されるパッドを、高抵抗
を介して電源に接続して、該パッドをフローティング状
態としたとき、該パッドの電位を電源レベルに維持する
ようにした半導体装置であって、 前記パッドの電位と前記電源との電位差が所定値以内と
なったとき閉路されるスイッチ回路を、前記パッドと電
源との間に接続したことを特徴とする半導体装置。 - 【請求項２】 前記スイッチ回路は、前記パッドと高電
位側電源との間に接続されたＰチャネルＭＯＳトランジ
スタと、前記パッドに入力端子が接続され、出力端子が
前記ＰチャネルＭＯＳトランジスタのゲートに接続され
るインバータ回路とで構成したことを特徴とする請求項
１記載の半導体装置。 - 【請求項３】 前記スイッチ回路は、前記パッドと低電
位側電源との間に接続されたＮチャネルＭＯＳトランジ
スタと、前記パッドに入力端子が接続され、出力端子が
前記ＮチャネルＭＯＳトランジスタのゲートに接続され
るインバータ回路とで構成したことを特徴とする請求項
１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7028442A JPH08220191A (ja) | 1995-02-16 | 1995-02-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7028442A JPH08220191A (ja) | 1995-02-16 | 1995-02-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08220191A true JPH08220191A (ja) | 1996-08-30 |
Family
ID=12248800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7028442A Pending JPH08220191A (ja) | 1995-02-16 | 1995-02-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08220191A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100344838B1 (ko) * | 2000-07-24 | 2002-07-20 | 주식회사 하이닉스반도체 | 본딩 옵션 회로 |
| US6603219B2 (en) | 2000-03-08 | 2003-08-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
| JP2011013877A (ja) * | 2009-07-01 | 2011-01-20 | Mitsumi Electric Co Ltd | 半導体装置 |
-
1995
- 1995-02-16 JP JP7028442A patent/JPH08220191A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603219B2 (en) | 2000-03-08 | 2003-08-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
| KR100344838B1 (ko) * | 2000-07-24 | 2002-07-20 | 주식회사 하이닉스반도체 | 본딩 옵션 회로 |
| JP2011013877A (ja) * | 2009-07-01 | 2011-01-20 | Mitsumi Electric Co Ltd | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040302 |