JPH0621324A - 半導体装置の入出力保護回路 - Google Patents
半導体装置の入出力保護回路Info
- Publication number
- JPH0621324A JPH0621324A JP4195981A JP19598192A JPH0621324A JP H0621324 A JPH0621324 A JP H0621324A JP 4195981 A JP4195981 A JP 4195981A JP 19598192 A JP19598192 A JP 19598192A JP H0621324 A JPH0621324 A JP H0621324A
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- JP
- Japan
- Prior art keywords
- input
- circuit
- voltage
- output
- output pin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 入出力ピンに所要の電圧よりも一定以上の電
圧が加わったときに半導体装置に生じるラッチアップを
防止して、半導体装置の破損を防止する入出力保護回路
を得る。 【構成】 入出力ピン1に所要の電圧(VDD)より一定
以上の電圧が印加された状態を検出する回路2と、この
検出された信号に基づいて出力バッファ9を動作させ、
トランジスタ10をONさせて入出力ピン1を低電位源
に接続する回路(AND回路)8とを備える。入出力ピ
ン電圧検出回路2は、トランジスタ3,4の電圧降下を
利用することで、入出力ピンの電圧に応じて出力レベル
が変化され、一定電圧以上のときにAND回路8をON
させる。
圧が加わったときに半導体装置に生じるラッチアップを
防止して、半導体装置の破損を防止する入出力保護回路
を得る。 【構成】 入出力ピン1に所要の電圧(VDD)より一定
以上の電圧が印加された状態を検出する回路2と、この
検出された信号に基づいて出力バッファ9を動作させ、
トランジスタ10をONさせて入出力ピン1を低電位源
に接続する回路(AND回路)8とを備える。入出力ピ
ン電圧検出回路2は、トランジスタ3,4の電圧降下を
利用することで、入出力ピンの電圧に応じて出力レベル
が変化され、一定電圧以上のときにAND回路8をON
させる。
Description
【0001】
【産業上の利用分野】本発明は半導体装置の入出力保護
回路に関し、特に入出力ピンに電源電圧(VDD電圧)よ
りも一定以上の電圧が加わることを防止して半導体装置
の内部回路の破損を防止する半導体装置の入出力保護回
路に関する。
回路に関し、特に入出力ピンに電源電圧(VDD電圧)よ
りも一定以上の電圧が加わることを防止して半導体装置
の内部回路の破損を防止する半導体装置の入出力保護回
路に関する。
【0002】
【従来の技術】従来の半導体装置の入出力保護回路とし
て図3に示す回路が利用されている。この回路は、Nch
トランジスタ10とPchトランジスタ11を直列接続し
て出力バッファ9を構成し、その接続点に入出力ピン1
を接続し、各ゲートを内部回路の出力信号線に接続して
いる。この回路では、各トランジスタで構成されるダイ
オードを利用してVDD電圧以上の電圧をリークさせ、こ
の電圧が内部回路に加えられることを防止する。
て図3に示す回路が利用されている。この回路は、Nch
トランジスタ10とPchトランジスタ11を直列接続し
て出力バッファ9を構成し、その接続点に入出力ピン1
を接続し、各ゲートを内部回路の出力信号線に接続して
いる。この回路では、各トランジスタで構成されるダイ
オードを利用してVDD電圧以上の電圧をリークさせ、こ
の電圧が内部回路に加えられることを防止する。
【0003】
【発明が解決しようとする課題】この従来の半導体装置
の入出力保護回路では、入出力ピン1にVDD電圧以上の
電圧が加わった場合に各トランジスタ10,11で構成
される保護ダイオードが動作し、入出力ピンを保護して
いるが、この保護ダイオードからリークされる電流が半
導体装置の内部回路に流れたときに、これが原因して半
導体装置にラッチアップが発生し、半導体装置を破損す
るおそれがあるという問題点があった。本発明の目的
は、半導体装置の内部回路にリーク電流が流れないよう
にした入出力保護回路を提供することにある。
の入出力保護回路では、入出力ピン1にVDD電圧以上の
電圧が加わった場合に各トランジスタ10,11で構成
される保護ダイオードが動作し、入出力ピンを保護して
いるが、この保護ダイオードからリークされる電流が半
導体装置の内部回路に流れたときに、これが原因して半
導体装置にラッチアップが発生し、半導体装置を破損す
るおそれがあるという問題点があった。本発明の目的
は、半導体装置の内部回路にリーク電流が流れないよう
にした入出力保護回路を提供することにある。
【0004】
【課題を解決するための手段】本発明は、入出力ピンに
所要の電圧より一定以上の電圧が印加された状態を検出
する回路と、この検出された信号に基づいて入出力ピン
につながる出力バッファを動作させ、入出力ピンを低電
位源に接続する回路とを備える。
所要の電圧より一定以上の電圧が印加された状態を検出
する回路と、この検出された信号に基づいて入出力ピン
につながる出力バッファを動作させ、入出力ピンを低電
位源に接続する回路とを備える。
【0005】
【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明の第1実施例の回路図である。入出力
ピン1は直列接続したNchトランジスタ10とPchトラ
ンジスタ11で構成される出力バッファ9に接続され、
Pchトランジスタ11のゲートは内部回路の出力信号線
に接続される。又、Nchトランジスタ10のゲートはA
ND回路8の出力に接続されており、このAND回路8
の一方の入力は内部回路の出力信号線に接続される。
又、AND回路8の他方の入力は、入出力ピン電圧検出
回路2を介して前記入出力ピン1に接続される。この入
出力ピン電圧検出回路2は、2つのNchトランジスタ3
と、1つのPchトランジスタ4と、インバータ6を直列
接続し、かつインバータ6の入力にプルダウン抵抗5を
接続した回路構成とされている。
る。図1は本発明の第1実施例の回路図である。入出力
ピン1は直列接続したNchトランジスタ10とPchトラ
ンジスタ11で構成される出力バッファ9に接続され、
Pchトランジスタ11のゲートは内部回路の出力信号線
に接続される。又、Nchトランジスタ10のゲートはA
ND回路8の出力に接続されており、このAND回路8
の一方の入力は内部回路の出力信号線に接続される。
又、AND回路8の他方の入力は、入出力ピン電圧検出
回路2を介して前記入出力ピン1に接続される。この入
出力ピン電圧検出回路2は、2つのNchトランジスタ3
と、1つのPchトランジスタ4と、インバータ6を直列
接続し、かつインバータ6の入力にプルダウン抵抗5を
接続した回路構成とされている。
【0006】この回路の動作を説明する。先ず入出力ピ
ン1にある値の電圧X〔v〕が加わるとする。この電圧
は入出力ピン電圧検出回路2に入力され、2つのNchト
ランジスタ3により2倍のVTn分の電圧が降下し、A点
の電圧はX−2VTN〔v〕になる。次に、Pchトランジ
スタ4にA点での電圧が入力されるが、X−2VTN≧V
DD−VTPの場合にはPchトランジスタ4はOFFとな
り、B点ではプルダウン抵抗5により論理値は“L”に
なる。逆に、X−2VTN<VDD−VTpの場合にはPchト
ランジスタ4はONとなり、B点での論理値は“H”に
なる。B点での論理値はインバータ6で反転され、C点
ではX−2VTN≧VDD−VTPの場合に論理値は“H”に
なり、X−2VTN<VDD−VTPの場合に論理値は“L”
になる。
ン1にある値の電圧X〔v〕が加わるとする。この電圧
は入出力ピン電圧検出回路2に入力され、2つのNchト
ランジスタ3により2倍のVTn分の電圧が降下し、A点
の電圧はX−2VTN〔v〕になる。次に、Pchトランジ
スタ4にA点での電圧が入力されるが、X−2VTN≧V
DD−VTPの場合にはPchトランジスタ4はOFFとな
り、B点ではプルダウン抵抗5により論理値は“L”に
なる。逆に、X−2VTN<VDD−VTpの場合にはPchト
ランジスタ4はONとなり、B点での論理値は“H”に
なる。B点での論理値はインバータ6で反転され、C点
ではX−2VTN≧VDD−VTPの場合に論理値は“H”に
なり、X−2VTN<VDD−VTPの場合に論理値は“L”
になる。
【0007】そして、このC点の信号は内部回路の出力
信号線7とAND回路8を介して、出力バッファ9のN
chトランジスタ10に伝えられる。したがって、X−2
VTN≧VDD−VTPの場合には、出力バッファ9のNchト
ランジスタ10がONになるため、入出力ピン1の電圧
が降下する。ここで仮に、VTh= 0.6v,VTP= 0.6
v,VDD= 5.0vとした場合、 5.6v以上の電圧が入出
力ピン1に加わった場合、出力バッファ9のNchトラン
ジスタ10がONになり入出力ピン1を接地側に接続さ
せ、入出力ピン1に加わる電圧を降下させる。したがっ
て、出力バッファ9を構成するトランジスタ10,11
を通して内部回路にリーク電流が流れることはなく、こ
のリーク電流が原因とされるラッチアップを防止するこ
とができ、半導体装置の破損を有効に防止することがで
きる。
信号線7とAND回路8を介して、出力バッファ9のN
chトランジスタ10に伝えられる。したがって、X−2
VTN≧VDD−VTPの場合には、出力バッファ9のNchト
ランジスタ10がONになるため、入出力ピン1の電圧
が降下する。ここで仮に、VTh= 0.6v,VTP= 0.6
v,VDD= 5.0vとした場合、 5.6v以上の電圧が入出
力ピン1に加わった場合、出力バッファ9のNchトラン
ジスタ10がONになり入出力ピン1を接地側に接続さ
せ、入出力ピン1に加わる電圧を降下させる。したがっ
て、出力バッファ9を構成するトランジスタ10,11
を通して内部回路にリーク電流が流れることはなく、こ
のリーク電流が原因とされるラッチアップを防止するこ
とができ、半導体装置の破損を有効に防止することがで
きる。
【0008】次に本発明の第2実施例を図2を参照して
説明する。ここでは、入出力ピン電圧検出回路2の出力
段にプルアップ抵抗12を接続している点が第1実施例
の回路とは相違している。この回路によれば、先ず入出
力ピン1にある値の電圧X〔v〕が加わり、この電圧が
入出力ピン電圧検出回路2に入力されると、2つのNch
トランジスタ3により2倍のVTN分の電圧が降下し、A
点での電圧はX−2VTN〔v〕になる。
説明する。ここでは、入出力ピン電圧検出回路2の出力
段にプルアップ抵抗12を接続している点が第1実施例
の回路とは相違している。この回路によれば、先ず入出
力ピン1にある値の電圧X〔v〕が加わり、この電圧が
入出力ピン電圧検出回路2に入力されると、2つのNch
トランジスタ3により2倍のVTN分の電圧が降下し、A
点での電圧はX−2VTN〔v〕になる。
【0009】次に、Pchトランジスタ4にA点での電圧
が入力されるが、X−2VTN≧VDD−VTPの場合にはP
chトランジスタ4はOFFとなり、B点ではプルダウン
抵抗5により論理値は“L”になる。逆に、X−2VTN
<VDD−VTPの場合にはPchトランジスタ4はONにな
り、B点での論理値は“H”になる。B点での論理値は
インバータ6で反転され、C点ではX−2VTN≧VDD−
VTPの場合に論理値は“H”となり、X−2VTN<VDD
−VTPの場合に論理値は“L”になる。C点ではプルア
ップ抵抗12により、“H”になる場合には第1実施例
よりも高速動作する。このC点での信号は内部回路の出
力信号線7とAND回路8を介して出力バッファ9のN
chトランジスタ10に入力される。したがって、X−2
VTN≧VDD−VTPの場合、出力バッファ9のNchトラン
ジスタ10がONになるため入出力ピン1の電圧が降下
する。
が入力されるが、X−2VTN≧VDD−VTPの場合にはP
chトランジスタ4はOFFとなり、B点ではプルダウン
抵抗5により論理値は“L”になる。逆に、X−2VTN
<VDD−VTPの場合にはPchトランジスタ4はONにな
り、B点での論理値は“H”になる。B点での論理値は
インバータ6で反転され、C点ではX−2VTN≧VDD−
VTPの場合に論理値は“H”となり、X−2VTN<VDD
−VTPの場合に論理値は“L”になる。C点ではプルア
ップ抵抗12により、“H”になる場合には第1実施例
よりも高速動作する。このC点での信号は内部回路の出
力信号線7とAND回路8を介して出力バッファ9のN
chトランジスタ10に入力される。したがって、X−2
VTN≧VDD−VTPの場合、出力バッファ9のNchトラン
ジスタ10がONになるため入出力ピン1の電圧が降下
する。
【0010】このように、この実施例では、C点にプル
アップ抵抗12を設けているので、保護回路が高速動作
することになり、第1実施例よりも半導体装置の破損防
止効果を高めることができる。この実施例においても、
VTN= 0.6v,VTP= 0.6v,VDD= 5.0vとした場合
には、 5.6v以上の電圧が入出力ピン1に加わった場合
に、出力バッファ9のNchトランジスタ10がONにな
り、入出力ピン1に加わる電圧を降下させる。
アップ抵抗12を設けているので、保護回路が高速動作
することになり、第1実施例よりも半導体装置の破損防
止効果を高めることができる。この実施例においても、
VTN= 0.6v,VTP= 0.6v,VDD= 5.0vとした場合
には、 5.6v以上の電圧が入出力ピン1に加わった場合
に、出力バッファ9のNchトランジスタ10がONにな
り、入出力ピン1に加わる電圧を降下させる。
【0011】
【発明の効果】以上説明したように本発明は、入出力ピ
ンに電源電圧より一定電圧以上の電圧が加わった場合、
出力バッファのトランジスタをONさせて入出力ピンに
加わっている電圧を降下させるので、ラッチアップの発
生を防ぎ、半導体装置の破損を防止できるという効果を
有する。
ンに電源電圧より一定電圧以上の電圧が加わった場合、
出力バッファのトランジスタをONさせて入出力ピンに
加わっている電圧を降下させるので、ラッチアップの発
生を防ぎ、半導体装置の破損を防止できるという効果を
有する。
【図1】本発明の入出力保護回路の第1実施例の回路図
である。
である。
【図2】本発明の第2実施例の回路図である。
【図3】従来の入出力保護回路の一例の回路図である。
1 入出力ピン 2 入出力ピン電圧検出回路 3 Nchトランジスタ 4 Pchトランジスタ 6 インバータ 7 出力信号線 8 AND回路 9 出力バッファ 10 Nchトランジスタ 11 Pchトランジスタ
Claims (1)
- 【請求項1】 入出力ピンを出力バッファを介して内部
回路に接続してなる半導体装置において、前記入出力ピ
ンに所要の電圧より一定以上の電圧が印加された状態を
検出する回路と、この検出された信号に基づいて前記出
力バッファを動作させ、入出力ピンを低電位源に接続す
る回路とを備えることを特徴とする半導体装置の入出力
保護回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4195981A JPH0621324A (ja) | 1992-06-30 | 1992-06-30 | 半導体装置の入出力保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4195981A JPH0621324A (ja) | 1992-06-30 | 1992-06-30 | 半導体装置の入出力保護回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0621324A true JPH0621324A (ja) | 1994-01-28 |
Family
ID=16350228
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4195981A Pending JPH0621324A (ja) | 1992-06-30 | 1992-06-30 | 半導体装置の入出力保護回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0621324A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100275328B1 (ko) * | 1997-06-30 | 2000-12-15 | 김영환 | 출력장치 |
CN105116814A (zh) * | 2015-09-28 | 2015-12-02 | 季春 | 一种编程器高速io与高压保护电路 |
-
1992
- 1992-06-30 JP JP4195981A patent/JPH0621324A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100275328B1 (ko) * | 1997-06-30 | 2000-12-15 | 김영환 | 출력장치 |
CN105116814A (zh) * | 2015-09-28 | 2015-12-02 | 季春 | 一种编程器高速io与高压保护电路 |
CN105116814B (zh) * | 2015-09-28 | 2017-11-10 | 季春 | 一种编程器高速io与高压保护电路 |
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