JPH0743674B2 - 部分良好なメモリ・モジユールを用いたメモリ・ユニツト及びその形成方法 - Google Patents
部分良好なメモリ・モジユールを用いたメモリ・ユニツト及びその形成方法Info
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- JPH0743674B2 JPH0743674B2 JP2114932A JP11493290A JPH0743674B2 JP H0743674 B2 JPH0743674 B2 JP H0743674B2 JP 2114932 A JP2114932 A JP 2114932A JP 11493290 A JP11493290 A JP 11493290A JP H0743674 B2 JPH0743674 B2 JP H0743674B2
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- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0286—Programmable, customizable or modifiable circuits
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 A.産業上の利用分野 本発明はコンピユータ・メモリに関し、更に詳細にいえ
ば、使用可能な部分のロケーションがわかつている複数
の部分的に良好なメモリ・モジユールから所定の記憶容
量のメモリ・ユニツトを構成する技術に関する。
ば、使用可能な部分のロケーションがわかつている複数
の部分的に良好なメモリ・モジユールから所定の記憶容
量のメモリ・ユニツトを構成する技術に関する。
B.従来の技術 欠陥のあるメモリ・モジユールを廃棄することに伴う無
駄を少なくするため、部分的に良好なメモリ・モジユー
ルを使用することが望ましい。部分的に欠陥のあるメモ
リ・モジユールを利用する通常の伝統的なやり方は、欠
陥領域を回避するように代替アドレス指定を行なうもの
である。この種の従来技術の1つは米国特許第3845476
号に示されている。
駄を少なくするため、部分的に良好なメモリ・モジユー
ルを使用することが望ましい。部分的に欠陥のあるメモ
リ・モジユールを利用する通常の伝統的なやり方は、欠
陥領域を回避するように代替アドレス指定を行なうもの
である。この種の従来技術の1つは米国特許第3845476
号に示されている。
従来技術においては、部分欠陥のあるメモリ・モジユー
ルにおける良好なメモリ部分の容量構成を予じめ決める
ことが知られている。この特徴はIBMテクニカル・デイ
スクロージヤ・ブレテイン(IBM Technical Disclosure
Bulletin)、Vol.21、No.9、1979年2月号、第3582頁
に示されている。この文献では、部分欠陥のあるメモリ
・チツプを10のカテゴリ、即ち、メモリ・チツプの7/8
が良好な8種類のチツプ及びチツプの半分が良好な2種
類のチツプに分類している。これらのチツプは、すべて
が良好な4つのメモリ・チツプを有するメモリ・ユニツ
トと論理的に等価なメモリ・ユニツトをつくるように組
合わされる。
ルにおける良好なメモリ部分の容量構成を予じめ決める
ことが知られている。この特徴はIBMテクニカル・デイ
スクロージヤ・ブレテイン(IBM Technical Disclosure
Bulletin)、Vol.21、No.9、1979年2月号、第3582頁
に示されている。この文献では、部分欠陥のあるメモリ
・チツプを10のカテゴリ、即ち、メモリ・チツプの7/8
が良好な8種類のチツプ及びチツプの半分が良好な2種
類のチツプに分類している。これらのチツプは、すべて
が良好な4つのメモリ・チツプを有するメモリ・ユニツ
トと論理的に等価なメモリ・ユニツトをつくるように組
合わされる。
クリユーゲル(Kruggel)によるIBM Technical Disclos
ure Bulletin,Vol.1,No.1、1985年6月号、第10頁の論
文は、良好なメモリ回路を特定の識別されたI/Oパツド
に接続するようにする変更可能なステアリング装置を示
している。従つて良好な回路を同じ数だけ有するすべて
のチツプは、欠陥の物理的ロケーシヨンの違いに関係な
く単一のパーツ・ナンバを割当てられる。
ure Bulletin,Vol.1,No.1、1985年6月号、第10頁の論
文は、良好なメモリ回路を特定の識別されたI/Oパツド
に接続するようにする変更可能なステアリング装置を示
している。従つて良好な回路を同じ数だけ有するすべて
のチツプは、欠陥の物理的ロケーシヨンの違いに関係な
く単一のパーツ・ナンバを割当てられる。
クリユーゲルの論文は部分的に良好なチツプのユニツト
・ピンとチツプ回路との間のI/O接続を交換できること
を示している。データI/O回路の1つは、欠陥が見つか
るかも知れないチツプ回路に対する置換回路として指定
される。良好な回路は、ヒユーズをとばすことによつて
又はレーザ技法によつて、欠陥が見つかつた回路に予定
されていたI/Oパツドに接続される。しかしこの技術で
は、部分良好なチツプは同じ数の欠陥セクシヨンを持つ
必要があり、適応性に乏しい。
・ピンとチツプ回路との間のI/O接続を交換できること
を示している。データI/O回路の1つは、欠陥が見つか
るかも知れないチツプ回路に対する置換回路として指定
される。良好な回路は、ヒユーズをとばすことによつて
又はレーザ技法によつて、欠陥が見つかつた回路に予定
されていたI/Oパツドに接続される。しかしこの技術で
は、部分良好なチツプは同じ数の欠陥セクシヨンを持つ
必要があり、適応性に乏しい。
メモリの製造では、部分的に欠陥のあるメモリ・モジユ
ールを用いて所定の寸法又は合計容量を有するメモリ・
ユニツトをつくることができるのが望ましい。メモリ・
モジユールを製造する過程では、欠陥ビツトの構成を予
測することは難しい。ある欠陥はウエハ・レベルで生
じ、他の欠陥はモジユール製造後に現われる。所与のウ
エハ製造工程で得られる使用可能なビツト構成を正確に
予測することは困難であり、プロセス・パラメータのわ
ずかな変動でも、部分的に良好なビツト構成に大きな差
異をもたらす。このような部分欠陥のあるモジユールは
しばしば廃棄される。
ールを用いて所定の寸法又は合計容量を有するメモリ・
ユニツトをつくることができるのが望ましい。メモリ・
モジユールを製造する過程では、欠陥ビツトの構成を予
測することは難しい。ある欠陥はウエハ・レベルで生
じ、他の欠陥はモジユール製造後に現われる。所与のウ
エハ製造工程で得られる使用可能なビツト構成を正確に
予測することは困難であり、プロセス・パラメータのわ
ずかな変動でも、部分的に良好なビツト構成に大きな差
異をもたらす。このような部分欠陥のあるモジユールは
しばしば廃棄される。
部分欠陥のあるメモリ・モジユールを用いてメモリ・ユ
ニツトをつくるときは、プリント回路基板にメモリ・モ
ジユールを装着する必要がある。しかし、起りうるすべ
ての良好なビツト構成に備えるためには、部分良好なモ
ジユールの様々な起こりうる組合せに適応できるように
所定の回路配線パターンを形成した非常に多数の基板を
用意しておく必要がある。
ニツトをつくるときは、プリント回路基板にメモリ・モ
ジユールを装着する必要がある。しかし、起りうるすべ
ての良好なビツト構成に備えるためには、部分良好なモ
ジユールの様々な起こりうる組合せに適応できるように
所定の回路配線パターンを形成した非常に多数の基板を
用意しておく必要がある。
C.発明が解決しようとする問題点 従つて本発明の目的は、部分的に良好なメモリ・モジユ
ールを用いて所定のメモリ容量のメモリ・ユニツトを構
成するための効率的且つ経済的な技術を提供することで
ある。
ールを用いて所定のメモリ容量のメモリ・ユニツトを構
成するための効率的且つ経済的な技術を提供することで
ある。
D.課題を解決するための手段 本発明は、部分良好なメモリ・モジユールの組合せから
所定の記憶容量のコンピユータ・メモリ・ユニツトを構
成するのに単一のプリント配線パターンを使用するもの
であり、これは、各メモリ・モジュールの適正な即ち良
好なデータ・セクションのデータ出力(ビット線)を、
配線パターンの中に形成されたメモリ・ユニツト出力線
へ接続するための手段を設けることによつて達成され
る。この接続手段はその所定の良好なビツト線の各々に
対する短絡ジヤンパの形をとることができる。
所定の記憶容量のコンピユータ・メモリ・ユニツトを構
成するのに単一のプリント配線パターンを使用するもの
であり、これは、各メモリ・モジュールの適正な即ち良
好なデータ・セクションのデータ出力(ビット線)を、
配線パターンの中に形成されたメモリ・ユニツト出力線
へ接続するための手段を設けることによつて達成され
る。この接続手段はその所定の良好なビツト線の各々に
対する短絡ジヤンパの形をとることができる。
本発明は、部分良好なメモリ・モジユールの組合せの選
択に自在性を有し、しかも大量生産の環境で生じうる部
分良好なメモリ・モジユールの多数の組合せに対処する
のに単一の共通の配線パターンを有するプリント回路基
板を必要とするだけである。
択に自在性を有し、しかも大量生産の環境で生じうる部
分良好なメモリ・モジユールの多数の組合せに対処する
のに単一の共通の配線パターンを有するプリント回路基
板を必要とするだけである。
実際には、本発明は表面装着メモリ・モジユールのため
に1つの配線パターンを用い、ピン・スルー・ホール・
メモリ・モジユールのためにもう1つの配線パターンを
用いて実施することができる。
に1つの配線パターンを用い、ピン・スルー・ホール・
メモリ・モジユールのためにもう1つの配線パターンを
用いて実施することができる。
E.実施例 次に図面を参照して説明するが、この実施例では、少な
くとも1つが部分良好な複数個のメモリ・モジユールか
ら所定の記憶容量のシングル・イン・ライン・メモリ・
ユニツト(SIMM)を作るものとしている。
くとも1つが部分良好な複数個のメモリ・モジユールか
ら所定の記憶容量のシングル・イン・ライン・メモリ・
ユニツト(SIMM)を作るものとしている。
第4図において、メモリ・ユニツト10は複数(m個)の
個々のメモリ・モジユール12a、12b…12mからなるもの
として示されている。各メモリ・モジユール12a…12mは
i個のデータ・セクションを有し、そのうちの少なくと
も1つは良好で使用可能なメモリ容量部分を現わしてい
る。
個々のメモリ・モジユール12a、12b…12mからなるもの
として示されている。各メモリ・モジユール12a…12mは
i個のデータ・セクションを有し、そのうちの少なくと
も1つは良好で使用可能なメモリ容量部分を現わしてい
る。
各メモリ・モジユール12a…12mは簡明化のために簡略し
て示されているが、例えば、4つの256Kビツト出力を有
する256K×4ビツト装置のような複雑な多次元のマトリ
クス・メモリ装置であることは理解されよう。この場合
は、i=4に相当し、4つのデータ・セクシヨンを有す
ることになる。
て示されているが、例えば、4つの256Kビツト出力を有
する256K×4ビツト装置のような複雑な多次元のマトリ
クス・メモリ装置であることは理解されよう。この場合
は、i=4に相当し、4つのデータ・セクシヨンを有す
ることになる。
第4図に示されるように、メモリ・ユニツト10からはn
個までのデータ出力線を取出すことができる。各メモリ
・モジユールはn個のデータ出力のうちの0〜iを与え
る。但し、iはnよりも小さい。しかし各メモリ・モジ
ュールのすべてのデータ・セクションのロケーションを
使う必要はない。
個までのデータ出力線を取出すことができる。各メモリ
・モジユールはn個のデータ出力のうちの0〜iを与え
る。但し、iはnよりも小さい。しかし各メモリ・モジ
ュールのすべてのデータ・セクションのロケーションを
使う必要はない。
本発明は複数のデータ・セクション1〜iを有する個々
のメモリ・モジユール12a…12mを使用するが、良好なデ
ータ・セクションの数は各メモリ・モジユールで同一で
ある必要はない。
のメモリ・モジユール12a…12mを使用するが、良好なデ
ータ・セクションの数は各メモリ・モジユールで同一で
ある必要はない。
第1図及び第3図に示した本発明の特定の例示実施例で
は、メモリ・ユニツトの合計容量は256K×9ビツトとし
て設計されている。各メモリ・モジユールは256K×4ビ
ツトのマトリクス・メモリである。製造期間に、メモリ
・モジユール中のチツプが欠陥になり、メモリ・モジユ
ールが部分的にしか良好でなくなることが起こりうる。
欠陥データ・セクシヨンのロケーシヨンに基いてメモリ
・モジユールを分類することは周知である。本発明で
は、対象とする部分良好なモジユールは256K×2ビツト
及び256K×3ビツトのものである。選択的事項ではある
が、256K×1ビツトの容量を有する部分良好なモジユー
ルは使用されない。同様に、すべてが良好なモジユール
は使用しうるが、選択的事項として、ここでは用いない
ことにする。
は、メモリ・ユニツトの合計容量は256K×9ビツトとし
て設計されている。各メモリ・モジユールは256K×4ビ
ツトのマトリクス・メモリである。製造期間に、メモリ
・モジユール中のチツプが欠陥になり、メモリ・モジユ
ールが部分的にしか良好でなくなることが起こりうる。
欠陥データ・セクシヨンのロケーシヨンに基いてメモリ
・モジユールを分類することは周知である。本発明で
は、対象とする部分良好なモジユールは256K×2ビツト
及び256K×3ビツトのものである。選択的事項ではある
が、256K×1ビツトの容量を有する部分良好なモジユー
ルは使用されない。同様に、すべてが良好なモジユール
は使用しうるが、選択的事項として、ここでは用いない
ことにする。
この例における部分良好なビツト構成の最悪の場合につ
いて分析してみると、8000以上の配線パターンが必要に
なる。即ち、必要な256K×9ビツトの容量を有するメモ
リ・ユニツトをつくるのに用いられる部分良好なモジユ
ールの様々な組合せに適応するためには、別々に設計さ
れた8000種類以上の基板が必要になる。もし部分良好な
モジユールのタイプ及び数が制限されるならば、個別の
配線パターンの数は著しく減少できる。例えば、後述す
るように、すべてが同じ欠陥ビツト・ロケーシヨンを有
する3/4良好なモジユールを3個、又はすべてが同じ欠
陥ビツト・ロケーシヨンを有する1/2良好なモジユール
を5個、又は3/4良好なモジユール1個とすべてが同じ
欠陥ビツト・ロケーシヨンを有する1/2良好なモジユー
ル3個の組合せを用いるならば(3つのタイプの部分良
好なメモリ・モジユール構成)、34個の別々の基板配線
パターンが必要になり、かなり減少できるが、いぜんと
して数が多い。大量生産において多種類の在庫を保有し
なければならないことは明らかに好ましくない。
いて分析してみると、8000以上の配線パターンが必要に
なる。即ち、必要な256K×9ビツトの容量を有するメモ
リ・ユニツトをつくるのに用いられる部分良好なモジユ
ールの様々な組合せに適応するためには、別々に設計さ
れた8000種類以上の基板が必要になる。もし部分良好な
モジユールのタイプ及び数が制限されるならば、個別の
配線パターンの数は著しく減少できる。例えば、後述す
るように、すべてが同じ欠陥ビツト・ロケーシヨンを有
する3/4良好なモジユールを3個、又はすべてが同じ欠
陥ビツト・ロケーシヨンを有する1/2良好なモジユール
を5個、又は3/4良好なモジユール1個とすべてが同じ
欠陥ビツト・ロケーシヨンを有する1/2良好なモジユー
ル3個の組合せを用いるならば(3つのタイプの部分良
好なメモリ・モジユール構成)、34個の別々の基板配線
パターンが必要になり、かなり減少できるが、いぜんと
して数が多い。大量生産において多種類の在庫を保有し
なければならないことは明らかに好ましくない。
本発明によれば、一定の制限はあるが、基板上の単一の
配線パターンによつて、部分良好なメモリ・モジユール
の任意の組合せから所定の記憶容量のメモリ・ユニツト
をつくることができる。
配線パターンによつて、部分良好なメモリ・モジユール
の任意の組合せから所定の記憶容量のメモリ・ユニツト
をつくることができる。
第1図において、アドレス及び制御情報はバス20により
メモリ・モジユール装着用のメモリ・ユニツト基板18に
入る。バス20上の情報はメモリ・ユニツト基板18上の5
つの可能なメモリ・モジユール位置の各々に分配され
る。メモリ・ユニツト基板18上のメモリ・モジユール位
置30、32、34、36、38は、予定された1組の部分良好な
メモリ・モジユールのうちの任意のものを受取るように
なつている。メモリ・ユニツト基板18上には周知の手段
によつて適当なプリント回路が設けられ、位置30、32、
34、36、38のメモリ・モジユールからの最大4つ(第4
図ではi個)のデータ出力を、メモリ・ユニツト基板18
のデータ出力線D0〜D8と接続するようになっている。
メモリ・モジユール装着用のメモリ・ユニツト基板18に
入る。バス20上の情報はメモリ・ユニツト基板18上の5
つの可能なメモリ・モジユール位置の各々に分配され
る。メモリ・ユニツト基板18上のメモリ・モジユール位
置30、32、34、36、38は、予定された1組の部分良好な
メモリ・モジユールのうちの任意のものを受取るように
なつている。メモリ・ユニツト基板18上には周知の手段
によつて適当なプリント回路が設けられ、位置30、32、
34、36、38のメモリ・モジユールからの最大4つ(第4
図ではi個)のデータ出力を、メモリ・ユニツト基板18
のデータ出力線D0〜D8と接続するようになっている。
本発明に従つて、位置30〜38のメモリ・モジユールから
のデータ出力とメモリ・ユニツト基板18のデータ出力線
D0〜D8との間には、複数の代替導電路が存在す。個々の
接続はR1〜R33として示されている33個のジヤンパ素子
位置によつて行なわれる。接続箇所R1〜R33の選択はメ
モリ・モジユール位置30〜38に配置される部分良好なメ
モリ・モジユールの特定の組合せに応じて行なわれる。
実際に設けられるジヤンパ素子の数はメモリ・ユニツト
からのデータ出力の数に対応する。
のデータ出力とメモリ・ユニツト基板18のデータ出力線
D0〜D8との間には、複数の代替導電路が存在す。個々の
接続はR1〜R33として示されている33個のジヤンパ素子
位置によつて行なわれる。接続箇所R1〜R33の選択はメ
モリ・モジユール位置30〜38に配置される部分良好なメ
モリ・モジユールの特定の組合せに応じて行なわれる。
実際に設けられるジヤンパ素子の数はメモリ・ユニツト
からのデータ出力の数に対応する。
本発明をどのように実施するかは、部分良好なモジユー
ルの組合せの数の点から現実的に設計者の選択によつて
決められる。例えば、すべての許容可能な組合せ構成を
示す、第2図のような表をつくることができる。
ルの組合せの数の点から現実的に設計者の選択によつて
決められる。例えば、すべての許容可能な組合せ構成を
示す、第2図のような表をつくることができる。
前に述べたように、256K×9ビツトのメモリ・ユニツト
をつくるための部分良好なモジユールの例示組合せ構成
として3つのカテゴリを選択した。第1のカテリゴは、
3つの3/4良好なモジユールを用いて256K×9ビツトを
つくる場合であり、第2のカテリゴは3つの1/2良好な
モジユール及び1つの3/4良好なモジユールを用いて256
K×9ビツトをつくる場合であり、第3のカテリゴは5
つの1/2良好なモジユールを用いる場合である。この第
3のタイプの組合せは全部で10ビツトを与えることがで
きる。
をつくるための部分良好なモジユールの例示組合せ構成
として3つのカテゴリを選択した。第1のカテリゴは、
3つの3/4良好なモジユールを用いて256K×9ビツトを
つくる場合であり、第2のカテリゴは3つの1/2良好な
モジユール及び1つの3/4良好なモジユールを用いて256
K×9ビツトをつくる場合であり、第3のカテリゴは5
つの1/2良好なモジユールを用いる場合である。この第
3のタイプの組合せは全部で10ビツトを与えることがで
きる。
第2図においては、下表に示すように、起りうる部分良
好なメモリ・モジユール・タイプのうちの10種類が選択
されている。全データ・セクシヨンが良好なモジユール
又は1つのデータ・セクションのみが良好なモジユール
は含まれていない。
好なメモリ・モジユール・タイプのうちの10種類が選択
されている。全データ・セクシヨンが良好なモジユール
又は1つのデータ・セクションのみが良好なモジユール
は含まれていない。
最初の4つのタイプは様々な3/4良好なメモリ・モジユ
ール構成である。タイプ5〜10は1/2良好なメモリ・モ
ジユール構成を示している。
ール構成である。タイプ5〜10は1/2良好なメモリ・モ
ジユール構成を示している。
10種類の部分良好なモジユール・タイプでは、第2図に
示されているように34個の組合せが存在する。第2図の
最初の5列の値は、構成のタイプに従つて、どのモジユ
ール・タイプがメモリ・ユニツト基板のどのモジユール
位置(第2図の30〜38)に置かれるべきであるかを示し
ている。
示されているように34個の組合せが存在する。第2図の
最初の5列の値は、構成のタイプに従つて、どのモジユ
ール・タイプがメモリ・ユニツト基板のどのモジユール
位置(第2図の30〜38)に置かれるべきであるかを示し
ている。
組合せ1〜4は3/4良好なモジユールを用い、各組合せ
では同じタイプのモジユールが用いられている。組合せ
5〜28は夫々1つの3/4良好なモジユール・タイプと3
つの同じタイプの1/2良好なモジユールを用いている。
最後に、組合せ29〜34は5つの同じタイプの1/2良好な
モジユールを用いている。この組合せは、現実的な範囲
内で部分良好なモジユールを有効に利用するという観点
で選択された。
では同じタイプのモジユールが用いられている。組合せ
5〜28は夫々1つの3/4良好なモジユール・タイプと3
つの同じタイプの1/2良好なモジユールを用いている。
最後に、組合せ29〜34は5つの同じタイプの1/2良好な
モジユールを用いている。この組合せは、現実的な範囲
内で部分良好なモジユールを有効に利用するという観点
で選択された。
ジヤンパ素子毎に与えられている第2図の残りの9列
は、必要な合計記憶容量を有するユニツトをつくる時
に、部分良好なメモリ・モジユールの34種の組合せの各
々に対してどのようなジヤンパ接続をすればよいかを示
している。明らかに、第2図の項目数は、部分良好なメ
モリ・モジユール構成の組合せを変えたり、それらの寸
法を変えたり、あるいは構成しようとするメモリ・ユニ
ツトの容量を変えたりしたときはもつと増やすことがで
きる。しかしながら夫々の場合、その関係は次によつて
支配される。
は、必要な合計記憶容量を有するユニツトをつくる時
に、部分良好なメモリ・モジユールの34種の組合せの各
々に対してどのようなジヤンパ接続をすればよいかを示
している。明らかに、第2図の項目数は、部分良好なメ
モリ・モジユール構成の組合せを変えたり、それらの寸
法を変えたり、あるいは構成しようとするメモリ・ユニ
ツトの容量を変えたりしたときはもつと増やすことがで
きる。しかしながら夫々の場合、その関係は次によつて
支配される。
つくられるべきメモリ・ユニツトからのデータ出力線の
所望の数をnとし、モジユール当りの良好なデータ・セ
クシヨンの数がkで各モジユールが最大i個の良好なデ
ータ・セクションを持つことができ(1ki)、メ
モリ・モジユールの数をmとしたときは、〔n/iよりも
大きな最小の整数〕mnとなる。
所望の数をnとし、モジユール当りの良好なデータ・セ
クシヨンの数がkで各モジユールが最大i個の良好なデ
ータ・セクションを持つことができ(1ki)、メ
モリ・モジユールの数をmとしたときは、〔n/iよりも
大きな最小の整数〕mnとなる。
第3図の例では位置30、32、34に対して選ばれた部分良
好なメモリ・モジユールは夫々1/2良好であり、データ
・セクション1及び2を不良データ・セクシヨンとして
有する。モジユール位置36は用いられず、位置38のモジ
ユールは1つの不良データ・セクシヨンを有する。文字
“B"は不良モジユール・データ・セクシヨンを表わし、
“G"は良好なモジユール・データ・セクシヨンを示して
いる。これは第2図の組合せ22に対応する。
好なメモリ・モジユールは夫々1/2良好であり、データ
・セクション1及び2を不良データ・セクシヨンとして
有する。モジユール位置36は用いられず、位置38のモジ
ユールは1つの不良データ・セクシヨンを有する。文字
“B"は不良モジユール・データ・セクシヨンを表わし、
“G"は良好なモジユール・データ・セクシヨンを示して
いる。これは第2図の組合せ22に対応する。
ジヤンパ素子位置R3、R6、R11、R14、R18、R22、R24、R
26、R30及びR33は第2図のテーブルを用いて選択された
接続点である。良好な実施例では表面装置抵抗であるジ
ヤンパ素子を上記の位置に配置した後は、データ出力
は、メモリ・ユニツト18の出力D0及びD1では位置30のモ
ジユールによつて、出力D2及びD3では位置32のモジユー
ルによつて、出力D4及びD5では位置34のモジユールによ
つて、出力D6、D7及びD8では位置38のモジユールによつ
て与えられる。
26、R30及びR33は第2図のテーブルを用いて選択された
接続点である。良好な実施例では表面装置抵抗であるジ
ヤンパ素子を上記の位置に配置した後は、データ出力
は、メモリ・ユニツト18の出力D0及びD1では位置30のモ
ジユールによつて、出力D2及びD3では位置32のモジユー
ルによつて、出力D4及びD5では位置34のモジユールによ
つて、出力D6、D7及びD8では位置38のモジユールによつ
て与えられる。
ここでは、特定の実施例について説明したが、実際に
は、様々な種類のメモリ・モジユールに適応させるには
複数の配線パターンが必要になることは理解されよう。
例えば、同じ容量のメモリ・モジユールは表面装着型部
品としてもピン・スルー・ホール型部品としても製造で
きる。本発明の原理はその場合でも適用できる。
は、様々な種類のメモリ・モジユールに適応させるには
複数の配線パターンが必要になることは理解されよう。
例えば、同じ容量のメモリ・モジユールは表面装着型部
品としてもピン・スルー・ホール型部品としても製造で
きる。本発明の原理はその場合でも適用できる。
この例において、もし位置30、32、34、36、38に配置さ
れるメモリ・モジユールがピン・スルー・ホール型モジ
ユールであれば、プログラミング・ジヤンパ接続R1〜R3
3は基板のバイア・ホールを用いる裏側の配線によつて
行われる。同様に、メモリ・モジユールが表面装着型で
あれば、プログラミング・ジヤンパ接続はメモリ・ユニ
ツト基板18の同じ表面上の線間で行なわれる。
れるメモリ・モジユールがピン・スルー・ホール型モジ
ユールであれば、プログラミング・ジヤンパ接続R1〜R3
3は基板のバイア・ホールを用いる裏側の配線によつて
行われる。同様に、メモリ・モジユールが表面装着型で
あれば、プログラミング・ジヤンパ接続はメモリ・ユニ
ツト基板18の同じ表面上の線間で行なわれる。
本発明は通常の大量生産技法で実施でき、また、部分良
好なメモリ・モジユールを効果的に利用できるだけでな
く、単一の基板配線パターンを用いてメモリ・ユニツト
を構成でき、在庫を減らせるから、大きなコスト節減を
達成できる。
好なメモリ・モジユールを効果的に利用できるだけでな
く、単一の基板配線パターンを用いてメモリ・ユニツト
を構成でき、在庫を減らせるから、大きなコスト節減を
達成できる。
第1図及び第3図は配線パターンにわずか2個のジヤン
パ素子位置を追加するだけで、全部良好なメモリ・モジ
ユールを含む組合せを実現することができる。具体的に
いうと、モジユール位置30のデータ出力線4をメモリ・
ユニツトのデータ出力D3に接続するジヤンパ素子位置
と、モジユール位置38のデータ出力線1をメモリ・ユニ
ツトのデータ出力D5に接続するジヤンパ素子位置とを設
けることにより、位置30及び38において全部良好なモジ
ユールを使用することができる。これらの2つのジヤン
パ素子位置の追加により、第2図のような組合せが更に
30組与えられる。
パ素子位置を追加するだけで、全部良好なメモリ・モジ
ユールを含む組合せを実現することができる。具体的に
いうと、モジユール位置30のデータ出力線4をメモリ・
ユニツトのデータ出力D3に接続するジヤンパ素子位置
と、モジユール位置38のデータ出力線1をメモリ・ユニ
ツトのデータ出力D5に接続するジヤンパ素子位置とを設
けることにより、位置30及び38において全部良好なモジ
ユールを使用することができる。これらの2つのジヤン
パ素子位置の追加により、第2図のような組合せが更に
30組与えられる。
第1図は本発明に従うメモリ・ユニツトの概略配線図で
ある。 第2A図及び第2B図はジヤンパ接続位置を示した図表であ
る。 第3図は本発明に従つてジヤンパ接続されたメモリ・ユ
ニツトを示す図である。 第4図はメモリ・ユニツトの例示図である。 10……メモリ・ユニツト、12a〜12m……メモリ・モジユ
ール、18……メモリ・ユニツト基板、20……バス、32〜
38……メモリ・モジユール位置、D0〜D8……データ出力
線。
ある。 第2A図及び第2B図はジヤンパ接続位置を示した図表であ
る。 第3図は本発明に従つてジヤンパ接続されたメモリ・ユ
ニツトを示す図である。 第4図はメモリ・ユニツトの例示図である。 10……メモリ・ユニツト、12a〜12m……メモリ・モジユ
ール、18……メモリ・ユニツト基板、20……バス、32〜
38……メモリ・モジユール位置、D0〜D8……データ出力
線。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭53−34430(JP,A) 特開 昭63−142599(JP,A) 特開 昭57−60597(JP,A) 特開 昭51−146128(JP,A)
Claims (3)
- 【請求項1】所定の合計記憶容量及び複数のデータ出力
を与えるように、それぞれが互いに等しい公称記憶容量
を有し且つそれぞれの使用可能なデータ・セクションの
数及びロケーションが判明している、複数の部分良好な
メモリ・モジュールから構成されるメモリ・ユニットに
して、 それぞれの良好なデータ・セクションの記憶容量を合計
した値が少なくとも前記所定の合計記憶容量に等しい、
複数の部分良好なメモリ・モジュールをそれぞれのメモ
リ・モジュール受け取り位置に受取るようになってお
り、上記各受け取り位置の各データ・セクション接続部
にそれぞれ接続され且つ上記メモリ・ユニットの上記デ
ータ出力よりも多数のメモリ・モジュール・データ出力
線を含む、共通の配線パターンを有するプリント回路基
板と、 上記各メモリ・モジュールの良好な各データ・セクショ
ンからの上記メモリ・モジュール出力線を上記メモリ・
ユニットの上記データ出力の所定のものに接続するよう
に、上記メモリ・ユニットの最終組立の間に上記プリン
ト回路基板上に選択的に配置可能な、上記メモリ・ユニ
ットの上記データ出力と同数のジャンパ素子とを有する
ことを特徴とするメモリ・ユニット。 - 【請求項2】所定の合計記憶容量を有するメモリ・ユニ
ットを形成する方法にして、 複数のメモリ・ユニット・データ出力、それぞれが複数
のメモリ・モジュール・データ出力線を有する複数のメ
モリ・モジュール受取り位置、及び上記メモリ・ユニッ
ト・データ出力と上記メモリ・モジュール・データ出力
線との間の不完全な代替導電路を含む、共通の配線パタ
ーンを有するプリント回路基板を設け、 少なくとも上記所定の合計記憶容量に等しくなるよう
に、それぞれの良好なデータ・セクションの数及びロケ
ーションに基づいて選択された、複数の部分良好なメモ
リ・モジュールを上記メモリ・モジュール受取り位置に
それぞれ配置し、 上記良好なデータ・セクションからのメモリ・モジュー
ル・データ出力線と上記メモリ・ユニット・データ出力
との間の上記代替導電路を選択的に完成させることを含
む、メモリ・ユニットの形成方法。 - 【請求項3】それぞれがi個のデータ・セクションを有
し且つそれぞれの公称記憶容量がC×iに等しいm個の
部分良好なメモリ・モジュールから、合計記憶容量がC
×nに等しいメモリ・ユニットを形成する方法にして
(但し、i、C、m及びnは正の整数であり、(n/iよ
りも大きな最小の整数)≦m≦nなる関係が成立す
る)、 (a) 複数の上記部分良好なメモリ・モジュールを、
それぞれの使用可能なデータ・セクションの数及びロケ
ーションに基づいて分類し、 (b) n個のメモリ・ユニット出力、m個のメモリ・
モジュール受け取り位置、当該各メモリ・モジュール受
け取り位置からのi個のデータ出力、及び上記データ出
力の各々を1つ以上の上記メモリ・ユニット出力へ接続
可能な複数の接続箇所を含む、共通の配線パターンを有
する基板を設け、 (c) 上記分類された複数の部分良好なメモリ・モジ
ュールのうち、m個以下の部分良好なメモリ・モジュー
ルをその合計記憶容量がC×n以上となるように選択し
て複数の組み合わせを形成するとともに、当該複数の組
み合わせをn個の上記接続箇所と相関するためのテーブ
ルを構成し、 (d) 上記テーブルから上記m個以下の部分良好なメ
モリ・モジュールの1つの組み合わせを選択し、 (e) 上記1つの組み合わせを形成するm個以下の部
分良好なメモリ・モジュールを上記基板上の上記メモリ
・モジュール受け取り位置にそれぞれ装着し、 (f) 上記n個のユニット出力と(m×i)に等しい
上記データ出力のうちn個のサブセットとの間の結線
を、n個の上記接続箇所で完成することを含む、メモリ
・ユニットの形成方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/345,323 US5051994A (en) | 1989-04-28 | 1989-04-28 | Computer memory module |
US345323 | 1989-04-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02300952A JPH02300952A (ja) | 1990-12-13 |
JPH0743674B2 true JPH0743674B2 (ja) | 1995-05-15 |
Family
ID=23354572
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2114932A Expired - Lifetime JPH0743674B2 (ja) | 1989-04-28 | 1990-04-28 | 部分良好なメモリ・モジユールを用いたメモリ・ユニツト及びその形成方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5051994A (ja) |
EP (1) | EP0395612A3 (ja) |
JP (1) | JPH0743674B2 (ja) |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69024086T2 (de) | 1989-04-13 | 1996-06-20 | Sundisk Corp | EEprom-System mit Blocklöschung |
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US5270964A (en) * | 1992-05-19 | 1993-12-14 | Sun Microsystems, Inc. | Single in-line memory module |
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US7269765B1 (en) * | 2000-04-13 | 2007-09-11 | Micron Technology, Inc. | Method and apparatus for storing failing part locations in a module |
RU2637462C1 (ru) * | 2016-08-01 | 2017-12-04 | федеральное государственное бюджетное образовательное учреждение высшего образования "Пермский национальный исследовательский политехнический университет" | Программируемое логическое устройство |
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-
1989
- 1989-04-28 US US07/345,323 patent/US5051994A/en not_active Expired - Fee Related
-
1990
- 1990-04-24 EP EP19900850152 patent/EP0395612A3/en not_active Withdrawn
- 1990-04-28 JP JP2114932A patent/JPH0743674B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH02300952A (ja) | 1990-12-13 |
EP0395612A2 (en) | 1990-10-31 |
US5051994A (en) | 1991-09-24 |
EP0395612A3 (en) | 1991-09-25 |
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