JPS61288244A - メモリ障害修復方式 - Google Patents
メモリ障害修復方式Info
- Publication number
- JPS61288244A JPS61288244A JP13104285A JP13104285A JPS61288244A JP S61288244 A JPS61288244 A JP S61288244A JP 13104285 A JP13104285 A JP 13104285A JP 13104285 A JP13104285 A JP 13104285A JP S61288244 A JPS61288244 A JP S61288244A
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- JP
- Japan
- Prior art keywords
- memory module
- bit
- chip
- hole
- module chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数個のメモリモジュールチップを高密度実装したプリ
ントボードで、各メモリモジュールチップの引出し線パ
ターンをスルーホールを介して夫々対応するパターンに
接続する構成を取ることにより簡単に障害の起きたビッ
ト素子を修復する。
ントボードで、各メモリモジュールチップの引出し線パ
ターンをスルーホールを介して夫々対応するパターンに
接続する構成を取ることにより簡単に障害の起きたビッ
ト素子を修復する。
電子計算機、又は通信装置等に於いて、複数個のメモリ
モジュールチップを高密度実装したプリントボードを使
用する場合で、前記メモリモジュールチップに予備のビ
ットが有る場合に此の予備のビットを有効に利用する方
法に関するものである。
モジュールチップを高密度実装したプリントボードを使
用する場合で、前記メモリモジュールチップに予備のビ
ットが有る場合に此の予備のビットを有効に利用する方
法に関するものである。
従来比の様なメモリモジュールチップを使用する場合共
の使用ビットに余りが出ても従来は此れを放置して利用
していないのが普通であり、不経済であった。
の使用ビットに余りが出ても従来は此れを放置して利用
していないのが普通であり、不経済であった。
従来電子計算機、又は通信機等の各種装置に於いて、其
の信頼性を向上させるためＥＣＣコードを使用すること
が多い。
の信頼性を向上させるためＥＣＣコードを使用すること
が多い。
ＥＣＣコードは所謂エラー訂正コードと呼ばれるもので
、通常２バイトにＥＣＣビットとして６ビツト（ＣＯ〜
Ｃ５）を付加することによりエラー訂正を行うことは周
知の通りである。
、通常２バイトにＥＣＣビットとして６ビツト（ＣＯ〜
Ｃ５）を付加することによりエラー訂正を行うことは周
知の通りである。
此の様なＥＣＣコードを使用している装置に′於いて、
ＤＲＡＭを使用するメモリモジュールチップを複数個同
一セラミック基板上に高密度実装する場合には従来下記
の回路構成を取るのが普通であった。
ＤＲＡＭを使用するメモリモジュールチップを複数個同
一セラミック基板上に高密度実装する場合には従来下記
の回路構成を取るのが普通であった。
第２図は従来のＥＣＣコードを使用する主記憶回路の一
例を示すものである。
例を示すものである。
図中、■はプロセッサ、２はメモリコントロール、３は
ＥＣＣ回路、４Ａ、４Ｂ及び４Ｃは夫々メモリモジュー
ルチップである。尚以下企図を通じ同一記号は同一対象
物を表す。
ＥＣＣ回路、４Ａ、４Ｂ及び４Ｃは夫々メモリモジュー
ルチップである。尚以下企図を通じ同一記号は同一対象
物を表す。
第２図に示す主記憶回路を構成するメモリ素子として使
用されるメモリモジュールチップ４Ａ、４Ｂ、及び４Ｃ
は通常８ビット単位（１バイト構成）で構成されている
。
用されるメモリモジュールチップ４Ａ、４Ｂ、及び４Ｃ
は通常８ビット単位（１バイト構成）で構成されている
。
従って従来の回路構成は３個のメモリモジュールチップ
４Ａ、４Ｂ及び４Ｃを使用し、メモリモジュールチップ
４ＡのビットＤＯ〜Ｄ７と、メモリモジュールチップ４
ＢのビットＤ８〜Ｄ１５をデータ用とし、メモリモジュ
ールチップ４ＣのビットＣＯ〜Ｃ５をＥＣＣビット用と
して回路を組むのが普通である。
４Ａ、４Ｂ及び４Ｃを使用し、メモリモジュールチップ
４ＡのビットＤＯ〜Ｄ７と、メモリモジュールチップ４
ＢのビットＤ８〜Ｄ１５をデータ用とし、メモリモジュ
ールチップ４ＣのビットＣＯ〜Ｃ５をＥＣＣビット用と
して回路を組むのが普通である。
従ってメモリモジュールチップ４Ｃの最後の２ビツト（
予備０、予備１）が余ることになる。
予備０、予備１）が余ることになる。
上記回路構成で装置を使用している時、其の中の一つの
ビットに故障が起きた場合、例えばメモリモジュールチ
ップ４へのＤ４に故障が起きた場合には従来は故障の起
きたメモリモジュールチップ４Ａを取り替えて修復を行
っていた。
ビットに故障が起きた場合、例えばメモリモジュールチ
ップ４へのＤ４に故障が起きた場合には従来は故障の起
きたメモリモジュールチップ４Ａを取り替えて修復を行
っていた。
然しなからメモリモジュールチップは高価な部品である
ので上記従来の修復方式では経費が嵩むことになると云
う欠点があった。
ので上記従来の修復方式では経費が嵩むことになると云
う欠点があった。
本発明の目的はより経済的な修復方式を提供することで
ある。
ある。
上記問題点は第１図に示す様に同一セラミック基板上に
複数個のメモリモジュールチップ（４Ａ）、（４Ｂ）
、及び（４Ｃ）を実装するプリントボード（５）に於い
て、前記メモリモジュールチップに予備のビットが有る
場合、前記メモリモジュールチップの各引出し線パター
ンと夫々対応するスルーホールを設け、前記スルーホー
ルを介して対応するパターンに接続する様にすることに
より、使用中の前記メモリモジュールチップの内の一つ
のビットが障害となった時、前記障害ビットに対応する
スルーホールと前記予備のビットに対応するスルーホー
ルをジャンパー線により接続し、前記障害ビットに対応
する引出し線パターンを切断することにより解決される
。
複数個のメモリモジュールチップ（４Ａ）、（４Ｂ）
、及び（４Ｃ）を実装するプリントボード（５）に於い
て、前記メモリモジュールチップに予備のビットが有る
場合、前記メモリモジュールチップの各引出し線パター
ンと夫々対応するスルーホールを設け、前記スルーホー
ルを介して対応するパターンに接続する様にすることに
より、使用中の前記メモリモジュールチップの内の一つ
のビットが障害となった時、前記障害ビットに対応する
スルーホールと前記予備のビットに対応するスルーホー
ルをジャンパー線により接続し、前記障害ビットに対応
する引出し線パターンを切断することにより解決される
。
本発明に依ると使用中のメモリモジュールチップの内の
一つのビットが障害となった時、其の障害ビットをスル
ーホールを介して予備のビットに容易に取替えることが
出来ると云う効果が生まれる。
一つのビットが障害となった時、其の障害ビットをスル
ーホールを介して予備のビットに容易に取替えることが
出来ると云う効果が生まれる。
第１図は本発明に依るメモリ障害修復方式の一実施例を
示す図である。
示す図である。
図中、５はプリントボード、ａＯ〜ａ７、及びｂＯ〜ｂ
７は夫々引出し線パターン、ｓＯ〜ｓ７は夫々本発明に
よるスルーホールである。
７は夫々引出し線パターン、ｓＯ〜ｓ７は夫々本発明に
よるスルーホールである。
以下図に従って本発明の詳細な説明する。
本発明に於いては複数個（第１図の例では３個である）
のＤＲＡＭ （メモリモジュールチップ４Ａ、４Ｂ及び
４Ｃをプリントボード５上に実装する場合、下記の様に
構成する。
のＤＲＡＭ （メモリモジュールチップ４Ａ、４Ｂ及び
４Ｃをプリントボード５上に実装する場合、下記の様に
構成する。
プリントボード５上にメモリモジュールチップ４Ａを実
装する時、従来はメモリモジュールチップ４Ａの引出し
線パターンａＯ−ａ７を直接８００回路の引出し線パタ
ーンｂＱ−ｂ７に夫々接続していたが、本発明では第１
図に示す様に其の中間にスルーボール５Ｑ−Ｓ７を設け
、スルーホール５ｏ−Ｓ７にメモリモジュールチップ４
Ａの引出し線パターンａＱ−ａ７を接続し、又ＥＣＣ回
路３の引出し線パターンｂＱ−ｂ７を接続する。
装する時、従来はメモリモジュールチップ４Ａの引出し
線パターンａＯ−ａ７を直接８００回路の引出し線パタ
ーンｂＱ−ｂ７に夫々接続していたが、本発明では第１
図に示す様に其の中間にスルーボール５Ｑ−Ｓ７を設け
、スルーホール５ｏ−Ｓ７にメモリモジュールチップ４
Ａの引出し線パターンａＱ−ａ７を接続し、又ＥＣＣ回
路３の引出し線パターンｂＱ−ｂ７を接続する。
此の様にスルーホール５ｏ−Ｓ７を中継することにより
、メモリモジュールチップ４Ａの引出し線パターンａｏ
−ａ７とＥＣＣｒｇＪ路３の引出し線パターンｂｏ−ｂ
７を接続する。
、メモリモジュールチップ４Ａの引出し線パターンａｏ
−ａ７とＥＣＣｒｇＪ路３の引出し線パターンｂｏ−ｂ
７を接続する。
此の様な接続方法はメモリモジュールチップ４Ａに就い
てのみではなく、メモリモジュールチップ４Ｂ、メモリ
モジュールチン１４０等総てのメモリモジュールチップ
に就いて実施する。
てのみではなく、メモリモジュールチップ４Ｂ、メモリ
モジュールチン１４０等総てのメモリモジュールチップ
に就いて実施する。
従ってメモリモジュールチップ４Ｃの引出し線パターン
ａｏ−２７は夫々対応するスルーホール５Ｏ＝ｓ７に接
続されるが、スルーホールＳ６とＳ７はＥＣＣ回路３の
何れの引出し線パターンにも接続されない。
ａｏ−２７は夫々対応するスルーホール５Ｏ＝ｓ７に接
続されるが、スルーホールＳ６とＳ７はＥＣＣ回路３の
何れの引出し線パターンにも接続されない。
今使用中仮にメモリモジュールチップ４Ａの中のＤＯビ
ットが故障した時は、其の引出し線パターンａＯをＸ印
の箇所で切断し、メモリモジュールチップ４Ａ用のスル
ーホールｓＯとメモリモジュールチップ４Ｃ用のスルー
ホールＳ６をジャンパー線（点線で示す）で接続する。
ットが故障した時は、其の引出し線パターンａＯをＸ印
の箇所で切断し、メモリモジュールチップ４Ａ用のスル
ーホールｓＯとメモリモジュールチップ４Ｃ用のスルー
ホールＳ６をジャンパー線（点線で示す）で接続する。
此の様に接続変更することにより、故障したメモリモジ
ュールチップ４ＡのＤＯビットの代わりに正常なメモリ
モジュールチップ４ＣのＤ６ビツ□トを簡単に利用する
ことが出来る。
ュールチップ４ＡのＤＯビットの代わりに正常なメモリ
モジュールチップ４ＣのＤ６ビツ□トを簡単に利用する
ことが出来る。
又メモリモジュールチップ４Ｃ用のスルーホールｓ７を
ジャンパー線で接続することにより、故障したメモリモ
ジュールチップ４ＡのＤＯビットの代わりに正常なメモ
リモジュールチップ、４ＣのＤ７ビツトを簡単に利用す
ることが出来る。
ジャンパー線で接続することにより、故障したメモリモ
ジュールチップ４ＡのＤＯビットの代わりに正常なメモ
リモジュールチップ、４ＣのＤ７ビツトを簡単に利用す
ることが出来る。
以上詳細に説明した様に本発明によれば、其の一部のビ
ットが故障したメモリモジュールチップ全体を交換する
ことなく故障したビットのみを交換して使用出来るので
経済的なメモリ障害修復方式を実現出来ると云う大きい
効果がある。
ットが故障したメモリモジュールチップ全体を交換する
ことなく故障したビットのみを交換して使用出来るので
経済的なメモリ障害修復方式を実現出来ると云う大きい
効果がある。
第１図は本発明に依るメモリ障害修復方式の一実施例を
示す図である。 第２図は従来のＥＣＣコードを使用する主記憶回路の一
例を示すものである。 図中、ｌはプロセッサ、２はメモリコントロール、３は
ＥＣＣ回路、４Ａ、４Ｂ及び４Ｃは夫々メモリモジュー
ルチップ、５はプリントボード、ａＯ〜ａ７及びｂｏ−
ｂ７は夫々引出し線パターン、５Ｏ−Ｓ７は夫々スルー
ホールである。
示す図である。 第２図は従来のＥＣＣコードを使用する主記憶回路の一
例を示すものである。 図中、ｌはプロセッサ、２はメモリコントロール、３は
ＥＣＣ回路、４Ａ、４Ｂ及び４Ｃは夫々メモリモジュー
ルチップ、５はプリントボード、ａＯ〜ａ７及びｂｏ−
ｂ７は夫々引出し線パターン、５Ｏ−Ｓ７は夫々スルー
ホールである。
Claims (1)
- 【特許請求の範囲】 同一セラミック基板上に複数個のメモリモジュールチッ
プ（４Ａ）、（４Ｂ）、及び（４Ｃ）を実装するプリン
トボード（５）に於いて、 前記メモリモジュールチップに予備のビットが有る場合
、 前記メモリモジュールチップの各引出し線パターンと夫
々対応するスルーホールを設け、前記スルーホールを介
して対応するパターンに接続する様にすることにより、 使用中の前記メモリモジュールチップの内の一つのビッ
トが障害となった時、 前記障害ビットに対応するスルーホールと前記予備のビ
ットに対応するスルーホールをジャンパー線により接続
し、 前記障害ビットに対応する引出し線パターンを切断する
ことを特徴とするメモリ障害修復方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13104285A JPS61288244A (ja) | 1985-06-17 | 1985-06-17 | メモリ障害修復方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13104285A JPS61288244A (ja) | 1985-06-17 | 1985-06-17 | メモリ障害修復方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61288244A true JPS61288244A (ja) | 1986-12-18 |
Family
ID=15048661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13104285A Pending JPS61288244A (ja) | 1985-06-17 | 1985-06-17 | メモリ障害修復方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61288244A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0395612A2 (en) * | 1989-04-28 | 1990-10-31 | International Business Machines Corporation | Memory unit and method of making the same |
-
1985
- 1985-06-17 JP JP13104285A patent/JPS61288244A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0395612A2 (en) * | 1989-04-28 | 1990-10-31 | International Business Machines Corporation | Memory unit and method of making the same |
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