JPH02300952A - 部分良好なメモリ・モジユールを用いたメモリ・ユニツト及びその形成方法 - Google Patents

部分良好なメモリ・モジユールを用いたメモリ・ユニツト及びその形成方法

Info

Publication number
JPH02300952A
JPH02300952A JP2114932A JP11493290A JPH02300952A JP H02300952 A JPH02300952 A JP H02300952A JP 2114932 A JP2114932 A JP 2114932A JP 11493290 A JP11493290 A JP 11493290A JP H02300952 A JPH02300952 A JP H02300952A
Authority
JP
Japan
Prior art keywords
memory
memory unit
data output
module
memory module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2114932A
Other languages
English (en)
Other versions
JPH0743674B2 (ja
Inventor
Robert G Bluethman
ロバート・グレン・ブルースマン
Donald J Willson
ドナルド・ジヨセフ・ウイルソン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH02300952A publication Critical patent/JPH02300952A/ja
Publication of JPH0743674B2 publication Critical patent/JPH0743674B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0286—Programmable, customizable or modifiable circuits

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Hardware Redundancy (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はコンピュータ・メモリに関し、更に詳細にいえ
ば、使用可能な部分のロケーションがわかっている複数
の部分的に良好なメモリ・モジュールから所定の記憶容
量のメモリ・ユニットを構成する技術に関する。
Ｂ、従来の技術 欠陥のあるメモリ・モジュールを廃棄することに伴う無
駄を少なくするため、部分的に良好なメモリ・モジュー
ルを使用することが望ましい。部分的に欠陥のあるメモ
リ・モジュールを利用する通常の伝統的なやり方は、欠
陥領域を回避するように代替アドレス指定を行なうもの
である。この種の従来技術の１つは米国特許第３８４５
４７６号に示されている。
従来技術においては、部分欠陥のあるメモリ・モジュー
ルにおける良好なメモリ部分の容量構成を予じめ決める
ことが知られている。この特徴は１８Ｍテクニカル・デ
ィスクロージャ・ブレティン（ＩＢＭ　Ｔｅｃｈｎｉｃ
ａｌ　Ｄｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅｔｉｎ）、Ｖ
ｏｌ。
２１、Ｎａ９．１９７９年２月号、第３５８２頁に示さ
れている。この文献では、部分欠陥のあるメモリ・チッ
プを１０のカテゴリ、即ち、メモリ・チップの７／８が
良好な８種類のチップ及びチップの半分が良好な２種類
のチップに分類している。
これらのチップは、すべてが良好な４つのメモリ・チッ
プを有するメモリ・ユニットと論理的に等価なメモリ・
ユニットをつくるように組合わされる。
クリユーゲル（Ｋｒｕｇｇｅｌ）によるＩＢＭ　Ｔｅｃ
ｈｎｉｃａｌＤｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅｔｉｎ
、　　Ｖｏｌ、　　１．　　Ｎａｌ、　　１９８５年６
月号、第１Ｏ頁の雑文は、良好なメモリ回路を特定の識
別された１１０パツドに接続するようにする変更可能な
ステアリング装置を示している。
従って良好な回路を同じ数だけ有するすべてのチップは
、欠陥の物理的ロケーションの違いに関係な（単一のパ
ーツ・ナンバを割当てられる。
クリユーゲルの雑文は部分的に良好なチップのユニット
・ピンとチップ回路との間のＩ１０接続を交換できるこ
とを示している。データ１１０回路の１つは、欠陥が見
つかるかも知れないチップ回路に対する置換回路として
指定される。良好な回路は、ヒユーズをとばすことによ
って又はレーザ技法によって、欠陥が見つかった回路に
予定されていたＩ１０パッドに接続される。しかしこの
技術では、部分良好なチップは同じ数の欠陥セクション
を持つ必要があり、適応性に乏しい。
メモリの製造では、部分的に欠陥のあるメモリ・モジュ
ールを用いて所定の寸法又は合計容量を有するメモリ・
ユニットをつくることができるのが望ましい。メモリ・
モジュールを製造する過程では、欠陥ビットの構成を予
測することは難しい。
ある欠陥はウェハ・レベルで生じ、他の欠陥はモジュー
ル製造後に現われる。所与のウェハ製造工程で得られる
使用可能なビット構成を正確に予測することは困難であ
り、プロセス・パラメータのわずかな変動でも、部分的
に良好なビット構成に大きな差違をもたらす。このよう
な部分欠陥のあるモジュールはしばしば廃棄される。
部分欠陥のあるメモリ・モジュールを用いてメモリ・ユ
ニットをつくるときは、プリント回路基板にメモリ・モ
ジュールを装着する必要がある。
しかし、起りうるすべての部分良好なビット構成に備え
るためには、部分良好なモジュールの様々な起こりうる
組合せに適応できるように所定の回路配線パターンを形
成した非常に多数の基板を用意しておく必要がある。
Ｃ９発明が解決しようとする問題点 従って本発明の目的は、部分的に良好なメモリ・モジュ
ール受取いて所定のメモリ容量のメモリ・ユニットを構
成するための効率的且つ経済的な技術を提供することで
ある。
００課題を解決するための手段 本発明は、部分良好なメモリ・モジュールの組合せから
所定の記憶容量のコンピュータ・メモリ・ユニットを構
成するのに単一のプリント配線パターンを使用するもの
であり、これは、適正な即ち良好なメモリ・モジュール
・データ・セクションのデータ出力を、配線パターンの
中に形成されたメモリ・ユニット出力線へ接続するため
の手段を設けることによって達成される。この接続手段
はその所定の良好なビット線の各々に対する短絡ジャン
パの形をとることができる。
本発明は、部分良好なメモリ・モジュールの組合せの選
択に自在性を有し、しかも大量生産の環境で生じうる部
分良好なメモリ・モジュールの多数の組合せに対処する
のに単一の共通の配線パターンを有するプリント回路基
板を必要とするだけである。
実際には、本発明は表面装着メモリ・モジュールのため
に１つの配線パターンを用い、ピン・スルー、ホール・
メモリ・モジュールのためにもう１つの配線パターンを
用いて実施することができる。
Ｅ、実施例 次に図面を参照して説明するが、この実施例では、少な
くとも１つが部分良好な複数個のメモリ・モジュールか
ら所定の記憶容量のシングル・イン・ライン・メモリ・
ユニット（ＳＩＭＭ）を作るものとしている。
第４図において、メモリ・ユニット１０は複数（ｍ個）
の個々のメモリ・モジュール１２ａ、１２ｂ・・・１２
ｍからなるものとして示されている。
各メモリ・モジュール１２ａ・・・１２ｍはｉ個のデー
タ・セクションを有し、そのうちの少なくとも１つは良
好で使用可能なメモリ容量部分を現わしている。
各メモリ・モジュール１２ａ・・・１２ｍは簡明化のた
めに簡略して示されているが、例えば、４つの２５６に
ビット出力を有する２５６ＫＸ４ビツト装置のような複
雑な多次元のマトリクス・メモリ装置であることは理解
されよう。この場合は、ｉ＝４に相当し、４つのデータ
・セクションを有することになる。
第４図に示されるように、メモリ・ユニット１０からは
ｎ個までのデータ出力線を取出すことができる。各メモ
リ・モジュールはｎ個のデータ出力のうちの０〜ｉを与
える。但し、ｉはｎよりも小さい。しかしすべてのモジ
ュール位置を使う必要はない。
本発明は複数のデータ・セク°ジョン１〜ｉを有する個
々のメモリ・モジュール１２ａ・・・１２ｍを使用する
が、良好なデータ・セクションの数は各メモリ・モジュ
ールで同一である必要はない。
第１図及び第３図に示した本発明の特定の例示実施例で
は、メモリ・ユニットの合計容量は２５６に×９ビット
どして設計されている。各メモリ・モジュール１２　ａ
、１２　ｂ＝４２ｍは２５６に×４ビットのマトリクス
・メモリである。製造期間に、メモリ・モジュール中の
チップが欠陥になり、メモリ・モジュールが部分的にし
か良好でなくことが起こりうる。欠陥データ・セクショ
ンのロケーションに基いてメモリ・モジュールを分類す
ることは周知である。本発明では、対象とする部分良好
なモジュールは２５６ＫＸ２ビツト及び２５６ＫＸ３ビ
ツトのものである。選択的事項ではあるが、２５６ＫＸ
ｌビツトの容量を有する部分良好なモジュールは使用さ
れない。同様に、すべてが良好なモジュールは使用しう
るが、選択的事項として、ここでは用いないことにする
。
この例における部分良好なビット構成の最悪の場合につ
いて分析してみると、８０００以上の配線パターンが必
要になる、即ち、必要な２５６に×９ビットの容量を有
するメモリ・ユニットをつくるのに用いられる部分良好
なモジュールの様々な組合せに適応するためには、別々
に設計された８０００種類以上の基板が必要になる。も
し部分良好なモジュールのタイプ及び数が制限されるな
らば、個別の配線パターンの数は著しく減少できる。例
えば、後述するように、すべてが同じ欠陥ビット・ロケ
ーションを有する３／４良好なモジュールを３個、又は
すべてが同じ欠陥ビット・ロケーションを有する１／２
良好なモジュールを５個、又は３／４良好なモジュール
１個とすべてが同じ欠陥ビット・ロケーションを有する
ｌ／２良好なモジュール３個の組合せを用いるならば（
３つのタイプの部分良好なメモリ・モジュール構成）、
３４個の別々の基板配線パターンが必要になり、かなり
減少できるが、いぜんとして数が多い。大量生産におい
て多種類の在庫を保有しなければならないことは明らか
に好ましくない。
本発明によれば、一定の制限はあるが、基板上の単一の
配線パターンによって、部分良好なメモリ・モジュール
の任意の組合せから所定の記憶容量のメモリ・ユニット
をつくることができる。
第１図において、アドレス及び制御情報はバス２０によ
りメモリ・モジュール装着用のメモリ・ユニット基板１
８に入る。バス２０上の情報はメモリ・ユニット基板１
８上の５つの可能なメモリ・モジュール位置の各々に分
配される。メモリ・ユニット基板１８上のメモリ・モジ
ュール位置３０．３２．３４．３６．３８は、選択され
た良好ビット構成を有する部分良好なメモリ・モジュー
ルのうちの任意のものを受取るようになっている。
メモリ・ユニット基板１８上には周知の手段によって適
当なプリント回路が設けられ、位置３０．３２．３４．
３６．３８のメモリ・モジュールからの最大４つ（第４
図ではｉ個）のデータ出力を、メモリ・ユニット基板１
８のデータ出力％ｉＤＯ〜Ｄ８を接続するようになって
いる。
本発明に従って、位置３０〜３８のメモリ・モジュール
からのデータ出力とメモリ・ユニット基板１８のデータ
出力線Ｄｏ−ＤＢとの間には、複数の代替接続路が存在
する。個々の接続はＲ１−Ｒ３３として示されている３
３個のジャンパ素子位置によって行なわれる。接続箇所
Ｒ１−Ｒ３３の選択はメモリ・モジュール位置３０〜３
８に配置される部分良好なメモリ・モジュールの特定の
組合せに応じて行なわれる。実際に設けられるジャンパ
素子の数はメモリ・ユニットからのデータ出力の数に対
応する。
本発明をどのように実施するかは、部分良好なモジュー
ルの組合せの数の点から現実的に設計者の選択によって
決められる。例えば、すべての許容可能な組合せ構成を
示す、第２図のような表をつ（ることができる。
前に述べたように、２５６ＫＸ９ビツトのメモリ・ユニ
ットをつくるための部分良好なモジュールの例示組合せ
構成として３つのカテゴリを選択した。第１のカテゴリ
は、３つの３／４良好なモジュールを用いて２５６Ｋｘ
９ビツトをつくる場合であり、第２のカテゴリは３つの
１／２良好なモジュール及び１つの３／４良好なモジュ
ールを用いて２５６　ＫＸ９ビットをつくる場合であり
、第３のカテゴリは５つの１／２良好なモジュールを用
いる場合である。この第３のタイプの組合せは全部でｌ
Ｏビットを与えることができる。
第２図においては、下表に示すように、起りうる部分良
好なメモリ・モジュール・タイプのうちの、１０種類が
選択されている。全データ・セクションが良好なモジュ
ール又は１つのデータ・セクションのみが良好なモジュ
ールは含まれていない。
−糞一 モジュールタイプ　　　　　良好なビット線１　　　　
　　　　　　　　　　　×　　×　　×２　　　　　　
　　　　　　　　　×　　×　　　　　×３　　　　　
　　　　　　　　　　×　　　　　×　　×４　　　　
　　　　　　　　　　　　　　×　　×　　×５　　　
　　　　　　　　　　　　×　　×６　　　　　　　　
　　　　　　　×　　　　　×７　　　　　　　　　　
ｘ　　　　　　ｘ８　　　　　　　　　　　　　　　　
　　×　　×９　　　　　　　　　　　　×　　　×ｌ
Ｏ×　× 最初の４つのタイプは様々な３／４良好なメモリ・モジ
ュール構成である。タイプ５〜ｌＯは１／２良好なメモ
リ・モジュール構成を示している。
１０種類の部分良好なモジュール・タイプでは、第２図
に示されているように３４個の組合せが存在する。第２
図の最初の５列の値は、構成のタイプに従って、どのモ
ジュール・タイプがメモリ・ユニット基板のどのモジュ
・−ル位置（第２　図の３０〜３８）に置かれるべきで
あるかを示している。
組合せ１〜４は３個の３／４良好なモジュールを用い、
各組合せでは同じタイプのモジュールが用いられている
。組合せ５〜２Ｂは夫々１つの３／４良好なモジュール
・タイプと３つの同じタイプの１／２良好なモジュール
を用いている。最後に、組合せ２９〜３４は５つの同じ
タイプの１／２良好なモジュールを用いでいる。この組
合せは、現実的な範囲内で部分良好なモジュールを有効
に利用するという観点でｉ！沢された。
ジャンパ素子毎に与えられている第２図の残りの９列は
、必要な合計記憶容量を有するユニットをつくる時に、
部分良好なメモリ・モジュールの３４種の組合せの各々
に対してどのようなジャンパ接続をすればよいかを示し
ている。明らかに、第２図の項目数は、部分良好なメモ
リ・モジュール構成の組合せを変えたり、それらの寸法
を変えたり、あるいは構成しようとするメモリ・ユニッ
トの容量を変えたりしたときはもつと増やすことができ
る。しかしながら夫々の場合、その関係は次によって支
配される。
つくられるべきメモリ・ユニットからのデータ出力線の
所望の数をｎとし、モジュール当りの良好なデータ・セ
クションの数がｋで各モジュールが最大１個の良好なデ
ータ・セクションを持つことができ（１≦に≦ｉ）、メ
モリ・モジュールの数をｍとしたときは、（ｎ／ｉより
も大きな最小の整数〕≦ｍ≦ｎとなる。
第３図の例では位置３０．３２．３４に対して選ばれた
部分良好なメモリ・モジュールは夫々ｌ／２良好であり
、データ・セクション１及び２を不良データ・セクショ
ンとして有する。モジュール位置３６は用いられず、位
置３８のモジュールは１つの不良データ・セクションを
有する。文字“Ｂ”は不良モジュール・データ・セクシ
ョンを表わし、“Ｇ”は良好なモジュール・データ・セ
クションを示している。これは第３図の組合せ２２に対
応する。
ジャンパ素子位置Ｒ３、Ｒ６、Ｒ１１，Ｒ１４、ＲｌＢ
、Ｒ２２、Ｒ２６、Ｒ３０及びＲ３３は第２図のテーブ
ルを用いて選択された接続点である。
良好な実施例では表面装着抵抗であるジャンパ素子を上
記の位置に配置した後は、データ出力は、メモリ・ユニ
ット１８の出力ＤＯ及びＤＩでは位置３０のモジュール
によって、出力Ｄ２及びＤ３では位置３２のモジュール
によって、出力Ｄ４及びＤ５では位置３４のモジュール
によって、出力Ｄ６、Ｄ７及びＤ８では位置３８のモジ
ュールによって与えられる。
ここでは、特定の実施例について説明したが、実際には
、様々な種類のメモリ・モジュールに適応させるには複
数の配線パターンが必要になることは理解されよう。例
えば、同じ容量のメモリ・モジュールは表面装着型部品
としてもピン・スルー・ホール型部品としても製造でき
る。本発明の原理はその場合でも適用できる。
この例において、もし位置３０．３２．３４．３６．３
８に配置されるメモリ・モジュールがビン・スルー・ホ
ール型モジュールであれば、プログラミング・ジャンパ
接続Ｒ１−Ｒ３３は基板のバイア・ホールを用いる裏側
の配線によって行なわれる。同様に、メモリ・モジュー
ルが表面装着型であれば、プログラミング・ジャンパ接
続はメモリ・ユニット基板１８の同じ表面上の線間で行
なわれる。
本発明は通常の大量生産技法で実施でき、また、部分良
好なメモリ・モジュールを効果的に利用できるだけでな
く、単一の基板配線パターンを用いてメモリ・ユニット
を構成でき、在庫を減らせるから、大きなコスト節減を
達成できる。
第１図及び第３図の配線パターンにわずか２個のジャン
パ素子位置を追加するだけで、全部良好なメモリ・モジ
ュールを含む組合せを実現することができる。具体的に
いうと、モジュール位置３０のデータ出力線４をメモリ
・ユニットのデータ出力Ｄ３に接続するジャンパ素子位
置と、モジュール位置３８のデータ出力線１をメモリ・
ユニツトのデータ出力Ｄ５に接続するジャンパ素子位置
とを設けることにより、位置３０及び３８において全部
良好なモジュールを使用することができる。
これらの２つのジャンパ素子位置の追加により、第２図
のような組合せが更に３０組与えられる。
【図面の簡単な説明】
第１図は本発明に従うメモリ・ユニットの概略配線図で
ある。 第２Ａ図及び第２Ｂ図はジャンパ接続位置を示した図表
である。 第３図は本発明に従ってジャンパ接続されたメモリ・ユ
ニットを示す図である。 第４図はメモリ・ユニットの例示図である。 １０・・・・メモリ・ユニット、１２ａ〜１２ｍ・・・
・メモリ・モジュール、１８・・・・メモリ・ユニット
Ｍ板、２０・・・・バス、３２〜３日・・・・メモリ・
モジュール位置、ＤＯ〜Ｄ８・・・・データ出力線。

Claims (1)

  1. 【特許請求の範囲】 １、部分良好なメモリ・モジュールを少なくとも１つ含
    む複数のメモリ・モジュールを組合せて所定の記憶容量
    のメモリ・ユニットを構成するための基板において、 基板上に装着されるメモリ・モジュールのデータ出力を
    伝える回路と、 複数のメモリ・ユニット・データ出力線と、上記回路を
    上記メモリ・ユニット・データ出力線に選択的に結合す
    る手段とを有することを特徴とするメモリ・ユニット基
    板。 ２、請求項１において、上記結合する手段が上記メモリ
    ・ユニット・データ出力線と同数のジャンパ素子である
    ことを特徴とするメモリ・ユニット基板。 ３、部分良好なメモリ・モジュールを少なくとも１つ含
    む複数のメモリ・モジュールから構成され、複数のデー
    タ出力を有するメモリ・ユニットにして、 複数のメモリ・モジュールを受取るようになつており、
    上記メモリ・ユニットのデータ出力よりも多数のメモリ
    ・モジュール・データ出力線を有するプリント回路基板
    と、 良好なメモリ・モジュール・データ・セクションからの
    メモリ・モジュール出力線を上記メモリ・ユニットのデ
    ータ出力の所定のものに接続する、上記メモリ・ユニッ
    トのデータ出力と同数のジャンパ素子とを有することを
    特徴とするメモリ・ユニット。 ４、複数のメモリ・ユニット・データ出力、夫々複数の
    メモリ・モジュール・データ出力線を有する複数のメモ
    リ・モジュール受取り位置、及び上記メモリ・ユニット
    ・データ出力と上記メモリ・モジュール・データ出力線
    との間の不完全な代替導電路を有するプリント回路基板
    を設け、所定の合計メモリ容量になるようにメモリ・モ
    ジュールの良好なデータ・セクションのロケーション及
    び大きさに基いて選択されたメモリ・モジュールを上記
    メモリ・モジュール受取り位置に配置し、 上記良好なデータ・セクションからのメモリ・モジュー
    ル・データ出力線と上記メモリ・ユニット・データ出力
    との間の上記代替導電路を選択的に完成させることを含
    むメモリ・ユニットの形成方法。
JP2114932A 1989-04-28 1990-04-28 部分良好なメモリ・モジユールを用いたメモリ・ユニツト及びその形成方法 Expired - Lifetime JPH0743674B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/345,323 US5051994A (en) 1989-04-28 1989-04-28 Computer memory module
US345323 1989-04-28

Publications (2)

Publication Number Publication Date
JPH02300952A true JPH02300952A (ja) 1990-12-13
JPH0743674B2 JPH0743674B2 (ja) 1995-05-15

Family

ID=23354572

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2114932A Expired - Lifetime JPH0743674B2 (ja) 1989-04-28 1990-04-28 部分良好なメモリ・モジユールを用いたメモリ・ユニツト及びその形成方法

Country Status (3)

Country Link
US (1) US5051994A (ja)
EP (1) EP0395612A3 (ja)
JP (1) JPH0743674B2 (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69024086T2 (de) 1989-04-13 1996-06-20 Sundisk Corp EEprom-System mit Blocklöschung
US5241643A (en) * 1990-06-19 1993-08-31 Dell Usa, L.P. Memory system and associated method for disabling address buffers connected to unused simm slots
US5253354A (en) * 1990-08-31 1993-10-12 Advanced Micro Devices, Inc. Row address generator for defective DRAMS including an upper and lower memory device
US5252857A (en) * 1991-08-05 1993-10-12 International Business Machines Corporation Stacked DCA memory chips
US5260892A (en) * 1991-11-21 1993-11-09 Sun Microsystems, Inc. High speed electrical signal interconnect structure
US5270964A (en) * 1992-05-19 1993-12-14 Sun Microsystems, Inc. Single in-line memory module
KR950012290B1 (ko) * 1993-05-14 1995-10-16 삼성전자주식회사 메모리 모듈
JPH07153296A (ja) * 1993-11-26 1995-06-16 Nec Corp 半導体記憶装置
US5798961A (en) * 1994-08-23 1998-08-25 Emc Corporation Non-volatile memory module
US5548747A (en) * 1995-02-10 1996-08-20 International Business Machines Corporation Bit stack wiring channel optimization with fixed macro placement and variable pin placement
GB2291516A (en) * 1995-03-28 1996-01-24 Memory Corp Plc Provision of write capability in partial memory systems
US5706032A (en) * 1995-12-15 1998-01-06 United Microelectronics Corporation Amendable static random access memory
US5668763A (en) * 1996-02-26 1997-09-16 Fujitsu Limited Semiconductor memory for increasing the number of half good memories by selecting and using good memory blocks
JPH09282900A (ja) * 1996-04-11 1997-10-31 Oki Electric Ind Co Ltd メモリモジュール
US6274824B1 (en) * 1997-03-31 2001-08-14 Visteon Global Technologies, Inc. Method of arranging signal and destination pads to provide multiple signal/destination connection combinations
US6332183B1 (en) 1998-03-05 2001-12-18 Micron Technology, Inc. Method for recovery of useful areas of partially defective synchronous memory components
US6314527B1 (en) 1998-03-05 2001-11-06 Micron Technology, Inc. Recovery of useful areas of partially defective synchronous memory components
US6067633A (en) * 1998-03-31 2000-05-23 International Business Machines Corp Design and methodology for manufacturing data processing systems having multiple processors
US6381707B1 (en) 1998-04-28 2002-04-30 Micron Technology, Inc. System for decoding addresses for a defective memory array
US6381708B1 (en) 1998-04-28 2002-04-30 Micron Technology, Inc. Method for decoding addresses for a defective memory array
US6496876B1 (en) 1998-12-21 2002-12-17 Micron Technology, Inc. System and method for storing a tag to identify a functional storage location in a memory device
US6578157B1 (en) 2000-03-06 2003-06-10 Micron Technology, Inc. Method and apparatus for recovery of useful areas of partially defective direct rambus rimm components
US7269765B1 (en) * 2000-04-13 2007-09-11 Micron Technology, Inc. Method and apparatus for storing failing part locations in a module
RU2637462C1 (ru) * 2016-08-01 2017-12-04 федеральное государственное бюджетное образовательное учреждение высшего образования "Пермский национальный исследовательский политехнический университет" Программируемое логическое устройство

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5760597A (en) * 1980-09-30 1982-04-12 Nec Corp Storage device
JPS63142599A (ja) * 1986-12-05 1988-06-14 Sony Corp メモリ装置における不良セルの置換方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3644902A (en) * 1970-05-18 1972-02-22 Ibm Memory with reconfiguration to avoid uncorrectable errors
US3681757A (en) * 1970-06-10 1972-08-01 Cogar Corp System for utilizing data storage chips which contain operating and non-operating storage cells
US3765001A (en) * 1970-09-30 1973-10-09 Ibm Address translation logic which permits a monolithic memory to utilize defective storage cells
US3714637A (en) * 1970-09-30 1973-01-30 Ibm Monolithic memory utilizing defective storage cells
US3735368A (en) * 1971-06-25 1973-05-22 Ibm Full capacity monolithic memory utilizing defective storage cells
US3897626A (en) * 1971-06-25 1975-08-05 Ibm Method of manufacturing a full capacity monolithic memory utilizing defective storage cells
US3781826A (en) * 1971-11-15 1973-12-25 Ibm Monolithic memory utilizing defective storage cells
US3845476A (en) * 1972-12-29 1974-10-29 Ibm Monolithic memory using partially defective chips
US4092733A (en) * 1976-05-07 1978-05-30 Mcdonnell Douglas Corporation Electrically alterable interconnection
US4303993A (en) * 1979-10-10 1981-12-01 Honeywell Information Systems Inc. Memory present apparatus
US4365318A (en) * 1980-09-15 1982-12-21 International Business Machines Corp. Two speed recirculating memory system using partially good components
US4355376A (en) * 1980-09-30 1982-10-19 Burroughs Corporation Apparatus and method for utilizing partially defective memory devices
US4527251A (en) * 1982-12-17 1985-07-02 Honeywell Information Systems Inc. Remap method and apparatus for a memory system which uses partially good memory devices
US4633429A (en) * 1982-12-27 1986-12-30 Motorola, Inc. Partial memory selection using a programmable decoder
NL8401569A (nl) * 1984-05-16 1985-12-16 Philips Nv Serie-parallel-serie-digitaal werkend systeem.
GB2170657B (en) * 1985-02-05 1988-01-27 Stc Plc Semiconductor memory device
JPS61288244A (ja) * 1985-06-17 1986-12-18 Fujitsu Ltd メモリ障害修復方式

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5760597A (en) * 1980-09-30 1982-04-12 Nec Corp Storage device
JPS63142599A (ja) * 1986-12-05 1988-06-14 Sony Corp メモリ装置における不良セルの置換方法

Also Published As

Publication number Publication date
EP0395612A2 (en) 1990-10-31
JPH0743674B2 (ja) 1995-05-15
US5051994A (en) 1991-09-24
EP0395612A3 (en) 1991-09-25

Similar Documents

Publication Publication Date Title
JPH02300952A (ja) 部分良好なメモリ・モジユールを用いたメモリ・ユニツト及びその形成方法
US7269042B2 (en) Memory stacking system and method
US6714433B2 (en) Memory module with equal driver loading
US4675849A (en) Semiconductor device
US20020100010A1 (en) Field programmable printed circuit board
US20030090879A1 (en) Dual inline memory module
US3644902A (en) Memory with reconfiguration to avoid uncorrectable errors
KR970071779A (ko) 메모리 모듈
US5559971A (en) Folded hierarchical crosspoint array
JPH10116232A (ja) メモリシステム
CN1897162A (zh) 半导体存储装置及其操作方法
CA1119314A (en) Method and printed circuit board apparatus which facilitates fabrication of units comprising a data processing system
KR100287547B1 (ko) 반도체 메모리장치
KR900003884A (ko) 대규모 반도체 집적회로 장치
US5319602A (en) Combination of a printed wiring board and a memory device selecting circuit
US4255852A (en) Method of constructing a number of different memory systems
CN100334925C (zh) 用于存储设备的数据总线连接
JPH08274253A (ja) モジュール配線基板およびそれを用いて構成されたメモリモジュール
JP2549914B2 (ja) 集積回路の外部端子機能変更方法
KR950004845B1 (ko) 싱글 인 라인 메모리 모듈(simm; single in line memory module)
JPS63151115A (ja) 論理回路装置
JPH05241698A (ja) 入出力ポートの制御方式
GB2291992A (en) Method of producing memory modules using partial memory circuits
JPH04217359A (ja) 半導体記憶装置
JPH02111594A (ja) 回路基板