JPH02300952A - 部分良好なメモリ・モジユールを用いたメモリ・ユニツト及びその形成方法 - Google Patents
部分良好なメモリ・モジユールを用いたメモリ・ユニツト及びその形成方法Info
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- JPH02300952A JPH02300952A JP2114932A JP11493290A JPH02300952A JP H02300952 A JPH02300952 A JP H02300952A JP 2114932 A JP2114932 A JP 2114932A JP 11493290 A JP11493290 A JP 11493290A JP H02300952 A JPH02300952 A JP H02300952A
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- 239000000758 substrate Substances 0.000 claims description 3
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0286—Programmable, customizable or modifiable circuits
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、産業上の利用分野
本発明はコンピュータ・メモリに関し、更に詳細にいえ
ば、使用可能な部分のロケーションがわかっている複数
の部分的に良好なメモリ・モジュールから所定の記憶容
量のメモリ・ユニットを構成する技術に関する。
ば、使用可能な部分のロケーションがわかっている複数
の部分的に良好なメモリ・モジュールから所定の記憶容
量のメモリ・ユニットを構成する技術に関する。
B、従来の技術
欠陥のあるメモリ・モジュールを廃棄することに伴う無
駄を少なくするため、部分的に良好なメモリ・モジュー
ルを使用することが望ましい。部分的に欠陥のあるメモ
リ・モジュールを利用する通常の伝統的なやり方は、欠
陥領域を回避するように代替アドレス指定を行なうもの
である。この種の従来技術の1つは米国特許第3845
476号に示されている。
駄を少なくするため、部分的に良好なメモリ・モジュー
ルを使用することが望ましい。部分的に欠陥のあるメモ
リ・モジュールを利用する通常の伝統的なやり方は、欠
陥領域を回避するように代替アドレス指定を行なうもの
である。この種の従来技術の1つは米国特許第3845
476号に示されている。
従来技術においては、部分欠陥のあるメモリ・モジュー
ルにおける良好なメモリ部分の容量構成を予じめ決める
ことが知られている。この特徴は18Mテクニカル・デ
ィスクロージャ・ブレティン(IBM Technic
al Disclosure Bulletin)、V
ol。
ルにおける良好なメモリ部分の容量構成を予じめ決める
ことが知られている。この特徴は18Mテクニカル・デ
ィスクロージャ・ブレティン(IBM Technic
al Disclosure Bulletin)、V
ol。
21、Na9.1979年2月号、第3582頁に示さ
れている。この文献では、部分欠陥のあるメモリ・チッ
プを10のカテゴリ、即ち、メモリ・チップの7/8が
良好な8種類のチップ及びチップの半分が良好な2種類
のチップに分類している。
れている。この文献では、部分欠陥のあるメモリ・チッ
プを10のカテゴリ、即ち、メモリ・チップの7/8が
良好な8種類のチップ及びチップの半分が良好な2種類
のチップに分類している。
これらのチップは、すべてが良好な4つのメモリ・チッ
プを有するメモリ・ユニットと論理的に等価なメモリ・
ユニットをつくるように組合わされる。
プを有するメモリ・ユニットと論理的に等価なメモリ・
ユニットをつくるように組合わされる。
クリユーゲル(Kruggel)によるIBM Tec
hnicalDisclosure Bulletin
、 Vol、 1. Nal、 1985年6
月号、第1O頁の雑文は、良好なメモリ回路を特定の識
別された110パツドに接続するようにする変更可能な
ステアリング装置を示している。
hnicalDisclosure Bulletin
、 Vol、 1. Nal、 1985年6
月号、第1O頁の雑文は、良好なメモリ回路を特定の識
別された110パツドに接続するようにする変更可能な
ステアリング装置を示している。
従って良好な回路を同じ数だけ有するすべてのチップは
、欠陥の物理的ロケーションの違いに関係な(単一のパ
ーツ・ナンバを割当てられる。
、欠陥の物理的ロケーションの違いに関係な(単一のパ
ーツ・ナンバを割当てられる。
クリユーゲルの雑文は部分的に良好なチップのユニット
・ピンとチップ回路との間のI10接続を交換できるこ
とを示している。データ110回路の1つは、欠陥が見
つかるかも知れないチップ回路に対する置換回路として
指定される。良好な回路は、ヒユーズをとばすことによ
って又はレーザ技法によって、欠陥が見つかった回路に
予定されていたI10パッドに接続される。しかしこの
技術では、部分良好なチップは同じ数の欠陥セクション
を持つ必要があり、適応性に乏しい。
・ピンとチップ回路との間のI10接続を交換できるこ
とを示している。データ110回路の1つは、欠陥が見
つかるかも知れないチップ回路に対する置換回路として
指定される。良好な回路は、ヒユーズをとばすことによ
って又はレーザ技法によって、欠陥が見つかった回路に
予定されていたI10パッドに接続される。しかしこの
技術では、部分良好なチップは同じ数の欠陥セクション
を持つ必要があり、適応性に乏しい。
メモリの製造では、部分的に欠陥のあるメモリ・モジュ
ールを用いて所定の寸法又は合計容量を有するメモリ・
ユニットをつくることができるのが望ましい。メモリ・
モジュールを製造する過程では、欠陥ビットの構成を予
測することは難しい。
ールを用いて所定の寸法又は合計容量を有するメモリ・
ユニットをつくることができるのが望ましい。メモリ・
モジュールを製造する過程では、欠陥ビットの構成を予
測することは難しい。
ある欠陥はウェハ・レベルで生じ、他の欠陥はモジュー
ル製造後に現われる。所与のウェハ製造工程で得られる
使用可能なビット構成を正確に予測することは困難であ
り、プロセス・パラメータのわずかな変動でも、部分的
に良好なビット構成に大きな差違をもたらす。このよう
な部分欠陥のあるモジュールはしばしば廃棄される。
ル製造後に現われる。所与のウェハ製造工程で得られる
使用可能なビット構成を正確に予測することは困難であ
り、プロセス・パラメータのわずかな変動でも、部分的
に良好なビット構成に大きな差違をもたらす。このよう
な部分欠陥のあるモジュールはしばしば廃棄される。
部分欠陥のあるメモリ・モジュールを用いてメモリ・ユ
ニットをつくるときは、プリント回路基板にメモリ・モ
ジュールを装着する必要がある。
ニットをつくるときは、プリント回路基板にメモリ・モ
ジュールを装着する必要がある。
しかし、起りうるすべての部分良好なビット構成に備え
るためには、部分良好なモジュールの様々な起こりうる
組合せに適応できるように所定の回路配線パターンを形
成した非常に多数の基板を用意しておく必要がある。
るためには、部分良好なモジュールの様々な起こりうる
組合せに適応できるように所定の回路配線パターンを形
成した非常に多数の基板を用意しておく必要がある。
C9発明が解決しようとする問題点
従って本発明の目的は、部分的に良好なメモリ・モジュ
ール受取いて所定のメモリ容量のメモリ・ユニットを構
成するための効率的且つ経済的な技術を提供することで
ある。
ール受取いて所定のメモリ容量のメモリ・ユニットを構
成するための効率的且つ経済的な技術を提供することで
ある。
00課題を解決するための手段
本発明は、部分良好なメモリ・モジュールの組合せから
所定の記憶容量のコンピュータ・メモリ・ユニットを構
成するのに単一のプリント配線パターンを使用するもの
であり、これは、適正な即ち良好なメモリ・モジュール
・データ・セクションのデータ出力を、配線パターンの
中に形成されたメモリ・ユニット出力線へ接続するため
の手段を設けることによって達成される。この接続手段
はその所定の良好なビット線の各々に対する短絡ジャン
パの形をとることができる。
所定の記憶容量のコンピュータ・メモリ・ユニットを構
成するのに単一のプリント配線パターンを使用するもの
であり、これは、適正な即ち良好なメモリ・モジュール
・データ・セクションのデータ出力を、配線パターンの
中に形成されたメモリ・ユニット出力線へ接続するため
の手段を設けることによって達成される。この接続手段
はその所定の良好なビット線の各々に対する短絡ジャン
パの形をとることができる。
本発明は、部分良好なメモリ・モジュールの組合せの選
択に自在性を有し、しかも大量生産の環境で生じうる部
分良好なメモリ・モジュールの多数の組合せに対処する
のに単一の共通の配線パターンを有するプリント回路基
板を必要とするだけである。
択に自在性を有し、しかも大量生産の環境で生じうる部
分良好なメモリ・モジュールの多数の組合せに対処する
のに単一の共通の配線パターンを有するプリント回路基
板を必要とするだけである。
実際には、本発明は表面装着メモリ・モジュールのため
に1つの配線パターンを用い、ピン・スルー、ホール・
メモリ・モジュールのためにもう1つの配線パターンを
用いて実施することができる。
に1つの配線パターンを用い、ピン・スルー、ホール・
メモリ・モジュールのためにもう1つの配線パターンを
用いて実施することができる。
E、実施例
次に図面を参照して説明するが、この実施例では、少な
くとも1つが部分良好な複数個のメモリ・モジュールか
ら所定の記憶容量のシングル・イン・ライン・メモリ・
ユニット(SIMM)を作るものとしている。
くとも1つが部分良好な複数個のメモリ・モジュールか
ら所定の記憶容量のシングル・イン・ライン・メモリ・
ユニット(SIMM)を作るものとしている。
第4図において、メモリ・ユニット10は複数(m個)
の個々のメモリ・モジュール12a、12b・・・12
mからなるものとして示されている。
の個々のメモリ・モジュール12a、12b・・・12
mからなるものとして示されている。
各メモリ・モジュール12a・・・12mはi個のデー
タ・セクションを有し、そのうちの少なくとも1つは良
好で使用可能なメモリ容量部分を現わしている。
タ・セクションを有し、そのうちの少なくとも1つは良
好で使用可能なメモリ容量部分を現わしている。
各メモリ・モジュール12a・・・12mは簡明化のた
めに簡略して示されているが、例えば、4つの256に
ビット出力を有する256KX4ビツト装置のような複
雑な多次元のマトリクス・メモリ装置であることは理解
されよう。この場合は、i=4に相当し、4つのデータ
・セクションを有することになる。
めに簡略して示されているが、例えば、4つの256に
ビット出力を有する256KX4ビツト装置のような複
雑な多次元のマトリクス・メモリ装置であることは理解
されよう。この場合は、i=4に相当し、4つのデータ
・セクションを有することになる。
第4図に示されるように、メモリ・ユニット10からは
n個までのデータ出力線を取出すことができる。各メモ
リ・モジュールはn個のデータ出力のうちの0〜iを与
える。但し、iはnよりも小さい。しかしすべてのモジ
ュール位置を使う必要はない。
n個までのデータ出力線を取出すことができる。各メモ
リ・モジュールはn個のデータ出力のうちの0〜iを与
える。但し、iはnよりも小さい。しかしすべてのモジ
ュール位置を使う必要はない。
本発明は複数のデータ・セク°ジョン1〜iを有する個
々のメモリ・モジュール12a・・・12mを使用する
が、良好なデータ・セクションの数は各メモリ・モジュ
ールで同一である必要はない。
々のメモリ・モジュール12a・・・12mを使用する
が、良好なデータ・セクションの数は各メモリ・モジュ
ールで同一である必要はない。
第1図及び第3図に示した本発明の特定の例示実施例で
は、メモリ・ユニットの合計容量は256に×9ビット
どして設計されている。各メモリ・モジュール12 a
、12 b=42mは256に×4ビットのマトリクス
・メモリである。製造期間に、メモリ・モジュール中の
チップが欠陥になり、メモリ・モジュールが部分的にし
か良好でなくことが起こりうる。欠陥データ・セクショ
ンのロケーションに基いてメモリ・モジュールを分類す
ることは周知である。本発明では、対象とする部分良好
なモジュールは256KX2ビツト及び256KX3ビ
ツトのものである。選択的事項ではあるが、256KX
lビツトの容量を有する部分良好なモジュールは使用さ
れない。同様に、すべてが良好なモジュールは使用しう
るが、選択的事項として、ここでは用いないことにする
。
は、メモリ・ユニットの合計容量は256に×9ビット
どして設計されている。各メモリ・モジュール12 a
、12 b=42mは256に×4ビットのマトリクス
・メモリである。製造期間に、メモリ・モジュール中の
チップが欠陥になり、メモリ・モジュールが部分的にし
か良好でなくことが起こりうる。欠陥データ・セクショ
ンのロケーションに基いてメモリ・モジュールを分類す
ることは周知である。本発明では、対象とする部分良好
なモジュールは256KX2ビツト及び256KX3ビ
ツトのものである。選択的事項ではあるが、256KX
lビツトの容量を有する部分良好なモジュールは使用さ
れない。同様に、すべてが良好なモジュールは使用しう
るが、選択的事項として、ここでは用いないことにする
。
この例における部分良好なビット構成の最悪の場合につ
いて分析してみると、8000以上の配線パターンが必
要になる、即ち、必要な256に×9ビットの容量を有
するメモリ・ユニットをつくるのに用いられる部分良好
なモジュールの様々な組合せに適応するためには、別々
に設計された8000種類以上の基板が必要になる。も
し部分良好なモジュールのタイプ及び数が制限されるな
らば、個別の配線パターンの数は著しく減少できる。例
えば、後述するように、すべてが同じ欠陥ビット・ロケ
ーションを有する3/4良好なモジュールを3個、又は
すべてが同じ欠陥ビット・ロケーションを有する1/2
良好なモジュールを5個、又は3/4良好なモジュール
1個とすべてが同じ欠陥ビット・ロケーションを有する
l/2良好なモジュール3個の組合せを用いるならば(
3つのタイプの部分良好なメモリ・モジュール構成)、
34個の別々の基板配線パターンが必要になり、かなり
減少できるが、いぜんとして数が多い。大量生産におい
て多種類の在庫を保有しなければならないことは明らか
に好ましくない。
いて分析してみると、8000以上の配線パターンが必
要になる、即ち、必要な256に×9ビットの容量を有
するメモリ・ユニットをつくるのに用いられる部分良好
なモジュールの様々な組合せに適応するためには、別々
に設計された8000種類以上の基板が必要になる。も
し部分良好なモジュールのタイプ及び数が制限されるな
らば、個別の配線パターンの数は著しく減少できる。例
えば、後述するように、すべてが同じ欠陥ビット・ロケ
ーションを有する3/4良好なモジュールを3個、又は
すべてが同じ欠陥ビット・ロケーションを有する1/2
良好なモジュールを5個、又は3/4良好なモジュール
1個とすべてが同じ欠陥ビット・ロケーションを有する
l/2良好なモジュール3個の組合せを用いるならば(
3つのタイプの部分良好なメモリ・モジュール構成)、
34個の別々の基板配線パターンが必要になり、かなり
減少できるが、いぜんとして数が多い。大量生産におい
て多種類の在庫を保有しなければならないことは明らか
に好ましくない。
本発明によれば、一定の制限はあるが、基板上の単一の
配線パターンによって、部分良好なメモリ・モジュール
の任意の組合せから所定の記憶容量のメモリ・ユニット
をつくることができる。
配線パターンによって、部分良好なメモリ・モジュール
の任意の組合せから所定の記憶容量のメモリ・ユニット
をつくることができる。
第1図において、アドレス及び制御情報はバス20によ
りメモリ・モジュール装着用のメモリ・ユニット基板1
8に入る。バス20上の情報はメモリ・ユニット基板1
8上の5つの可能なメモリ・モジュール位置の各々に分
配される。メモリ・ユニット基板18上のメモリ・モジ
ュール位置30.32.34.36.38は、選択され
た良好ビット構成を有する部分良好なメモリ・モジュー
ルのうちの任意のものを受取るようになっている。
りメモリ・モジュール装着用のメモリ・ユニット基板1
8に入る。バス20上の情報はメモリ・ユニット基板1
8上の5つの可能なメモリ・モジュール位置の各々に分
配される。メモリ・ユニット基板18上のメモリ・モジ
ュール位置30.32.34.36.38は、選択され
た良好ビット構成を有する部分良好なメモリ・モジュー
ルのうちの任意のものを受取るようになっている。
メモリ・ユニット基板18上には周知の手段によって適
当なプリント回路が設けられ、位置30.32.34.
36.38のメモリ・モジュールからの最大4つ(第4
図ではi個)のデータ出力を、メモリ・ユニット基板1
8のデータ出力%iDO〜D8を接続するようになって
いる。
当なプリント回路が設けられ、位置30.32.34.
36.38のメモリ・モジュールからの最大4つ(第4
図ではi個)のデータ出力を、メモリ・ユニット基板1
8のデータ出力%iDO〜D8を接続するようになって
いる。
本発明に従って、位置30〜38のメモリ・モジュール
からのデータ出力とメモリ・ユニット基板18のデータ
出力線Do−DBとの間には、複数の代替接続路が存在
する。個々の接続はR1−R33として示されている3
3個のジャンパ素子位置によって行なわれる。接続箇所
R1−R33の選択はメモリ・モジュール位置30〜3
8に配置される部分良好なメモリ・モジュールの特定の
組合せに応じて行なわれる。実際に設けられるジャンパ
素子の数はメモリ・ユニットからのデータ出力の数に対
応する。
からのデータ出力とメモリ・ユニット基板18のデータ
出力線Do−DBとの間には、複数の代替接続路が存在
する。個々の接続はR1−R33として示されている3
3個のジャンパ素子位置によって行なわれる。接続箇所
R1−R33の選択はメモリ・モジュール位置30〜3
8に配置される部分良好なメモリ・モジュールの特定の
組合せに応じて行なわれる。実際に設けられるジャンパ
素子の数はメモリ・ユニットからのデータ出力の数に対
応する。
本発明をどのように実施するかは、部分良好なモジュー
ルの組合せの数の点から現実的に設計者の選択によって
決められる。例えば、すべての許容可能な組合せ構成を
示す、第2図のような表をつ(ることができる。
ルの組合せの数の点から現実的に設計者の選択によって
決められる。例えば、すべての許容可能な組合せ構成を
示す、第2図のような表をつ(ることができる。
前に述べたように、256KX9ビツトのメモリ・ユニ
ットをつくるための部分良好なモジュールの例示組合せ
構成として3つのカテゴリを選択した。第1のカテゴリ
は、3つの3/4良好なモジュールを用いて256Kx
9ビツトをつくる場合であり、第2のカテゴリは3つの
1/2良好なモジュール及び1つの3/4良好なモジュ
ールを用いて256 KX9ビットをつくる場合であり
、第3のカテゴリは5つの1/2良好なモジュールを用
いる場合である。この第3のタイプの組合せは全部でl
Oビットを与えることができる。
ットをつくるための部分良好なモジュールの例示組合せ
構成として3つのカテゴリを選択した。第1のカテゴリ
は、3つの3/4良好なモジュールを用いて256Kx
9ビツトをつくる場合であり、第2のカテゴリは3つの
1/2良好なモジュール及び1つの3/4良好なモジュ
ールを用いて256 KX9ビットをつくる場合であり
、第3のカテゴリは5つの1/2良好なモジュールを用
いる場合である。この第3のタイプの組合せは全部でl
Oビットを与えることができる。
第2図においては、下表に示すように、起りうる部分良
好なメモリ・モジュール・タイプのうちの、10種類が
選択されている。全データ・セクションが良好なモジュ
ール又は1つのデータ・セクションのみが良好なモジュ
ールは含まれていない。
好なメモリ・モジュール・タイプのうちの、10種類が
選択されている。全データ・セクションが良好なモジュ
ール又は1つのデータ・セクションのみが良好なモジュ
ールは含まれていない。
−糞一
モジュールタイプ 良好なビット線1
× × ×2
× × ×3
× × ×4
× × ×5
× ×6
× ×7
x x8
× ×9 × ×l
O× × 最初の4つのタイプは様々な3/4良好なメモリ・モジ
ュール構成である。タイプ5〜lOは1/2良好なメモ
リ・モジュール構成を示している。
× × ×2
× × ×3
× × ×4
× × ×5
× ×6
× ×7
x x8
× ×9 × ×l
O× × 最初の4つのタイプは様々な3/4良好なメモリ・モジ
ュール構成である。タイプ5〜lOは1/2良好なメモ
リ・モジュール構成を示している。
10種類の部分良好なモジュール・タイプでは、第2図
に示されているように34個の組合せが存在する。第2
図の最初の5列の値は、構成のタイプに従って、どのモ
ジュール・タイプがメモリ・ユニット基板のどのモジュ
・−ル位置(第2 図の30〜38)に置かれるべきで
あるかを示している。
に示されているように34個の組合せが存在する。第2
図の最初の5列の値は、構成のタイプに従って、どのモ
ジュール・タイプがメモリ・ユニット基板のどのモジュ
・−ル位置(第2 図の30〜38)に置かれるべきで
あるかを示している。
組合せ1〜4は3個の3/4良好なモジュールを用い、
各組合せでは同じタイプのモジュールが用いられている
。組合せ5〜2Bは夫々1つの3/4良好なモジュール
・タイプと3つの同じタイプの1/2良好なモジュール
を用いている。最後に、組合せ29〜34は5つの同じ
タイプの1/2良好なモジュールを用いでいる。この組
合せは、現実的な範囲内で部分良好なモジュールを有効
に利用するという観点でi!沢された。
各組合せでは同じタイプのモジュールが用いられている
。組合せ5〜2Bは夫々1つの3/4良好なモジュール
・タイプと3つの同じタイプの1/2良好なモジュール
を用いている。最後に、組合せ29〜34は5つの同じ
タイプの1/2良好なモジュールを用いでいる。この組
合せは、現実的な範囲内で部分良好なモジュールを有効
に利用するという観点でi!沢された。
ジャンパ素子毎に与えられている第2図の残りの9列は
、必要な合計記憶容量を有するユニットをつくる時に、
部分良好なメモリ・モジュールの34種の組合せの各々
に対してどのようなジャンパ接続をすればよいかを示し
ている。明らかに、第2図の項目数は、部分良好なメモ
リ・モジュール構成の組合せを変えたり、それらの寸法
を変えたり、あるいは構成しようとするメモリ・ユニッ
トの容量を変えたりしたときはもつと増やすことができ
る。しかしながら夫々の場合、その関係は次によって支
配される。
、必要な合計記憶容量を有するユニットをつくる時に、
部分良好なメモリ・モジュールの34種の組合せの各々
に対してどのようなジャンパ接続をすればよいかを示し
ている。明らかに、第2図の項目数は、部分良好なメモ
リ・モジュール構成の組合せを変えたり、それらの寸法
を変えたり、あるいは構成しようとするメモリ・ユニッ
トの容量を変えたりしたときはもつと増やすことができ
る。しかしながら夫々の場合、その関係は次によって支
配される。
つくられるべきメモリ・ユニットからのデータ出力線の
所望の数をnとし、モジュール当りの良好なデータ・セ
クションの数がkで各モジュールが最大1個の良好なデ
ータ・セクションを持つことができ(1≦に≦i)、メ
モリ・モジュールの数をmとしたときは、(n/iより
も大きな最小の整数〕≦m≦nとなる。
所望の数をnとし、モジュール当りの良好なデータ・セ
クションの数がkで各モジュールが最大1個の良好なデ
ータ・セクションを持つことができ(1≦に≦i)、メ
モリ・モジュールの数をmとしたときは、(n/iより
も大きな最小の整数〕≦m≦nとなる。
第3図の例では位置30.32.34に対して選ばれた
部分良好なメモリ・モジュールは夫々l/2良好であり
、データ・セクション1及び2を不良データ・セクショ
ンとして有する。モジュール位置36は用いられず、位
置38のモジュールは1つの不良データ・セクションを
有する。文字“B”は不良モジュール・データ・セクシ
ョンを表わし、“G”は良好なモジュール・データ・セ
クションを示している。これは第3図の組合せ22に対
応する。
部分良好なメモリ・モジュールは夫々l/2良好であり
、データ・セクション1及び2を不良データ・セクショ
ンとして有する。モジュール位置36は用いられず、位
置38のモジュールは1つの不良データ・セクションを
有する。文字“B”は不良モジュール・データ・セクシ
ョンを表わし、“G”は良好なモジュール・データ・セ
クションを示している。これは第3図の組合せ22に対
応する。
ジャンパ素子位置R3、R6、R11,R14、RlB
、R22、R26、R30及びR33は第2図のテーブ
ルを用いて選択された接続点である。
、R22、R26、R30及びR33は第2図のテーブ
ルを用いて選択された接続点である。
良好な実施例では表面装着抵抗であるジャンパ素子を上
記の位置に配置した後は、データ出力は、メモリ・ユニ
ット18の出力DO及びDIでは位置30のモジュール
によって、出力D2及びD3では位置32のモジュール
によって、出力D4及びD5では位置34のモジュール
によって、出力D6、D7及びD8では位置38のモジ
ュールによって与えられる。
記の位置に配置した後は、データ出力は、メモリ・ユニ
ット18の出力DO及びDIでは位置30のモジュール
によって、出力D2及びD3では位置32のモジュール
によって、出力D4及びD5では位置34のモジュール
によって、出力D6、D7及びD8では位置38のモジ
ュールによって与えられる。
ここでは、特定の実施例について説明したが、実際には
、様々な種類のメモリ・モジュールに適応させるには複
数の配線パターンが必要になることは理解されよう。例
えば、同じ容量のメモリ・モジュールは表面装着型部品
としてもピン・スルー・ホール型部品としても製造でき
る。本発明の原理はその場合でも適用できる。
、様々な種類のメモリ・モジュールに適応させるには複
数の配線パターンが必要になることは理解されよう。例
えば、同じ容量のメモリ・モジュールは表面装着型部品
としてもピン・スルー・ホール型部品としても製造でき
る。本発明の原理はその場合でも適用できる。
この例において、もし位置30.32.34.36.3
8に配置されるメモリ・モジュールがビン・スルー・ホ
ール型モジュールであれば、プログラミング・ジャンパ
接続R1−R33は基板のバイア・ホールを用いる裏側
の配線によって行なわれる。同様に、メモリ・モジュー
ルが表面装着型であれば、プログラミング・ジャンパ接
続はメモリ・ユニット基板18の同じ表面上の線間で行
なわれる。
8に配置されるメモリ・モジュールがビン・スルー・ホ
ール型モジュールであれば、プログラミング・ジャンパ
接続R1−R33は基板のバイア・ホールを用いる裏側
の配線によって行なわれる。同様に、メモリ・モジュー
ルが表面装着型であれば、プログラミング・ジャンパ接
続はメモリ・ユニット基板18の同じ表面上の線間で行
なわれる。
本発明は通常の大量生産技法で実施でき、また、部分良
好なメモリ・モジュールを効果的に利用できるだけでな
く、単一の基板配線パターンを用いてメモリ・ユニット
を構成でき、在庫を減らせるから、大きなコスト節減を
達成できる。
好なメモリ・モジュールを効果的に利用できるだけでな
く、単一の基板配線パターンを用いてメモリ・ユニット
を構成でき、在庫を減らせるから、大きなコスト節減を
達成できる。
第1図及び第3図の配線パターンにわずか2個のジャン
パ素子位置を追加するだけで、全部良好なメモリ・モジ
ュールを含む組合せを実現することができる。具体的に
いうと、モジュール位置30のデータ出力線4をメモリ
・ユニットのデータ出力D3に接続するジャンパ素子位
置と、モジュール位置38のデータ出力線1をメモリ・
ユニツトのデータ出力D5に接続するジャンパ素子位置
とを設けることにより、位置30及び38において全部
良好なモジュールを使用することができる。
パ素子位置を追加するだけで、全部良好なメモリ・モジ
ュールを含む組合せを実現することができる。具体的に
いうと、モジュール位置30のデータ出力線4をメモリ
・ユニットのデータ出力D3に接続するジャンパ素子位
置と、モジュール位置38のデータ出力線1をメモリ・
ユニツトのデータ出力D5に接続するジャンパ素子位置
とを設けることにより、位置30及び38において全部
良好なモジュールを使用することができる。
これらの2つのジャンパ素子位置の追加により、第2図
のような組合せが更に30組与えられる。
のような組合せが更に30組与えられる。
第1図は本発明に従うメモリ・ユニットの概略配線図で
ある。 第2A図及び第2B図はジャンパ接続位置を示した図表
である。 第3図は本発明に従ってジャンパ接続されたメモリ・ユ
ニットを示す図である。 第4図はメモリ・ユニットの例示図である。 10・・・・メモリ・ユニット、12a〜12m・・・
・メモリ・モジュール、18・・・・メモリ・ユニット
M板、20・・・・バス、32〜3日・・・・メモリ・
モジュール位置、DO〜D8・・・・データ出力線。
ある。 第2A図及び第2B図はジャンパ接続位置を示した図表
である。 第3図は本発明に従ってジャンパ接続されたメモリ・ユ
ニットを示す図である。 第4図はメモリ・ユニットの例示図である。 10・・・・メモリ・ユニット、12a〜12m・・・
・メモリ・モジュール、18・・・・メモリ・ユニット
M板、20・・・・バス、32〜3日・・・・メモリ・
モジュール位置、DO〜D8・・・・データ出力線。
Claims (1)
- 【特許請求の範囲】 1、部分良好なメモリ・モジュールを少なくとも1つ含
む複数のメモリ・モジュールを組合せて所定の記憶容量
のメモリ・ユニットを構成するための基板において、 基板上に装着されるメモリ・モジュールのデータ出力を
伝える回路と、 複数のメモリ・ユニット・データ出力線と、上記回路を
上記メモリ・ユニット・データ出力線に選択的に結合す
る手段とを有することを特徴とするメモリ・ユニット基
板。 2、請求項1において、上記結合する手段が上記メモリ
・ユニット・データ出力線と同数のジャンパ素子である
ことを特徴とするメモリ・ユニット基板。 3、部分良好なメモリ・モジュールを少なくとも1つ含
む複数のメモリ・モジュールから構成され、複数のデー
タ出力を有するメモリ・ユニットにして、 複数のメモリ・モジュールを受取るようになつており、
上記メモリ・ユニットのデータ出力よりも多数のメモリ
・モジュール・データ出力線を有するプリント回路基板
と、 良好なメモリ・モジュール・データ・セクションからの
メモリ・モジュール出力線を上記メモリ・ユニットのデ
ータ出力の所定のものに接続する、上記メモリ・ユニッ
トのデータ出力と同数のジャンパ素子とを有することを
特徴とするメモリ・ユニット。 4、複数のメモリ・ユニット・データ出力、夫々複数の
メモリ・モジュール・データ出力線を有する複数のメモ
リ・モジュール受取り位置、及び上記メモリ・ユニット
・データ出力と上記メモリ・モジュール・データ出力線
との間の不完全な代替導電路を有するプリント回路基板
を設け、所定の合計メモリ容量になるようにメモリ・モ
ジュールの良好なデータ・セクションのロケーション及
び大きさに基いて選択されたメモリ・モジュールを上記
メモリ・モジュール受取り位置に配置し、 上記良好なデータ・セクションからのメモリ・モジュー
ル・データ出力線と上記メモリ・ユニット・データ出力
との間の上記代替導電路を選択的に完成させることを含
むメモリ・ユニットの形成方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/345,323 US5051994A (en) | 1989-04-28 | 1989-04-28 | Computer memory module |
US345323 | 1989-04-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02300952A true JPH02300952A (ja) | 1990-12-13 |
JPH0743674B2 JPH0743674B2 (ja) | 1995-05-15 |
Family
ID=23354572
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2114932A Expired - Lifetime JPH0743674B2 (ja) | 1989-04-28 | 1990-04-28 | 部分良好なメモリ・モジユールを用いたメモリ・ユニツト及びその形成方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5051994A (ja) |
EP (1) | EP0395612A3 (ja) |
JP (1) | JPH0743674B2 (ja) |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69024086T2 (de) | 1989-04-13 | 1996-06-20 | Sundisk Corp | EEprom-System mit Blocklöschung |
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1989
- 1989-04-28 US US07/345,323 patent/US5051994A/en not_active Expired - Fee Related
-
1990
- 1990-04-24 EP EP19900850152 patent/EP0395612A3/en not_active Withdrawn
- 1990-04-28 JP JP2114932A patent/JPH0743674B2/ja not_active Expired - Lifetime
Patent Citations (2)
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Also Published As
Publication number | Publication date |
---|---|
EP0395612A2 (en) | 1990-10-31 |
JPH0743674B2 (ja) | 1995-05-15 |
US5051994A (en) | 1991-09-24 |
EP0395612A3 (en) | 1991-09-25 |
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