NL8401569A - Serie-parallel-serie-digitaal werkend systeem. - Google Patents

Description

* A - -4 PHN 11.039 1 N.V. Philips’ Gloeilampenfabrieken te Eindhoven.

Serie-parallel-serie-digitaal werkend systeem.

De uitvinding heeft betrekking op een serie-parallel-serie-digitaal werkend systeem met ten minste een opslagfunctie, bevattende een eerste aantal n (n >1) serie-parallel-serie-digitaal verkende eenheden die elk een tweede aantal k (k > 1) elementen bevat-5 ten, waarvan er in elke eenheid een verder aantal r (1 ^r <s k) een defect vertonen, waarbij elke digitaal werkende eenheid een seriële ingang en een seriële uitgang heeft voor aansluiting met een bus, welke bus ten minste p (p /1) kanalen bevat voor het serieel transport over elk kanaal van een datastroom van digitale bits.

10 Ben dergelijk serie-parallel-serie-digitaal verkend systeem is bekend uit het artikel van F.J. Aichelmann, Jr., getiteld "IVÜLtipexed partial-good chip scheme employing defective loops as selectors for all-good chips.'1 en verschenen in I.B.M. T.D.B., Vol. 22,

No. 1, June 1979, p. 138-139. Het daarin beschreven serie-parallel-15 serie-digitaal verkend systeem is een serie-parallel-serie-schuifre-gister-gebeugensysteem waarin elke geheugeneenheid ten minste één defect geheugenelement bevat. In dat defecte geheugenelement is het bijgevolg onmogelijk cm informatie betrouwbaar op te slaan. Om die informatie alsnog betrouwbaar te kunnen opslaan, is een extra geheugen-20 eenheid in het systeem opgeronen die alleen maar goede geheugenelemen-ten bevat. Wordt er nu zo'n defect geheugenelement gadresseerd, dan wordt dat adres omgezet in een adres voor de extra geheugeneeheid, om zodoende informatie hetzij te lezen uit, hetzij op te slaan in die extra geheugeneenheid.

25 Onder bepaalde omstandigheden en voor bepaalde toepassingen is de volledige capaciteit van het systeem echter niet noodzakelijk.

Dit is bijvoorbeeld het geval wanneer niet alle kanalen van de bus gebruikt worden, zoals bijvoorbeeld bij digitale televisie waar er van de 8 kanalen van de bus slechts 7 worden gebruikt. Ook is het mo-30 gelijk dat slechts op woorden die over bepaalde kanalen van de bus warden getransporteerd operaties dienen te worden uitgevoerd, of wanneer het infcrmatie-aanbod slechts een deel van de capaciteit van het systeem vereist. Ook is het mogelijk dat bijvoorbeeld bij het gebruik 8401569

? 'S

PHN 11.039 2 van meerbitswoorden een onbetrouwbaarheid in de minst significante bit ontstaan door een defect element geen nadelige gevolgen heeft voor de verdere verwerking van dat woord. Voor dit soort omstandigheden en toepassingen is het mogelijk om alleen digitaal werkende een-5 heden te gebruiken met één of soms meer defecte elementen welke goedkoper zijn dan volledig goede digitaal werkende eenheden.

De uitvinding beoogt een serie-parallel-serie-digitaal werkend systeem te realiseren waarbij alleen gebruik wordt gemaakt van eenheden die één of meer elementen bevatten die een defect vertonen 10 en waarbij de datastroom aan de uitgang van het digitaal werkend systeem slechts in geringe mate wordt gestoord door de aanwezigheid van die elementen die een defect vertonen, en waarbij dat deel van de datastroom dat ten gevolge van die elementen die een defect vertonen onbetrouwbaar is geworden zich qp een nauwkeurig bepaalde locatie over 15 de bus bevindt.

Een serie-parallel-serie-digitaal werkend systeem volgens de uitvinding heeft daartoe het kenmerk, dat elke digitaal werkende · eenheid ten minste (p-r) (1 * p-r <k) goede elementen bevat, en waarbij de seriële ingang van elke digitaal werkende eenheid telkens verbonden 20 is met een serieel aansluitingspunt van een respektievelijk dataver-keerregelsysteem dat p parallele aansluitpunten bevat voor aansluiting net telkens één der p kanalen van de bus, welk dataverkeerregelsysteem voorzien is voor het herverdelen van de datastroom afkomstig van de bus door achtereenvolgens binnen een bepaalde periode uit elk kanaal 25· telkens een aantal bits op te halen en voor het leiden in samenwerking met zijn respektievelijk digitaal werkende eenheid van de bits afkomstig uit (p-r) verschillende kanalen langs de (p-r) goede elementen, en dat de seriële uitgang van elke digitaal werkende eenheid telkens met een serieel aansluitingspunt van zijn respektievelijk dataverkeer-30 regelsysteem is verbonden, welk dataverkeerregelsysteem verder is voorzien voor het herverdelen van de datastroom aan genoemde seriële uitgang door de bits aan die seriële uitgang opnieuw volgens een patroon te rangschikken dat nagenoeg overeenkomt met het patroon van de bits over de bus.

35 Door de herverdeling van de datastroom afkomstig van de bus welke is gerealiseerd door de dataverkeerregelsysterren wordt er voor gezorgd dat de verschillende bits die over r verschillende kanalen worden getransporteerd doorheen r defecte elementen, die telkens over de ver- 8401589 * '* PHN 11.039 3 schillende digitaal werkende eenheden zijn verspreid, werden geleid, terwijl de bits die over de overige kanalen worden getransporteerd doorheen (p-r) goede elementen per digitaal werkende eenheid worden geleid. De dataverkeerregelsystemen zorgen er verder voor dat de 5 datastroom aan de seriële uitgangen van de digitaal werkende eenheden zodanig wordt gereorganiseerd dat de bits die door defecte elementen warden geleid naar dezelfde kanalen warden geleid. Hierdoor is het systeem voor p-r kanalen hruikbaar, waarvan de positie qp de bas nauwkeurig békend is.

10 Een voorkeursuitvoeringsvorm van een serie-parallel-serie- digitaal werkend systeem volgens de uitvinding heeft het kenmerk, dat elk dataverkeerregelsysteem een eerste en een tweede dataverkeersub-regelsysteem bevat die telkens van een respectievelijk serieel aan-sluitingspunt en van respéktievelijk p parallelle aansluitpunten 15 zijn voorzien, waarbij het seriële aansluitingspunt van het eerste dataverkeersuhregelsysteem verbanden is met de seriële ingang van zijn respektievelijk digitaal werkend element, en het serieel aansluitingspunt van het tweede dataverkeersuhregelsysteem verbonden is met de seriële uitgang van zijn respéktievelijk digitaal werkend element.

20 Het gebruik van een eerste en een tweede dataverkeersuhregelsysteem optimaliseert de doorstroming van databits door het digitaal werkend systeem aangezien nu het dataverkeer aan de seriële ingang en aan de seriële uitgang van de digitaal werkende eenheid onafhankelijk van elkaar toegang tot de bus hebben.

25 Een verdere voorkeursuitvoer ing van een serie-parallel-serie- digitaal werkend systeem volgaas de uitvinding heeft het kenmerk, dat het eerste respéktievelijk het tweede dataverkeersuhregelsysteem een eerste respektievelijk een tweede schakelsysteem met p schakelstanden die successievelijk warden bediend voor het vormen van een verbinding 30 tussen één der parallelle aansluitpunten het serieel aansluitpunt bevatten, waarbij de n digitaal werkende eenheden zodanig zijn gepositioneerd ten opzichte van de successievelijke schakelstanden van hun eerste schakelsysteem, dat de defecte elementen telkens bits afkomstig van dezelfde r kanalen aangeboden krijgen.

35 Voor dit systeem irogen de defecte elementen op verschillende locaties ten opzichte van de volgorde waarin zij databits aangeboden krijgen zijn gelocaliseerd. Belangrijk is dan wel dat er voor wordt gezorgd dat de digitaal werkende eenheden onderling in overeenstemming met de 8 4 0 1 5 δ 9 * ΡΗΝ 11.039 4 schakelstanden van hun respektievelijke schakelsystemen worden opgenomen in het systeem.

Een andere voorkeursuitvoeringsvarm van een serie-parallel-serie-digitaal werkend systeem volgens de uitvinding heeft het kenmerk, 5 dat de verdeling van de datastroom aangeboden aan de seriële ingang van elk digitaal werkende eenheid volgens een welbepaalde volgorde over de verschillende elementen van die eenheid verdeelbaar is, en waarbij voor elke digitaal werkende eenheid de (p-r) goede elementen telkens op eenzelfde locatie ten opzichte van genoemde volgorde zijn 10 gelocaliseerd, waarbij het eerste respektievelijk het tweede dataver-keersubregelsysteem een eerste respektievelijk een tweede schakelsysteem met p schakelstanden die successievelijk worden bediend voor het vormen van een verbinding tussen één der parallelle aansluitpunten en het serieel aansluitpunt bevatten, en waarbij in serie met elke digitaal 15 werkende eenheid ten minste één vertragingselement is geschakeld voor het vertragen van de datastroom tussen eerste respektievelijk tweede schakelsysteem met ten minste één genoemde periode.

Hiervoor is wel vereist dat de defecte elementen steeds op dezelfde locatie ten opzichte van de volgorde waarin zij databits aangeboden 20 krijgen, zijn gelegen. Echter is hier dan geen eis van overeenstemming met de positie van de schakelsystemen.

Het is gunstig dat per digitaal werkende eenheid het aantal elementen dat een defect vertoont gelijk aan één is.

De bruikbaarheid van het systeem wordt hierdoor nagenoeg niet aange-25 tast.

De uitvinding zal nader worden toegelicht aan de hand van de tekening waarin: figuur 1 een eerste uitvoeringsvoorbeeld laat zien van een serie-parallel-serie-digitaal werkend systeem volgens de uitvinding, 30 figuur 2 een tweede uitvoeringsvoarbeeld laat zien van een serie-parallel-serie-digitaal werkend systeem volgens de uitvinding.

Figuur 1 laat een eerste uitvoeringsvoarbeeld zien van een serie-parallel-serie-digitaal werkend systeem volgens de uitvinding.

In dit eerste uitvoeringsvoarbeeld is als digitaal werkend systeem 35 een schuifregister-geheugensysteem gekozen. Dit schuifregister-geheugen-systeem is opgenomen tussen een eerste databus 1 en een tweede data-bus 22 die elk n kanalen bevatten. De eerste en de tweede databus zijn of kunnen in wezen dezelfde zijn, het onderscheid is hier alleen 3401565 r ^ t EHN 11.039 5 duidelijkshalve gedaan. In dit uitvoeringsvoorbeeld zijn er n=4 kanalen aanwezig die met A, B, C en D zijn aangeduld. Over elk van deze kanalen warden serieel databits getransporteerd. Aan de eerste bus 1 respéktievelijk de tweede bus 22 zijn vier schakelsystemen 2, 3, 4 5 en 5 respéktievelijk 18, 19, 20 en 21 aangesloten. Deze schakelsystemen zijn bijvoorbeeld gevormd door T.I. 74 LS 153 (T.I. = Texas Instruments) geïntegreerde schakelingen. Elk schakelsysteem heeft vier mogelijke schakelstanden (A, B, C en D) waarbij elke schakelstand telkens een verbinding vormt met een respéktievelijk kanaal.

10 Het schuifregister-geheugensysteem bevat verder n digitaal verkende geheugeneenheden (10, 11, 12 en 13), die op zichzelf serie-parallel-serie geheugeneenheden zijn. Geheugeneenheid 10 heeft een ingang die via een vertragingselement 6 (bijvoorbeeld T.I. 74 LS 164) met het schakelsysteem 2 is verbonden, en een uitgang die via een 15 vertragingselement 14 net het schakelsysteem 18 is verbonden. Het schakelsysteem en het vertragingselement vormen tezamen een dataverkeersub-regelsysteem. Op analoge wijze zijn de geheugenelementen 11, 12 en 13 via respektievelijke vertragingselementen 7, 8, 9 en 15, 16, 17 met hun respéktievelijke schakelsystemen verbonden.

20 Elke geheugeneenheid bevat k (k>1) geheugenelementen (I, II, III, IV), waarbij in dit uitvoeringsvoorbeeld k=4 gekozen is. Verder bevat elke geheugeneenheid een demultiplexer (D) en een multiplexer (M).

De demultiplexer (D) verdeelt de inkomende seriële datastroon parallel over de verschillende geheugenelementen en de multiplexer (M) voegt 25 de databits aan de uitgangen van de verschillende elementen bij elkaar tot een datawoord wat vervolgens serieel aan de seriële uitgang van de geheugeneenheid wordt afgegeven.

Verondersteld is hier dat voor elke geheugeneenheid de demultiplexer de datas troon steeds in dezelfde volgorde over de verschillende ele-30 mental verdeelt. Hét zal duidelijk zijn dat de uitvinding hiertoe niet beperkt is.

Bij een geheugeneenheid die meerdere geheugenelementen bevat, treedt regelmatig het verschijnsel op dat ten gevolge van fabricage-fouten er één of meerdere geheugenelementen een defect vertonen en 35 dus niet voldoen aan de vereiste specificaties. Dit betekent echter niet noodzakelijk dat daarom de gehele geheugeneenheid oibruikbaar is. Door middel van bekende test- en meetmethoden kan men vaststellen welke geheugenelementen defect zijn.

8401569 gp * PHN 11.039 6

Voor het uitvoeringsvoorbeeld gegeven in figuur 1 wordt nu verondersteld dat voor elke geheugeneenheid 10, 11, 12 en 13 is vastgesteld, dat het geheugenelement II defect is. De geheugenelementen zijn verder nog wel bruikbaar, maar de informatie van de databits. welke 5 doorheen de geheugenelementen II worden geleid en aan de seriële uitgang van de geheugeneenheden wordt aangeboden, is onbetrouwbaar geworden. Door samenwerking van de schakelsystemen en de vertragings-elementen In het schuifregister-geheugensysteem volgens figuur 1 wordt nu bereikt dat qp de tweede databus 22 een signaal wordt afgegeven 10 waarbij slechts in één kanaal, in dit geval het kanaal B, onbetrouwbare informatie wordt af gegeven, terwijl aan de overige kanalen betrouwbare informatie wordt af gegeven.

De schakelsystemen 2, 3, 4 en 5 worden bestuurd door een besturingssysteem (in de figuur niet weergegeven) dat ervoor zorgt dat 15 telkens wanneer 2 bits uit de datastroom over een kanaal door een schakelsysteem zijn gepasseerd, dat schakelsysteem in een volgende positie wordt geschakeld. Het schakelsysteem dat vier schakelstanden heeft, geeft dus na één volledige omwenteling een 8-bits woord af aan zijn uitgang. Dat 8-bits woord bevat uit elk der vier kanalen 20 2 bits, de verschillende bits van de verschillende woorden zullen met kleine letters a^, b, ci, di (1 'Γi > 8) worden aangeduid, waarbij de letter het kanaal van herkomst aanduidt en de index de volgorde waarmee de bits in de tijd aan de uitgang van het schakelsysteem worden af gegeven. De omwentelingsrichting van de schakelaar is door middel 25 van een pijl weergegeven.

Veronderstel nu verder dat de schakelsystemen 2, 3, 4 en 5 een beginstand hebben zoals aangegeven in figuur 1. In deze beginstand worden nu door schakelsysteem 2 de bits a1 en a2 afkomstig van het kanaal A aan het vertragingselement 6 doorgeschakeld. Schakelsysteem 3 schakelt 30 in zijn beginstand de bits b^ en b2 afkomstig van het kanaal B door aan vertragingselement 7. Zo ook geldt voor de schakelsystemen 4 respektievelijk 5 die in hun beginstand de bits c^ en c2 respektievelijk d1 en d2 aan het vertragingselement 8 respektievelijk 9 doorschakelen (zie tabel). Vervolgens warden de schakelsystemen 2, 3, 4 35 en 5 één positie verdergeschakeld. Hierdoor schakelt nu het schakelsysteem 2 de bits b^ en bj afkomstig van het kanaal B door aan het vertragingselement 6. De respektievelijke schakelsystemen 3, 4, 5 schakelen de bits c^ en c4, d^ en d^, a^ en a^ door aan hun respektie- 8401569 *· ^ EHN 11.039 7 velijk vertragingselement 7, 8, 9. Dit proces van telkens twee bits van een kanaal door te schakelen aan een respektievelijk vertragingselement en vervolgens de schakelsystemen één stand verder te schakelen, wordt doorgezet voor de verschillende standen van de schakelaar 5 in een schakelsysteem.

Wanneer nu de schakelaars van de schakelsystemen 2, 3, 4 en 5 opnieuw in hun beginstand worden geschakeld, hebben zij een volledige omwenteling afgelegd en dat betékent dat er uit elk kanaal 8 bits zijn qpgencmen door het systeem. Door het schakelen echter zijn de 10 verschillende bits van de verschillende kanalen over de vier geheugensystemen verdeeld. De tabel (ingevoegd aan het slot van deze beschrijving laat in de eerste kolom datawoorden zien zoals deze worden aangeboden aan de ingang van hun respektievelijke vertragingselementen.

Zodra een bit afkomstig van een kanaal door een schakel-15 systeem is gepasseerd, wordt het aan een vertragingselement aangeboden. De bits warden met een welbepaalde bitfrequentie (f^) aan een uitgang van elk schakelsysteem aangeboden. De vertragingselementen hebben een vertragingstijd die overeenkomt met een geheel veelvoud van de bitperiode (T^ = 1/f^). m dit uitvoeringsvoorbeeld hebben 20 de vertragingselementen de hieronder gegeven vertragingstijd: vertragingstijd 6 : 0 x vertragingstijd 7 : 2 x vertragingstijd 8 : 4 xT^ vertragingstijd 9 : 6 x T^.

25 De tweede kolom van de tabel laat datawoorden zien zoals deze worden afgegeven door hun respektievelijke vertragingselementen.

De eerste en de tweede kolom van de tabel geven een momentopname weer, dat wil zeggen dat bijvoorbeeld bit b^ op nagenoeg hetzelfde moment aan de uitgang van schakelsysteem 3 wordt afgegeven als dat 30 bit ay aan de uitgang van vertragingselement 7 wordt afgegeven. Het accent bij de bits wijst erop dat deze bits afkomstig zijn van het daaraan voorafgaande woord.

Het vertragingselement 6 heeft een vertragingstijd van 0 x T^, wat zoveel betékent alsof de bits direct aan de geheugen-35 eenheid 10 worden af gegeven. Bij een praktische realisatie van het systeem kan dan zo'n vertragingselement 6 achterwege blijven. Vertragingselement 7 heeft een vertragingstijd van 2 x T^. Hierdoor vertoont de datastroom aan de uitgang van vertragingselement 7 een 8401569 PHN 11.039 8 „· % t vertraging van twee bits ten opzichte van de ingangsdatastroom. Dus wanneer bijvoorbeeld bit b^ wordt afgegeven aan de uitgang van scha-kelsysteem 3, dan wordt bit afgegeven van de uitgang van ver-tragingselement 7. Vertragingselement 8, respektievelijk 9 vertraagt 5 de datastroom over 4 respektievelijk 6 bits, zoals is aangegeven in de eerste en de tweede kolom van de tabel. Het effect van de ver-tragingselementen 6, 7, 8 en 9 is dat de datastroom van de Ingang van de geheugeneenheden 10, 11, 12 en 13 nu een in de tijd uniform patroon vertoont, zoals blijkt uit de tweede kolom van de tabel.

10 De datawoorden zoals weergegeven in de tweede kolom van de tabel worden nu aan de respektievelijke geheugeneenheden 10, 11, 12 en 13 aangeboden. In geheugeneenheid 10 worden door toedoen van demultiplexer D de bits a^ en door geheugenelement I geleid, de bits b^ en b4 door geheugenelement II, en de bits c,- en cg 15 respektievelijk dy en dg door geheugenelement III, respektievelijk geheugenelement IV geleid. Op analoge wijze wordt de datastroom door de verschillende geheugenelementen van de overige geheugeneenheden 11, 12 en 13 geleid. Verondersteld is hier dat de demultiplexers van de verschillende geheugeneenheden synchroon lopen bij de gegeven 20 nummering van de elementen.

Door toedoen van de vertragingselementen 6, 7, 8 en 9 en de demultiplexers van de verschillende geheugeneenheden zijn de verschillende bits van de datastroom afkomstig van kanaal B uit de eerste bus 1 telkens naar geheugenelement II geleid. Zoals reeds 25 vermeld, zijn in elk der geheugeneenheden de geheugenelementen II defect. Dit betekent nu dat aan de uitgang van de verschillende geheugeneenheden telkens ter plaatse van de bits b^ onbetrouwbare informatie aanwezig is in de datastroom. Dit is weergegeven door middel van streepjes in de datawoorden zoals geïllustreerd in de 30 derde kolom van de tabel.

Uit deze derde kolom blijkt dus nu dat de van kanaal B afkomstige datastroom verminkt is en dus geen betrouwbare informatie meer bevat ten gevolge van de defecte geheugenelementen II. Echter is alleen de van kanaal B afkomstige datastroom onbetrouwbaar geworden en 35 bevatten de van de overige kanalen afkomstige datastromen nog steeds betrouwbare informatie. Naar buiten toe, dat wil zeggen aan de aansluitingen van een systeem zoals afgebeeld in figuur 1, is dus alleen de datastroom over kanaal B onbetrouwbaar geworden.

8401569 EHN 11.039 9 ψ- %

Ten einde de verschillende bits weer cp hun aangewezen kanaal van de tweede databas 22 te brengen/ is enige reorganisatie nodig van de datastroom zoals deze wordt aangeboden aan de uitgang van de geheu-geneenheden. Hiervoor zorgen onder neer de vertragingselementen 14, 15/ 5 16 en 17 en de schakelsystemen 18, 19, 20 en 21. De vertragingselemen- ten 14, 15, 16 en 17 alsook de schakelsystemen 18, 19, 20 en 21 vormen telkens een dataverkeerregelsysteem. In dit uitvoer ingsvoorbeeld hebben deze vertragingselementen de hieronder gegeven vertragingstijd: vertragingselement 14 : 8 x 10 vertragingselement 15 : 6 x vertragingselement 16 : 4 x vertragingselement 17 : 2 xT^ waarbij opnieuw de bitperiode voorstelt. De aan de uitgang van de vertragingselementen 14, 15, 16 en 17 af gegeven datastroom. is weerge-15 geven in de vierde kolom van de tabel.

De schakelsystemen 18, 19, 20 en 21 werken op analoge manier en met dezelfde omwentelingssnelheid als de hiervoor beschreven schakelsystemen 2, 3, 4 en 5. Door middel van de schakelsystemen 18, 19, 20 en 21 worden de aan de uitgang van de vertragingselementen 14, 15, 16 20 en 17 afgegeven bits weer qp hun aangewezen kanaal geplaatst, dat wil zeggen het kanaal waarvan ze afkomstig waren.

De passage van de datastroom door een systeem zoals afgebeeld in figuur 1 heeft tot gevolg dat de uitgaande datastroom (op databus 22) naast de interne vertraging ten gevolge van de geheugeneenheden, 8 bits 25 is vertraagd ten opzichte van de ingaande datastroom (op databus 1) door toedoen van de vertragingselementen. Dit laatste is ook te herkennen in de tabel.

Figuur 2 laat een tweede uitvoeringsvoorbeeld zien van een serie-parallel-serie-digitaal werkend systeem volgens de uitvinding. Ook 30 hier is gekozen voor een serie-parallel-serie schuifregister-geheugen-systeem als digitaal werkend systeem. De onderdelen die dezelfde zijn als diegene uit het systeem van figuur 1 worden met hetzelfde ver-wijzingscijfer aangeduid. Echter in het systeem volgens figuur 2 bevindt zich het defecte geheugenelement niet steeds op dezelfde plaats ten 35 opzichte van de demltiplexerrotatie in de geheugeneenheid. De demul-tiplexerrotatie is verondersteld dezelfde te zijn voor alle geheugeneenheden. Door een geschikte keuze van de geheugeneenheden net één defect geheugenelement zijn in dit uitvoeringsvoorbeeld de vertragings-

84 0 1 5 δ S

Λ ΡΗΝ 11.039 10

./ V

elementen (zoals aangegeven in figuur 1) overbodig geworden zodat het dataverkeerregelsysteem nu slechts een schakelsysteem bevat. Voor het uitvoeringsvoorbeeld gegeven in.figuur 2 bevinden de defecte geheugenelementen zich op de hieronder gegeven locaties: 5 geheugeneenheid 10 : geheugenelement I geheugeneenheid 11 : geheugenelement IV geheugeneenheid 12 : geheugenelement III geheugeneenheid 13 : geheugenelement II.

De datastronen zoals deze worden afgegeven aan de uitgang 10 van de schakelsystemen 2, 3, 4 en 5 zijn in figuur weergegeven. Door toedoen van de demultiplexer D van geheugeneenheid 10 worden de bits a2, afgegeven aan de uitgang van schakelsysteem 2, naar het defecte geheugenelement I geleid. Aan de uitgang van geheugenelement 10 zullen dus de bits afkomstig van geheugenelement I onbetrouwbare informatie 15 bevatten. Daar de overige geheugenelementen goed zijn, bevatten de bits b_ b. cc cc d.. dD betrouwbare informatie.

3 4 5 6 7 8

De bits a~j en ag worden naar het defecte geheugenelement IV van geheugeneenheid 11 geleid. Hierdoor zal de uitgang van geheugeneenheid 11 qp de locatie van de bits a_, en ag geen betrouwbare informatie meer 20 aanwezig zijn. Zo ook worden voor geheugeneenheid 12 respéktievelijk 13 de bits a^ en ag, respektievelijk a^ en a^ naar de defecte geheugenelementen III, respektievelijk II geleid. De datastroom in kanaal A van de tweede databus 22 bevat dus onbetrouwbare informatie, terwijl in de overige kanalen betrouwbare informatie aanwezig is. De passage 25 van de datas tr oom doorheen het systeem zoals afgebeeld in figuur 2 heeft naast de interne vertraging ten gevolge van de geheugeneenheden geen verdere vertraging van die datas tr oom tot gevolg.

Het zal duidelijk zijn dat de uitvinding niet beperkt blijft tot toepassing met serie-parallel-serie schuifregister-geheugeneenheden 30 zoals afgebeeld in figuur 1 of 2. De uitvinding is van toepassing in elk serie-paralle-serie-digitaal werkend systeem en als digitaal werkende eenheden kunnen net zo goed microprocessoren, ALU's als elke andere serie-parallel-serie-dlgitaal werkende eenheid gebruikt worden.

35 Verder is zoals reeds opgemerkt het niet noodzakelijk dat de verschillende elementen van de digitaal werkende eenheid steeds in dezelfde volgorde warden bediend door toedoen van hun respektievelijke demiltiplexer. De volgorde binnen de eenheden mag in principe onderling 8401569 S- . EEN 11.039 11 verschillen, aangezien het leiden langs de geode en de defecte elementen gerealiseerd is door de onderlinge samenwerking tussen de demultiplexer van de eenheid en zijn respektievelijk dataverkeerregelsysteem.

C.C.D. (Charge Coupled Device) of bubble geheugens zijn s serie-parallel-serie-digitaal werkende eenheden waarin het verschijnsel van elementen die een defect vertonen regelmatig optreedt. Voor zulke geheugens biedt toepassing van de uitvinding dan ook een gunstige oplossing.

10 15 20 25 30 35 8401569 PHN 11.039 -12-

CO CD 1 GD

Ό a l O

N rs» i -o a I o lO “(O «o .

o -a a I

gg o T3 a I

tp is , —"sP «4· — Η ^ I o to a •H G _ _ _ d 0) , rn f? pd > I o το a Φ <L> _ _ _ Π) O 10 Π3 5 tyi — —

1 «j θ' I o -O

e ID ^ N

-σ -σ το το (» ir> pp «— Ό Ό TO T3

rrl tp -*· fNl W

μ O O O O

g* § o o o Ir

I β I I I I

H ' J J J

$ φ pp “ "jf gi a a a a SS ‘“"V*- ~"ιλ § § ° ρ α q vertr. *4- ιη co r^.

element co <β «ρ γμ

Ό Ό ΤΟ TO

in pp — Ό Ό ΤΟ Ό i© sp pg Top

rQ O O O O

51 H w pd _ “Vs §Q u U ° ° S’ * -P ΡΊ ”» "jp

Ü c -° -Q -a -O

d Φ cd v_ p» in 0) & f> f5 f3

t tp pg 05 to ~-P

Φ a o a o S (S’ — ~ps “In -pd 18¾ P q O o cd oo ao co -a a -to o rs p. t> is το o -a o

to (O U3 CO

IQ (_) T3 a -O

Μ in tn in in öi X o to a jo

5 ^ sp sp ~P ~P

ra X3 o το a

R J n PD PD PD

-Η 'g _o o το a

Qj >y PSI Psi pg Psi Ό e a jo o το § S σ' jo u -a" (Ö (0

............. I ............................. ............————. J

vertr. ςο co cn g element I <j 8401559

Claims (7)

1. Serie-parallel-serie-digitaal werkend systeem met ten minste een opslagfunctie , bevattende een eerste aantal n (n>1) serie-parallel-serie-^digitaal werkende eenheden die elk een tweede aantal k (k > 1) elementen bevatten waarvan er in elke eenheid een verder aantal r 5 (1 ir k) een defect vertonen, waarbij elke digitaal werkende eenheid een seriële ingang en een seriële uitgang heeft voor aansluiting met een bus, welke bus ten minste p (p > 1) kanalen bevat voor het serieel transport over elk kanaal van een datastroon van digitale bits, met het kenmerk, dat elke digitaal werkende eenheid ten minste (p-r) 10 (1 < p~r< k) goede elementen bevat, en waarbij de seriële ingang van elke digitaal werkende eenheid telkens verbonden is met een serieel aansluitingspmt van een respektievelijk dataverkeerregelsysteem dat p parallelle aansluitpunten bevat voor aansluiting met telkens één der p kanalen van de bus, welk dataverkeerregelsysteem voorzien is 15 voor het herverdelen van de datas troon afkomstig van de bus door achter eenvolgens binnen een bepaalde periode uit elk kanaal telkens een aantal bits op te halen en voor het leiden in samenwerking met zijn respektievelijk digitaal werkende eenheid van de bits afkomstig uit (p-r) verschillende kanalen langs de (p-r) goede elementen, en dat 20 de seriële uitgang van elke digitaal werkende eenheid telkens met een serieel aansluitingspmt van zijn respektievelijk dataverkeerregelsysteem is verbonden, welk dataverkeerregelsysteem verder voorzien is voor het herverdelen van de datas troon aan genoemde seriële uitgang door de bits aan die seriële uitgang opnieuw volgens een patroon te 25 rangschikken dat nagenoeg overeenkomt met het patroon van de bits over de bus.

2. Serie-parallel-serie-digitaal werkend systeem volgens conclusie 1, met het kenmerk, dat elk dataverkeerregelsysteem een eerste en een tweede dataverkeersubregelsysteem bevat die telkens van een 30 respektievelijk serieel aansluitingspmt en van respektievelijk p parallelle aansluitpunten zijn voorzien, waarbij het seriële aansluitingspmt van het eerste dataverkeersubregelsysteem verbonden is met de seriële ingang van zijn respektievelijk digitaal werkend element, en het serieel aansluitingspmt van het tweede dataverkeersubregel-35 systeem verbonden is met de seriële uitgang van zijn respektievelijk digitaal werkend element.

3. Serie-parallel-serie-digitaal werkend systeem volgens conclusie 2, met het kenmerk, dat het eerste respektievelijk het tweede 8401569 PHN 11.039 14 * r dataverkeersubregelsysteem een eerste respektievelijk een tweede schakelsysteem met p schakelstanden die successievelijk worden bediend voor bet vormen van een verbinding tussen één der parallelle aansluitpunten en het serieel aansluitpunt bevatten, waarbij de 5 n digitaal werkende· eenheden zodanig zijn gepositioneerd ten opzichte van de successievelijke schakelstanden van hun eerste schakelsysteem, dat de defecte elementen telkens bits afkomstig van dezelfde r kanalen aangeboden krijgen.

4. Serie-parallel-serie-digitaal werkend systeem volgens con-10 clusie 2, met het kenmerk, dat de verdeling van de datastroom aangeboden aan de seriële ingang van elk digitaal werkende eenheid volgens een welbepaalde volgorde over de verschillende elementen van die eenheid verdeelbaar is, en waarbij voor elke digitaal werkende eenheid de (p-r) goede elementen telkens op eenzelfde locatie ten opzichte van 15 genoemde volgorde zijn gelocaliseerd, waarbij het eerste respektievelijk het tweede dataverkeersubregelsysteem een eerste respektievelijk een tweede schakelsysteem met p schakelstanden die successievelijk worden bediend voor het vormen van een verbinding tussen één der parallelle aansluitpunten en het serieel aansluitpunt bevatten, en 20 waarbij in serie met elke digitaal werkende eenheid ten minste één vertragingselement is geschakeld voor het vertragen van de datastroom tussen eerste respektievelijk tweede schakelsysteem met ten minste één genoemde periode.

5. Serie-parallel-serie-digitaal werkend systeem volgens één 25 der voorgaande conclusies, met het kenmerk, dat per digitaal werkende eenheid het aantal elementen dat een defect vertoont gelijk aan één is.

6. Serie-parallel-serie-digitaal werkend systeem volgens één der voorgaande conclusies, met het kenmerk, dat het digitaal werkend systeem een schuif register-geheugensysteem bevat. 30

7. Serie-parallel-serie-digitaal werkend systeem volgens con clusie 6, met het kenmerk, dat het schuifregister-geheugen en geheugen van het type C.C.D. (Charge Coupled Device) is. 35 §4 0 1 5 6 9