JPH0740234B2 - Trace circuit - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はトレース回路に関し、特にマイクロコンピュー
タに実行過程をリアルタイムに記録するトレース回路に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a trace circuit, and more particularly to a trace circuit that records an execution process in a microcomputer in real time.

〔従来の技術〕[Conventional technology]

マイクロコンピュータを用いたシステムの開発を効果的
に行なう方法の１つに、マイクロコンピュータを実行さ
せ、その実行過程をリアルタイムにメモリに記録して、
後にそのデータを解析するという方法がある。One of the effective ways to develop a system using a microcomputer is to execute the microcomputer and record the execution process in a memory in real time.
There is a method to analyze the data later.

従来、第２図に示す実行過程を有するマイクロコンピュ
ータを用いたシステムの場合、その命令の実行を複数の
マシンサイクルM₁,M₂およびM₃上で行う。また、それぞ
れのマシンサイクルはクロック信号30からなる基本ステ
ートT₁,T₂,T₃およびT₄から構成されている。マイクロコ
ンピュータの実行過程を記録するのはＡなるマイクロコ
ンピュータのステータスデータとＢなるアドレスデータ
とを記録すれば良く、ステータスデータＡとアドレスデ
ータＢとはそれぞれ第２図に示すタイミングでマイクロ
コンピュータから入出力される。すなわち、ステータス
データＡはマシンサイクルM₁からM₃までのすべての基本
ステートで出力されるため、すべてのステートでこのデ
ータを記録する必要がある。アドレスデータＢは各マシ
ンサイクルの基本ステートT₁でのみ出力されるためT₁ス
テートでのみ記録すれば良い。Conventionally, in the case of a system using a microcomputer having the execution process shown in FIG. 2, the instruction is executed on a plurality of machine cycles M ₁ , M ₂ and M ₃ . Further, each machine cycle is composed of basic states T ₁ , T ₂ , T ₃ and T ₄ composed of a clock signal 30. The execution process of the microcomputer may be recorded by recording the status data of the microcomputer A and the address data B, and the status data A and the address data B are input from the microcomputer at the timings shown in FIG. Is output. That is, since the status data A is output in all the basic states from the machine cycle M ₁ to M ₃ , it is necessary to record this data in all the states. Since the address data B is output only in the basic state T ₁ of each machine cycle, it may be recorded only in the T ₁ state.

上記の実行過程を要する従来のマイクロコンピュータの
トレース回路は、第３図に示す構成となっていた。すな
わち、１は上記したマイクロコンピュータ、２はステー
タスデータＡ及びアドレスデータＢがパラレルに出力さ
れるデータバスである。20は実行過程を記録するメモリ
であり１ワードにはステータスデータＡ及びアドレスデ
ータＢが同時に記録される。22はメモリ20に対する書込
み及び読出しの制御回路であり、メモリ20のアドレスを
示すカウンタを含んでいる。15はアドレスデータＢの書
込制御信号、16はステータスデータＡの書込制御信号、
25は書込制御信号15,16の論理和信号でこの信号により
制御回路22にトレースデータのメモリ20への書込みが指
示される。24はメモリ20の読出制御信号である。11はシ
ステム共通バスであり、メモリ20とは接続バス21で、制
御回路22とは接続バス23で接続されている。The trace circuit of the conventional microcomputer which requires the above-described execution process has the configuration shown in FIG. That is, 1 is the microcomputer described above, and 2 is a data bus to which the status data A and the address data B are output in parallel. Reference numeral 20 is a memory for recording the execution process, and status data A and address data B are simultaneously recorded in one word. Reference numeral 22 is a write / read control circuit for the memory 20, and includes a counter indicating the address of the memory 20. 15 is a write control signal for address data B, 16 is a write control signal for status data A,
A logical sum signal 25 of the write control signals 15 and 16 instructs the control circuit 22 to write the trace data to the memory 20. Reference numeral 24 is a read control signal for the memory 20. Reference numeral 11 denotes a system common bus, which is connected to the memory 20 via a connection bus 21 and to the control circuit 22 via a connection bus 23.

次に、上述のトレース回路の動作を第２図を参照して説
明する。マイクロコンピュータ１がマシンサイクルM₁の
基本ステートT₁になると、ステータスデータＡ及びアド
レスデータＢをメモリ20に記録する必要があるため、書
込制御信号15,16がアクティブになる。書込制御信号15,
16の論理和信号25によりデータバス２上のデータをメモ
リ20に書込むよう制御回路22が指示され、メモリ20にス
テータスデータＡ及びアドレスデータＢが書込まれる。Next, the operation of the above trace circuit will be described with reference to FIG. When the microcomputer 1 enters the basic state T ₁ of the machine cycle M ₁ , it is necessary to record the status data A and the address data B in the memory 20, so the write control signals 15 and 16 become active. Write control signal 15,
The control circuit 22 is instructed to write the data on the data bus 2 into the memory 20 by the logical sum signal 25 of 16 and the status data A and the address data B are written into the memory 20.

マイクロコンピュータ１が基本ステートT₂,T₃,T₄に入る
と、ステータスデータＡのみを記録すれば良いので書込
制御信号16のみがアクティブになる。ただし、メモリ20
への論理和信号25はアクティブであり、データバス２上
のデータはそのままメモリ20に書込まれる。しかし、デ
ータバス２上のアドレスデータＢの部分には意味のある
データは存在していないので、メモリ20は無駄な情報を
この時に記録したことになる。When the microcomputer 1 enters the basic state _{T 2, T 3, T 4} , only the write control signal 16 is activated so may be recorded only status data A. However, memory 20
The OR signal 25 to is active, and the data on the data bus 2 is written to the memory 20 as it is. However, since no meaningful data exists in the address data B portion on the data bus 2, the memory 20 has recorded useless information at this time.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

上述した従来のトレース回路は、メモリが１個であるた
めメモリの１ワードに複数種類のトレースデータを記録
することになり、かつ、メモリ構成上トレースデータを
記録するタイミングをトレースデータの種類によって変
えることができず、メモリ内のトレースデータには不必
要なデータが多く含まれるという欠点がある。また、こ
のためにメモリ容量が大きくなるという欠点がある。Since the above-described conventional trace circuit has one memory, a plurality of types of trace data are recorded in one word of the memory, and the timing of recording the trace data is changed depending on the type of trace data due to the memory configuration. However, there is a drawback that the trace data in the memory contains a lot of unnecessary data. Further, this has a drawback that the memory capacity becomes large.

本発明の目的は、メモリ内に不必要なデータを含まず、
かつメモリ容量が小さくてすむトレース回路を提供する
ことにある。The purpose of the present invention is not to include unnecessary data in memory,
Another object is to provide a trace circuit that requires a small memory capacity.

〔問題点を解決するための手段〕 本発明のトレース回路は、マイクロコンピュータの時系
列に連なるサイクルタイム上での複数個の実行過程を示
す複数種類のデータを種類ごとに記録する複数個のメモ
リと、それぞれの該メモリの書込み及び読出しを制御す
る複数個の制御回路とを有するトレース回路において、
前記サイクルタイム内の所定の同一期間で前記複数個の
実行過程が同時に実行される際に前記メモリがすべて同
時にそれぞれの対応するデータを記録したか否かの情報
を前記複数個のメモリのうち少くとも１個のメモリに書
込む同時記録信号発生回路を有している。[Means for Solving the Problems] A trace circuit of the present invention is provided with a plurality of memories for recording a plurality of types of data indicating a plurality of execution processes on a cycle time of a microcomputer in a time series. And a trace circuit having a plurality of control circuits for controlling writing and reading of the respective memories,
When the plurality of execution processes are simultaneously performed in the same predetermined period within the cycle time, the information indicating whether or not the memories all simultaneously record the corresponding data is stored in the plurality of memories. Both have a simultaneous recording signal generating circuit for writing in one memory.

〔実施例〕〔Example〕

次に、本発明の実施例について図面を参照して説明す
る。Next, embodiments of the present invention will be described with reference to the drawings.

第１図は本発明の一実施例のブロック図である。FIG. 1 is a block diagram of an embodiment of the present invention.

第１図において、１は第２図に示すタイミングで出力さ
れるステータスデータＡ及びアドレスデータＢなる実行
過程を有するマイクロコンピュータである。８はアドレ
スデータＢを記録するメモリ、10はメモリ８に対する書
込み及び読出しの制御回路でアドレスカウンタを含んで
いる。15はメモリ８に対する書込制御信号、14は読出制
御信号である。４はステータスデータＡを記録するメモ
リ、６はアドレスカウンタを含むメモリ４に対する書込
み及び読出しの制御回路、16はメモリ４に対する書込制
御信号、13は読出制御信号である。３は書込制御信号1
5,16が同時にアクティブになった時に、この情報をデー
タバス２上のステータスデータＡに付加する同時記録信
号発生回路としてのマルチブレクサ、4aがこの情報を記
録するためのメモリ４における同時書込識別メモリ領域
である。また、5,7,9,12はそれぞれシステム共通バス11
との接続バスである。In FIG. 1, reference numeral 1 is a microcomputer having an execution process of status data A and address data B output at the timing shown in FIG. Reference numeral 8 is a memory for recording the address data B, and 10 is a write / read control circuit for the memory 8 and includes an address counter. Reference numeral 15 is a write control signal for the memory 8, and 14 is a read control signal. Reference numeral 4 is a memory for recording the status data A, 6 is a write / read control circuit for the memory 4 including an address counter, 16 is a write control signal for the memory 4, and 13 is a read control signal. 3 is a write control signal 1
When 5 and 16 are simultaneously activated, a multi-lexer as a simultaneous recording signal generating circuit for adding this information to the status data A on the data bus 2, 4a simultaneous write identification in the memory 4 for recording this information This is a memory area. Also, 5,7,9,12 are system common bus 11 respectively.
It is a connection bus with.

以下に、第１図に示す本発明の実施例のトレース回路の
動作について第２図を参照して説明する。The operation of the trace circuit according to the embodiment of the present invention shown in FIG. 1 will be described below with reference to FIG.

アドレスデータＢを記録する時、すなわち、基本ステー
トT₁には書込制御信号15がアクティブになり、データバ
ス２上のアドレスデータＢがメモリ８に書込まれる。ス
テータスデータＡを記録する時、すなわち、マシンサイ
クルM₁〜M₃のすべての基本ステートでは書込制御信号16
がステートごとにアクティブになり、データバス２上の
ステータスデータＡのメモリ４への書込みが行われる。When the address data B is recorded, that is, in the basic state T ₁ , the write control signal 15 becomes active, and the address data B on the data bus 2 is written in the memory 8. When the status data A is recorded, that is, in all the basic states of the machine cycles M _{1 to} M ₃ , the write control signal 16
Becomes active for each state, and the status data A on the data bus 2 is written to the memory 4.

書込制御信号15,16がともにアクティブになる各マシン
サイクルの基本ステートT₁には、マルチプレクサ３はメ
モリ4,8に同時に書込みが行われたことを示す情報を出
力し、この情報は同時書込識別メモリ領域4aに記録され
る。なお、書込制御信号15がアクティブでない時も、そ
の情報が同時書込識別メモリ領域4aに記録される。トレ
ースデータが２種類の場合は、同時書込識別メモリ領域
4aは各基本ステートごとに１ビットであり、同時に書込
みがあった場合は高レベル“1"が、そうでない場合は低
レベル“0"が記録される。In the basic state T ₁ of each machine cycle in which the write control signals 15 and 16 are both active, the multiplexer 3 outputs information indicating that the memories 4 and 8 are simultaneously written, and this information is written simultaneously. It is recorded in the embedded identification memory area 4a. Even when the write control signal 15 is not active, the information is recorded in the simultaneous write identification memory area 4a. If there are two types of trace data, the simultaneous write identification memory area
4a is 1 bit for each basic state, and if written simultaneously, a high level "1" is recorded, and if not, a low level "0" is recorded.

記録されたデータの読出しは次のように行う。The recorded data is read as follows.

メモリ４のステータスデータＡ又はメモリ８のアドレス
データＢのみを読出す時は、制御回路６又は10のカウン
タを読出したいアドレスにセットし、読出制御信号13又
は14をアクティブにすることにより読出されたデータが
システム共通バス11に出力される。When only the status data A of the memory 4 or the address data B of the memory 8 is read, it is read by setting the counter of the control circuit 6 or 10 to the address to be read and activating the read control signal 13 or 14. The data is output to the system common bus 11.

ステータスデータＡとアドレスデータＢとを読出す場
合、すなわち、マイクロコンピュータ１の実行過程をす
べて読出す場合には、まず、メモリ４のステータスデー
タＡを読出し同時書込識別メモリ領域4aに高レベル“1"
が書かれている場合にはメモリ８のアドレスデータＢを
も読出し、制御回路６及び10のカウンタ値を共に更新す
る。また、低レベル“0"が書かれている場合にはメモリ
４のステータスデータＡのみを読出し、制御回路６のカ
ウンタの値だけを更新する。このように、同時書込識別
メモリ領域4aの値に従ってメモリ４と８とのデータを読
出す。When the status data A and the address data B are read out, that is, when the entire execution process of the microcomputer 1 is read out, first, the status data A in the memory 4 is read out and a high level "" is read in the simultaneous write identification memory area 4a. 1 "
If is written, the address data B in the memory 8 is also read, and the counter values of the control circuits 6 and 10 are both updated. When the low level "0" is written, only the status data A of the memory 4 is read and only the counter value of the control circuit 6 is updated. In this way, the data in the memories 4 and 8 are read according to the value of the simultaneous write identification memory area 4a.

〔発明の効果〕〔The invention's effect〕

以上説明したように本発明のトレース回路は、トレース
データの種類別にメモリを構成し、それぞれのメモリに
独立してトレースデータの書込み及び読出しの制御回路
を設け、さらに複数のメモリ間で同期をとるために、複
数のメモリで同時に書込みがあったことを示す情報のた
めの領域を少くとも１個のメモリに設けたので、メモリ
内のデータには意味のないデータが含まれなくなり、メ
モリ容量を従来と比較して小さくすることができるとい
う効果がある。As described above, the trace circuit of the present invention configures a memory for each type of trace data, and independently provides a control circuit for writing and reading trace data to each memory, and further synchronizes between a plurality of memories. For this reason, since an area for information indicating that writing has been performed simultaneously in a plurality of memories is provided in at least one memory, meaningless data is not included in the data in the memory and the memory capacity is reduced. There is an effect that it can be made smaller than the conventional one.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の一実施例のブロック図、第２図はマイ
クロコンピュータの実行過程を説明するためのタイム
図、第３図は従来のトレース回路の一例のブロック図で
ある。 １……マイクロコンピュータ、２……データバス、３…
…マルチプレクサ、４……メモリ、4a……同時書込識別
メモリ領域、６……制御回路、８……メモリ、10……制
御回路、11……システム共通バス、13,14……読出制御
信号、15,16……書込制御信号、20……メモリ、22……
制御回路、24……読出制御信号、25……論理和信号、30
……クロック信号。FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a time diagram for explaining an execution process of a microcomputer, and FIG. 3 is a block diagram of an example of a conventional trace circuit. 1 ... Microcomputer, 2 ... Data bus, 3 ...
... Multiplexer, 4 ... Memory, 4a ... Simultaneous writing identification memory area, 6 ... Control circuit, 8 ... Memory, 10 ... Control circuit, 11 ... System common bus, 13, 14 ... Read control signal , 15,16 …… Write control signal, 20 …… Memory, 22 ……
Control circuit, 24 ... Read control signal, 25 ... OR signal, 30
…… Clock signal.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】マイクロコンピュータの時系列に連なるサ
イクルタイム上での実行過程で出力される複数種類のデ
ータを種類ごとに記録する複数個のメモリと、それぞれ
の該メモリの書込み及び読出しを制御する複数個の制御
回路とを有するトレース回路において、前記サイクルタ
イム内の所定の同一期間の実行過程で前記複数種類のデ
ータが同時に出力された際に前記メモリが全て同時にそ
れぞれの対応するデータを記録したか否かの情報を前記
複数個のメモリのうち少なくとも１個のメモリに書き込
む同時記録信号発生回路を有することを特徴とするトレ
ース回路。1. A plurality of memories for recording a plurality of types of data output in the course of execution on a cycle time of a microcomputer for each type, and controlling writing and reading of the respective memories. In a trace circuit having a plurality of control circuits, when the plurality of types of data are simultaneously output during execution of a predetermined same period within the cycle time, the memory simultaneously records respective corresponding data. A trace circuit having a simultaneous recording signal generation circuit for writing information on whether or not to at least one of the plurality of memories.