JPH081745B2 - シリアルアクセスメモリ - Google Patents
シリアルアクセスメモリInfo
- Publication number
- JPH081745B2 JPH081745B2 JP59260364A JP26036484A JPH081745B2 JP H081745 B2 JPH081745 B2 JP H081745B2 JP 59260364 A JP59260364 A JP 59260364A JP 26036484 A JP26036484 A JP 26036484A JP H081745 B2 JPH081745 B2 JP H081745B2
- Authority
- JP
- Japan
- Prior art keywords
- control signal
- external control
- activated
- access memory
- serial access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ、特に外部制御信号に同期して
発生する内部信号によりシリアルにデータの読出し、書
込みが行なわれるシリアルアクセスメモリに関する。
発生する内部信号によりシリアルにデータの読出し、書
込みが行なわれるシリアルアクセスメモリに関する。
昨今、音声信号、画像信号などの記憶素子として、シ
リアルに読出し、書込みを行なうことを特徴とする半導
体記憶回路（以下、シリアルアクセスメモリと称す）が
用いられてきている。
リアルに読出し、書込みを行なうことを特徴とする半導
体記憶回路（以下、シリアルアクセスメモリと称す）が
用いられてきている。
第４図はｍ×ｎビツトのメモリセルマトリツクス１を
持つこの種のシリアルアクセスメモリの従来例の概略図
である。ｎビツトデータレジスタ２はこのメモリセルマ
トリツクス１とデジツト線１対につき１ビツトの割合で
接続されており、インバータ４を介する外部制御信号φ
Iによりメモリセルマトリツクス１とデータレジスタ２
との間でデータの転送が行なわれる。
持つこの種のシリアルアクセスメモリの従来例の概略図
である。ｎビツトデータレジスタ２はこのメモリセルマ
トリツクス１とデジツト線１対につき１ビツトの割合で
接続されており、インバータ４を介する外部制御信号φ
Iによりメモリセルマトリツクス１とデータレジスタ２
との間でデータの転送が行なわれる。
読出し時には、外部制御信号φRによりインバータ５
を介して駆動されるｎビツトシフトレジスタ３によりｎ
ビツトデータレジスタ２の内容が順次選択され、出力回
路７を通して出力端子OUTにシリアルに出力される。一
方、書込み時には外部データDINの内容が、外部制御信
号φR，φWによりそれぞれインバータ5,ナンドゲート６
を介してｎビツトシフトレジスタ３により順次選択され
てｎビツトデータレジスタ２へシリアルに書込まれる。
を介して駆動されるｎビツトシフトレジスタ３によりｎ
ビツトデータレジスタ２の内容が順次選択され、出力回
路７を通して出力端子OUTにシリアルに出力される。一
方、書込み時には外部データDINの内容が、外部制御信
号φR，φWによりそれぞれインバータ5,ナンドゲート６
を介してｎビツトシフトレジスタ３により順次選択され
てｎビツトデータレジスタ２へシリアルに書込まれる。
第５図および第６図はそれぞれ上記の読出し、書込サ
イクルを示すタイムチヤートである。読出しサイクル
（第６図）において時刻t1に外部制御信号φIが活性化
（論理“H"レベルから“L"レベルへ遷移）すると、イン
バータ４により“H"の信号がデータレジスタ２に印加さ
れ、行セレクタ線（図示せず）の１つが“H"レベルにな
りメモリセルマトリツクス１からデータレジスタ２への
データの転送が行なわれる。この時、シフトレジスタ３
の初期化がそのリセツト線（図示せず）を介して同時に
行なわれる。その後時刻t2に、外部制御信号φRが活性
化（論理“H"レベルから“L"レベルへ遷移）すると、イ
ンバータ５を介して内部制御信号Cが活性化（GNDレベ
ルから電源レベルへ遷移）する。内部制御信号Cが活
性化するとある一定の時間TAC経過後シフトレジスタ３
により選択されたデータレジスタ２からの情報D1がI/O
バス９を通つて出力回路７から出力端子OUTへ出力され
る。このとき、書込み系の外部制御信号φRは非活性
（論理“H"レベル）状態でなければならない。以後、以
上のサイクルが繰返されて情報D2……が出力端子OUTに
出力される。
イクルを示すタイムチヤートである。読出しサイクル
（第６図）において時刻t1に外部制御信号φIが活性化
（論理“H"レベルから“L"レベルへ遷移）すると、イン
バータ４により“H"の信号がデータレジスタ２に印加さ
れ、行セレクタ線（図示せず）の１つが“H"レベルにな
りメモリセルマトリツクス１からデータレジスタ２への
データの転送が行なわれる。この時、シフトレジスタ３
の初期化がそのリセツト線（図示せず）を介して同時に
行なわれる。その後時刻t2に、外部制御信号φRが活性
化（論理“H"レベルから“L"レベルへ遷移）すると、イ
ンバータ５を介して内部制御信号Cが活性化（GNDレベ
ルから電源レベルへ遷移）する。内部制御信号Cが活
性化するとある一定の時間TAC経過後シフトレジスタ３
により選択されたデータレジスタ２からの情報D1がI/O
バス９を通つて出力回路７から出力端子OUTへ出力され
る。このとき、書込み系の外部制御信号φRは非活性
（論理“H"レベル）状態でなければならない。以後、以
上のサイクルが繰返されて情報D2……が出力端子OUTに
出力される。
一方、書込みサイクル（第６図）においては、外部制
御信号φI，φRおよび内部制御信号Cの活性化が図示
のように行なわれ、外部入力データDIN1,DIN2……が入
力回路８を介してｎビツトデータレジスタ２へ順次書込
まれる。その後データレジスタ２からメモリセルマトリ
ツクス１へのデータ伝送が行なわれる。
御信号φI，φRおよび内部制御信号Cの活性化が図示
のように行なわれ、外部入力データDIN1,DIN2……が入
力回路８を介してｎビツトデータレジスタ２へ順次書込
まれる。その後データレジスタ２からメモリセルマトリ
ツクス１へのデータ伝送が行なわれる。
ところで、読出しサイクルにおけるアクセス時間TAC
は理想的には零であることが望ましいが、実際にはプロ
セス条件、電源電圧、周囲温度などの影響を受け易く零
ではない。
は理想的には零であることが望ましいが、実際にはプロ
セス条件、電源電圧、周囲温度などの影響を受け易く零
ではない。
本発明の目的は、読出しサイクルにおける実効的なア
クセス時間を零にするシリアルアクセスメモリを提供す
ることである。
クセス時間を零にするシリアルアクセスメモリを提供す
ることである。
本発明のシリアルアクセスメモリは、センスアンプの
活性化制御を行う第一の外部制御信号（ΦI）と、前記
第一の外部制御信号非活性化後に活性化する第二の外部
制御信号（ΦR）と、前記第二の外部制御信号に同期し
て活性化する第一の内部制御信号（φC）、および第三
の外部制御信号（ΦW）により、シリアル書き込み、読
み出しが行われるシリアルアクセスメモリにおいて、読
み出し動作時に、前記第一の外部制御信号活性化後、あ
る一定時間遅れて活性化する第二の内部制御信号
（φE）により前記第一の内部制御信号を活性化するこ
とにより、前記第二の外部制御信号が活性化する前に、
先頭番地のデータを出力せしめる論理回路を設けたこと
を特徴とする。
活性化制御を行う第一の外部制御信号（ΦI）と、前記
第一の外部制御信号非活性化後に活性化する第二の外部
制御信号（ΦR）と、前記第二の外部制御信号に同期し
て活性化する第一の内部制御信号（φC）、および第三
の外部制御信号（ΦW）により、シリアル書き込み、読
み出しが行われるシリアルアクセスメモリにおいて、読
み出し動作時に、前記第一の外部制御信号活性化後、あ
る一定時間遅れて活性化する第二の内部制御信号
（φE）により前記第一の内部制御信号を活性化するこ
とにより、前記第二の外部制御信号が活性化する前に、
先頭番地のデータを出力せしめる論理回路を設けたこと
を特徴とする。
以下図面を参照して本発明の実施例を説明する。
第１図は本発明のシリアルアクセスメモリの第１の実
施例を示すブロツク図である。本実施例は、第４図に示
す従来例において、読出し準備完了信号Eが加えられ
るとともに、第４図のインバータ５のかわりに読出し準
備完了信号Eと外部制御信号φWとの論理積をとるアン
ドゲート11と、外部制御信号φRを反転するインバータ1
2と、アンドゲート11とインバータ12の論理和をとり内
部制御信号Cを出力するオアゲート10を設けたもので
ある。上述のアンドゲート11,ナンドゲート12およびオ
アゲート10よりなる論理回路の出力である内部制御信号
Cは外部制御信号φRの活性化時、もしくは外部制御信
号φWが非活性状態（論理“H"レベル）かつ読出し準備
完了信号Eが活性状態（電源レベル）のとき活性化す
る。
施例を示すブロツク図である。本実施例は、第４図に示
す従来例において、読出し準備完了信号Eが加えられ
るとともに、第４図のインバータ５のかわりに読出し準
備完了信号Eと外部制御信号φWとの論理積をとるアン
ドゲート11と、外部制御信号φRを反転するインバータ1
2と、アンドゲート11とインバータ12の論理和をとり内
部制御信号Cを出力するオアゲート10を設けたもので
ある。上述のアンドゲート11,ナンドゲート12およびオ
アゲート10よりなる論理回路の出力である内部制御信号
Cは外部制御信号φRの活性化時、もしくは外部制御信
号φWが非活性状態（論理“H"レベル）かつ読出し準備
完了信号Eが活性状態（電源レベル）のとき活性化す
る。
第２図は第１図のシリアルアクセスメモリの読出しサ
イクルのタイムチヤートである。外部制御信号φIが時
刻t1に活性化し、外部制御信号φRが時刻t3に最初に活
性化する前の時刻t2に読出し準備完了信号Eが活性化
して（もちろん、外部制御信号φWは非活性状態）、内
部制御信号Cが活性化し、外部制御信号φRが最初に活
性化する時刻t3以前にデータレジスタ２の０番地の情報
D1が読出され、出力端子OUTに出力される。したがつ
て、時刻t3において外部制御信号φRが最初に活性化し
たときには、データレジスタ２の０番地の情報D1はずれ
て出力端子OUTに出力されており、実質的なアクセス時
間が零となる。そしてこの時刻t3における外部制御信号
φRの活性化により内部制御信号Cが活性化して次の番
地、すなわち１番地の情報D2が読出される。同様にし
て、時刻t4……における外部制御信号φRの活性化によ
り、２番地の情報D3……が読出される。
イクルのタイムチヤートである。外部制御信号φIが時
刻t1に活性化し、外部制御信号φRが時刻t3に最初に活
性化する前の時刻t2に読出し準備完了信号Eが活性化
して（もちろん、外部制御信号φWは非活性状態）、内
部制御信号Cが活性化し、外部制御信号φRが最初に活
性化する時刻t3以前にデータレジスタ２の０番地の情報
D1が読出され、出力端子OUTに出力される。したがつ
て、時刻t3において外部制御信号φRが最初に活性化し
たときには、データレジスタ２の０番地の情報D1はずれ
て出力端子OUTに出力されており、実質的なアクセス時
間が零となる。そしてこの時刻t3における外部制御信号
φRの活性化により内部制御信号Cが活性化して次の番
地、すなわち１番地の情報D2が読出される。同様にし
て、時刻t4……における外部制御信号φRの活性化によ
り、２番地の情報D3……が読出される。
第３図は第１図のシリアルアクセスメモリの書込みサ
イクルのタイムチヤートである。読出し準備完了信号
Eが時刻t2に活性化しても内部制御信号Cはこれにより
活性化しないので読出し準備完了信号Eの影響を受け
ず、第４図に示す従来例における書込みと全く同様の動
作を行なうことができる。
イクルのタイムチヤートである。読出し準備完了信号
Eが時刻t2に活性化しても内部制御信号Cはこれにより
活性化しないので読出し準備完了信号Eの影響を受け
ず、第４図に示す従来例における書込みと全く同様の動
作を行なうことができる。
第７図は第４図のｎビツトシフトレジスタ３のかわり
に列デコーダ13と列カウンタ14とをもつて構成したシリ
アルアクセスメモリの従来例であるが、このシリアルア
クセスメモリにも本発明を適用することが可能である。
に列デコーダ13と列カウンタ14とをもつて構成したシリ
アルアクセスメモリの従来例であるが、このシリアルア
クセスメモリにも本発明を適用することが可能である。
本発明は以上説明したように、読出し動作時に、内部
制御信号を外部制御信号が活性化する前に活性化し当該
外部制御信号が最初に活性化する前に先頭番地のデータ
を出力せしめる論理回路を備えることにより読出しサイ
クルの実効アクセス時間を零とする効果がある。
制御信号を外部制御信号が活性化する前に活性化し当該
外部制御信号が最初に活性化する前に先頭番地のデータ
を出力せしめる論理回路を備えることにより読出しサイ
クルの実効アクセス時間を零とする効果がある。
第１図は本発明によるシリアルアクセスメモリの一の実
施例のブロツク図，第２図および第３図は第１図の実施
例のそれぞれの読出しおよび書込動作時のタイムチヤー
ト，第４図はシリアルアクセスメモリの従来例のブロツ
ク図，第５図および第６図は第４図の従来例におけるそ
れぞれ読出しおよび書込動作のタイムチヤート，第７図
はシリアルアクセスメモリの別の従来例のブロツク図で
ある。C ……内部制御信号，φI，φW，φR……外部制御信
号,10……オアゲート,11……アンドゲート,12……イン
バータ。
施例のブロツク図，第２図および第３図は第１図の実施
例のそれぞれの読出しおよび書込動作時のタイムチヤー
ト，第４図はシリアルアクセスメモリの従来例のブロツ
ク図，第５図および第６図は第４図の従来例におけるそ
れぞれ読出しおよび書込動作のタイムチヤート，第７図
はシリアルアクセスメモリの別の従来例のブロツク図で
ある。C ……内部制御信号，φI，φW，φR……外部制御信
号,10……オアゲート,11……アンドゲート,12……イン
バータ。
Claims (1)
- 【請求項１】センスアンプの活性化制御を行う第一の外
部制御信号と、前記第一の外部制御信号非活性化後に活
性化する第二の外部制御信号と、前記第二の外部制御信
号に同期して活性化する第一の内部制御信号、および第
三の外部制御信号により、シリアル書き込み、読み出し
が行われるシリアルアクセスメモリにおいて、 読み出し動作時に、前記第一の外部制御信号活性後、あ
る一定時間遅れて活性化する第二の内部制御信号により
前記第一の内部制御信号を活性化することにより、前記
第二の外部制御信号が活性化する前に、先頭番地のデー
タを出力せしめる論理回路を設けたことを特徴とするシ
リアルアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59260364A JPH081745B2 (ja) | 1984-12-10 | 1984-12-10 | シリアルアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59260364A JPH081745B2 (ja) | 1984-12-10 | 1984-12-10 | シリアルアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61139990A JPS61139990A (ja) | 1986-06-27 |
| JPH081745B2 true JPH081745B2 (ja) | 1996-01-10 |
Family
ID=17346906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59260364A Expired - Lifetime JPH081745B2 (ja) | 1984-12-10 | 1984-12-10 | シリアルアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081745B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817030B2 (ja) * | 1986-12-19 | 1996-02-21 | 富士通株式会社 | 半導体記憶装置 |
| JPS63155498A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0817029B2 (ja) * | 1986-12-19 | 1996-02-21 | 富士通株式会社 | 半導体記憶装置 |
| US4873671A (en) * | 1988-01-28 | 1989-10-10 | National Semiconductor Corporation | Sequential read access of serial memories with a user defined starting address |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5956276A (ja) * | 1982-09-24 | 1984-03-31 | Hitachi Ltd | 半導体記憶装置 |
-
1984
- 1984-12-10 JP JP59260364A patent/JPH081745B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61139990A (ja) | 1986-06-27 |
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