SU1003151A1 - Запоминающее устройство с контролем информации при записи - Google Patents
Запоминающее устройство с контролем информации при записи Download PDFInfo
- Publication number
- SU1003151A1 SU1003151A1 SU813343868A SU3343868A SU1003151A1 SU 1003151 A1 SU1003151 A1 SU 1003151A1 SU 813343868 A SU813343868 A SU 813343868A SU 3343868 A SU3343868 A SU 3343868A SU 1003151 A1 SU1003151 A1 SU 1003151A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- register
- input
- recording
- control unit
- Prior art date
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
(5) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОНТРОЛЕМ ИНФОРМАЦИИ ПРИ ЗАПИСИ
1
Устройство относитс к запоминающим устройствам и может быть использовано дл контрол записи информации в запоминающие устройства.
Известно запоминающее устройство с контролем информации, содержащее адресный блок, блок формировани данных , блок управлени , счетчик, регистры и блок сравнени , причем выходы блока управлени подключены соответственно к входам адресного блока , блока формировани данных, к счетчику и первому регистру, выходы счетчика и первого регистра подключены к входам блока сравнени и второго регистра, выход которого соедкнен с выходом устройства, выход блока сравнени подключен к олному из входов блока управлени l .
Один из недостатков этого устройства заключаетс в большом времени обращени к накопителю из-за предварительного тестировани накопител , при этом не исключаютс искажени ,
возникающие при записи информации, предназначенной дл хранени в накопителе после тестировани . Другой недостаток устройства заключаетс в больших аппаратурных затратах, вызванных необходимостью хранени тестовых программ и организации тестировани накопител по этим программам .
Из известных устройств наиболее близким техническим решением к предлагаемому вл етс запоминающее устройство с самоконтролем, содержащее накопитель, входной и выходной регистры числа, блок контрол , эле15 мент задержки и блок управлени , причем выходы регистров соединены с блоком контрол , выход которого подключен к входу накопител ., св занному с контрольным разр дом накопител ;
)
20
Claims (2)
- а вход элемента задержки подключен к выходу контрольного разр да накопител , а его выход - к счетным входам выходного регистра. Работа уст31 ройства заключаетс в записи числа в накопитель через входной регистр, затем считывании этого числа из накопител , записи его в выходной регистр и сравнении двух чисел, записанных во входном и выходном регистрах. По результату сравнени вырабатываетс сигнал ошибки. Если при записи числа произошла ошибка, число во входном регистре инвертируетс и повторно записываетс по этому же адресу в накопитель . При этом в контрольный разр д накопител записываетс сигнал логическа 1, который при считываНИИ числа из накопител инвертирует его в выходном регистре 2 . Один из недостатков этого устройства заключаетс в его низком быстродействии , св занном с необходимостью двукратного обращени к накопителю: вначале выполн етс цикл записи,а за-тем цикл считывани числа из накопител и записи его в выходной регистр Другой недостаток устройства заключаетс в том, что при записи инвертированного числа в накопитель возможно по вление ошибки, котора приведет к дополнительному инвертированию числа т.е. число запишетс в пр мом коде, а в этом случае число.записываетс с - п -V ошибкой, в этой ситуации произойдет зацикливание и дальнейша запись информации в накопитель невозможна. Цель изобретени - увеличение быст родействи устройства. Поставленна цель достигаетс тем, что в запоминающее устройство с контролем информации при записи, содержащее регистр числа,формирователь сиг налов записи, блок контрол , накопитель , блок местного управлени и последовательно соединенные регистр адреса и дешифратор адреса, выход которого подключен к одному из входов накопител , другие входы которого соеди нены с выходами регистра числа и формировател сигналов записи, а выход подключен к одному из входов блока контрол , другой вход которого соединен с выходом регистра числа, введены распределитель импульсов и элемент И, первый вход которого подключен к выходу блока контрол , второйк одноуу из выходов распределител им пульсов, а выход вл етс управл ющ| м выходом устройства, причем вход распределител импульсов соединен с выходом блока местного управлени , а другие выходы подключены соотзетствен 151 4 но к входам регистра числа, формировател сигналов записи и регистра адреса . На чертеже представлена Структурна схема предлагаемого устройства. Устройство содержит накопитель 1, блок 2 местного управлени , блок 3 контрол , регистр k числа, распределитель 5 импульсов, формирователь 6 сигналов записи, элемент И 7 , регистр 8 адреса, дешифратор 9 адреса. Устройство имеет входы 10-12 и выходы 13 и k. Устройство работает следующим образом . По сигналам на входе 10 блок 2 местного управлени синхронизирует ре боту устройства в процессе записи. По сигналам от блока 2 распределитель 5 формирует последовательность синхронизирующих импульсов, с помощью которых производитс запись в накопитель 1 и контроль числа в цикле записи . Дл записи числа в накопитель по входу 12 поступает код адреса выбираемой чейки пам ти, а по входу 10 - сопутствующие коду адреса управл ющие сигналы, под действием которых блок 2 и распределитель 5 выдают сигнал, с помощью которого код адреса записываетс в регистр 4 числа. Записываемое число по входу 11 поступает на регистр k числа. Под действием управл ющих сигналов по входу 10 распределитель 5 выдает сигнал, по которому число записываетс в регистр числа. Через некоторое врем , большее чем врем переходных процессов в регистре k числа и врем установки числа на входе накопител 1, распределитель 5 формирует и выдает сигнал, который поступает на формирователь 6. Сформированным сигналом записи с выхода формировател 6 число записываетс & выбранную чейку накопител 1. После окончани действи сигнала записи и переходных процессов, св занных с действием это го сигнала, на выходе 1 устанавливаетс код числа, записанный в выбранную чейку накопител 1. При этом код адреса удерживаетс на входе 12 еще некоторое врем , поддержива тем самым наличие кода числа на выходе 1, ив это врем число на выходе достоверно . Контроль записанного числа в накопитель 1 блоком 3 контрол производитс в то врем , когда число на выходе 51003 накопител 1 достоверно. В это врем распределитель 5 выдает сигнал, открывающий элемент И 7, и результат Еравнени чисел выдаетс на выход 13. Если число записано в накопитель 1 без ошибки, то распределитель 5 выдает сигнал в регистр 8 адреса и изме н ет его состо ние на единицу. Пос- ледующее число, поступающее по входу 11, будет записано в следующую чей- ю ку накопител 1. В случае записи числа в накопитель 1 с ошибкой на выход 13 поступает сигнал, информирующий процессор или другое устройство о том что прозошла запись с ошибкой. Одновременно этот сигнал поступает в блок 2 и прекращает цикл записи и распределитель 5 не выдает сигнал дл изменени состо ни регистра 8 адреса . Технико-экономическое преимущество предлагаемого устройства заключаетс в том, что введение распредели тел импульсов и элемента И, а также функциональных св зей между ними поз вол ет производить контроль записи информации на максимальной частоте обращени , определ емой типом примен емых микросхем пам ти в накопителе при этом сокращаетс врем обмена между запоминающим устройством и устройством , выдающим информацию (нгпример, . процессором ЦВМ),Сокращение времени об мена обусловлено исключением цикла считывани информации, равного по дли тельности циклу записи. S 51 Формула изобретени Запоминающее устройство с контролем информации при записи, содержащее регистр числа, формирователь сигналов записи, блок контрол , накопитель блок местного управлени и последовательно соединенные регистр адреса и дешифратор адреса, выход которого подключен к одному из входов накопител , другие входы которого соединены С выходами регистра числа и. формировател сигналов записи, а выход подключен к одному из входов блока контрол , другой вход которого соединен с выходом регистра числа, о тличающеес тем, что, с целью увеличени быстродействи устройства , в него введены распределитель импульсов и элемент И, первый вход которого подключен к выходу блока контрол , второй - к одному из выходов распределител импульсов, а выход вл етс управл ющим выходом устройства , причем вход распределител импульсов соединен с выходом блока местного управлени , а другие выходы подключены соответственно к входам регистра числа формировател сигналов записи и регистра адреса. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 601762, кл. G 11 С 29/00,.1977.
- 2. Авторское свидетельство СССР № 497639, кл. G 11 С 29/00, 1975 ( прототип).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813343868A SU1003151A1 (ru) | 1981-10-09 | 1981-10-09 | Запоминающее устройство с контролем информации при записи |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813343868A SU1003151A1 (ru) | 1981-10-09 | 1981-10-09 | Запоминающее устройство с контролем информации при записи |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1003151A1 true SU1003151A1 (ru) | 1983-03-07 |
Family
ID=20978935
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU813343868A SU1003151A1 (ru) | 1981-10-09 | 1981-10-09 | Запоминающее устройство с контролем информации при записи |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1003151A1 (ru) |
-
1981
- 1981-10-09 SU SU813343868A patent/SU1003151A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3548177A (en) | Computer error anticipator and cycle extender | |
SU1003151A1 (ru) | Запоминающее устройство с контролем информации при записи | |
SU1053161A1 (ru) | Устройство управлени дл доменной пам ти | |
JPS5947364B2 (ja) | プリアンブル検出装置 | |
SU1396160A1 (ru) | Запоминающее устройство с тестовым самоконтролем | |
SU1478210A1 (ru) | Устройство дл сортировки информации | |
SU1587517A1 (ru) | Устройство дл адресации буферной пам ти | |
SU691925A1 (ru) | Запоминающее устройство | |
SU1596333A1 (ru) | Устройство дл обнаружени ошибок при передаче информации | |
SU670958A2 (ru) | Устройство дл обработки телеизмерительной информации | |
SU1211735A1 (ru) | Устройство дл контрол хода программы | |
SU989555A1 (ru) | Устройство дл ввода информации | |
SU515154A1 (ru) | Буферное запоминающее устройство | |
SU886057A1 (ru) | Частотно-импульсное запоминающее устройство | |
SU377738A1 (ru) | Описание изобретения | |
SU1705873A1 (ru) | Устройство дл контрол оперативных накопителей | |
SU1430960A1 (ru) | Устройство дл контрол хода программ ЭВМ | |
SU824319A1 (ru) | Запоминающее устройство с самоконтролем | |
SU1108511A1 (ru) | Запоминающее устройство с самоконтролем | |
SU907582A1 (ru) | Ассоциативное запоминающее устройство | |
RU1833857C (ru) | Устройство дл вывода информации | |
SU1361632A1 (ru) | Буферное запоминающее устройство | |
SU1488815A1 (ru) | Устройство для сопряжения источника и приемника информации | |
SU1606972A1 (ru) | Устройство дл сортировки информации | |
SU1280458A1 (ru) | Буферное запоминающее устройство |