JP3468621B2 - 半導体装置およびその製法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は大電流がえられるパ
ワーＭＯＳＦＥＴを有する半導体装置に関する。さらに
詳しくは、大電流がえられ、かつ、ドレイン電極が半導
体基板の表面側からとり出され、パワーＭＯＳＦＥＴが
他の素子とともにＩＣとして１チップ化しうる半導体装
置に関する。
ワーＭＯＳＦＥＴを有する半導体装置に関する。さらに
詳しくは、大電流がえられ、かつ、ドレイン電極が半導
体基板の表面側からとり出され、パワーＭＯＳＦＥＴが
他の素子とともにＩＣとして１チップ化しうる半導体装
置に関する。
【０００２】
【従来の技術】従来のＭＯＳＦＥＴは、図８に示される
ような構造のものが知られている。図８（ａ）に示され
る構造は従来から最も汎用されているロジック小信号ト
ランジスタ用の横型ＭＯＳＦＥＴで、ｐ-型半導体基板
５１にｎ+型のソース領域５２、ドレイン領域５３が形
成され、そのあいだのチャネル領域５１ａ上に絶縁膜５
４を介してゲート電極Ｇが形成されている。なお、Ｓ、
Ｄはそれぞれソース電極、ドレイン電極である。
ような構造のものが知られている。図８（ａ）に示され
る構造は従来から最も汎用されているロジック小信号ト
ランジスタ用の横型ＭＯＳＦＥＴで、ｐ-型半導体基板
５１にｎ+型のソース領域５２、ドレイン領域５３が形
成され、そのあいだのチャネル領域５１ａ上に絶縁膜５
４を介してゲート電極Ｇが形成されている。なお、Ｓ、
Ｄはそれぞれソース電極、ドレイン電極である。
【０００３】図８（ｂ）〜（ｃ）に示される構造は、大
電流を必要とするパワー用のため、チャネル幅を増大す
る際に問題化するオン抵抗の増大を防ぐため、縦方向の
半導体基板の底面側に広く電流経路を広げた縦型ＭＯＳ
ＦＥＴの構造である。図８（ｂ）〜（ｃ）において、ｎ
+型のサブ基板６１上にドレイン領域とするｎ-型半導体
層６２をエピキタキシャル成長し、チャネル領域６３ａ
を形成するｐ-型半導体領域６３およびｎ+型のソース領
域６４が形成されている。これらの構造は２回の拡散に
よりソース領域６４、チャネル領域６３ａ、ドレイン領
域６２が分離されるため、ダブルディフェーズドドレイ
ン構造（ＤＭＯＳ）といわれている。
電流を必要とするパワー用のため、チャネル幅を増大す
る際に問題化するオン抵抗の増大を防ぐため、縦方向の
半導体基板の底面側に広く電流経路を広げた縦型ＭＯＳ
ＦＥＴの構造である。図８（ｂ）〜（ｃ）において、ｎ
+型のサブ基板６１上にドレイン領域とするｎ-型半導体
層６２をエピキタキシャル成長し、チャネル領域６３ａ
を形成するｐ-型半導体領域６３およびｎ+型のソース領
域６４が形成されている。これらの構造は２回の拡散に
よりソース領域６４、チャネル領域６３ａ、ドレイン領
域６２が分離されるため、ダブルディフェーズドドレイ
ン構造（ＤＭＯＳ）といわれている。
【０００４】図８（ｂ）に示される構造はｐ-型半導体
領域６３とｎ+型のソース領域６４を貫通してＶ字状の
エッチングが施され、絶縁膜６５を介してゲート電極Ｇ
が設けられることにより半導体基板（サブ基板６１と半
導体層６２）の縦方向にソース領域６４、チャネル領域
６３ａ、ドレイン領域６２が形成され、ドレイン電極Ｄ
は半導体基板の裏面に設けられて縦方向に電流が流れ
る。
領域６３とｎ+型のソース領域６４を貫通してＶ字状の
エッチングが施され、絶縁膜６５を介してゲート電極Ｇ
が設けられることにより半導体基板（サブ基板６１と半
導体層６２）の縦方向にソース領域６４、チャネル領域
６３ａ、ドレイン領域６２が形成され、ドレイン電極Ｄ
は半導体基板の裏面に設けられて縦方向に電流が流れ
る。
【０００５】また、図８（ｃ）に示される構造は、ゲー
ト電極Ｇは半導体基板（サブ基板６１と半導体層６２）
の表面に設けられ、チャネル幅を大きくするため、ソー
ス領域６４とチャネル領域６３ａを形成するｐ-型領域
６３をドレイン領域６２の両側に設け、電流は半導体基
板の下面側に流れるようにし、ドレイン電極Ｄが半導体
基板の裏面に設けられている。
ト電極Ｇは半導体基板（サブ基板６１と半導体層６２）
の表面に設けられ、チャネル幅を大きくするため、ソー
ス領域６４とチャネル領域６３ａを形成するｐ-型領域
６３をドレイン領域６２の両側に設け、電流は半導体基
板の下面側に流れるようにし、ドレイン電極Ｄが半導体
基板の裏面に設けられている。
【０００６】図８（ｄ）に示される構造は、ドレイン領
域となるｎ-型半導体基板５５にチャネル領域５６ａを
形成するｐ-型領域５６が形成され、該ｐ-型領域５６内
にｎ+型のソース領域５７が設けられ、ソース・ドレイ
ン間の耐圧をもたせるのに必要な距離ｈだけチャネル領
域５６ａから離れた位置のｎ-型半導体基板５５の表面
にｎ+型のドレイン電極形成領域５８が設けられてい
る。この構造は、チャネル幅を広くした横型のＤＭＯＳ
構造としたもので、ロジック小信号トランジスタと組合
せて利用できる構造のものである。
域となるｎ-型半導体基板５５にチャネル領域５６ａを
形成するｐ-型領域５６が形成され、該ｐ-型領域５６内
にｎ+型のソース領域５７が設けられ、ソース・ドレイ
ン間の耐圧をもたせるのに必要な距離ｈだけチャネル領
域５６ａから離れた位置のｎ-型半導体基板５５の表面
にｎ+型のドレイン電極形成領域５８が設けられてい
る。この構造は、チャネル幅を広くした横型のＤＭＯＳ
構造としたもので、ロジック小信号トランジスタと組合
せて利用できる構造のものである。
【０００７】
【発明が解決しようとする課題】図８（ａ）に示される
ロジック小信号用トランジスタの構造では、電流経路が
半導体基板の表面層であるため、大電流をうるためには
チャネル幅を広くしてオン抵抗を下げなければならな
い。そのため、この構造で大電流のＭＯＳＦＥＴにする
ためには、大面積が必要となり、チップサイズが大型化
するという問題がある。
ロジック小信号用トランジスタの構造では、電流経路が
半導体基板の表面層であるため、大電流をうるためには
チャネル幅を広くしてオン抵抗を下げなければならな
い。そのため、この構造で大電流のＭＯＳＦＥＴにする
ためには、大面積が必要となり、チップサイズが大型化
するという問題がある。
【０００８】また、図８（ｂ）〜（ｃ）に示される縦型
ＭＯＳＦＥＴでは、電流経路が半導体基板に垂直方向
で、半導体基板の底面全面を電流経路として使えるが、
ドレイン電極が半導体基板の裏面に設けられることにな
り、他の半導体素子とともに１チップ化して利用するこ
とができないという問題がある。さらに、ＤＭＯＳ構造
では表面チャネル部の濃度制御が難しく、しきい値電圧
の制御性がよくないという問題がある。
ＭＯＳＦＥＴでは、電流経路が半導体基板に垂直方向
で、半導体基板の底面全面を電流経路として使えるが、
ドレイン電極が半導体基板の裏面に設けられることにな
り、他の半導体素子とともに１チップ化して利用するこ
とができないという問題がある。さらに、ＤＭＯＳ構造
では表面チャネル部の濃度制御が難しく、しきい値電圧
の制御性がよくないという問題がある。
【０００９】さらに、図８（ｄ）に示される横型ＤＭＯ
ＳＦＥＴでは、図８（ａ）の構造と同様に、電流経路は
半導体基板の表面層であり、基本的にはロジック小信号
トランジスタと同様に大電流用にするためには大面積と
なり、縦型ＤＭＯＳに比べてオン抵抗が高くなるという
問題がある。
ＳＦＥＴでは、図８（ａ）の構造と同様に、電流経路は
半導体基板の表面層であり、基本的にはロジック小信号
トランジスタと同様に大電流用にするためには大面積と
なり、縦型ＤＭＯＳに比べてオン抵抗が高くなるという
問題がある。
【００１０】本発明はこのような横型ＭＯＳＦＥＴのオ
ン抵抗が高いという欠点を改善し、かつ、縦型ＭＯＳＦ
ＥＴの裏面電極の欠点を改善し、オン抵抗が小さく、小
さなチップ面積で、かつ、他の半導体素子とともに１チ
ップＩＣ化を可能とするパワーＭＯＳＦＥＴを有する半
導体装置およびその製法を提供することを目的とする。
ン抵抗が高いという欠点を改善し、かつ、縦型ＭＯＳＦ
ＥＴの裏面電極の欠点を改善し、オン抵抗が小さく、小
さなチップ面積で、かつ、他の半導体素子とともに１チ
ップＩＣ化を可能とするパワーＭＯＳＦＥＴを有する半
導体装置およびその製法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
第２導電型のサブ基板と、該サブ基板の一部表面に形成
される高濃度不純物の第１導電型の第１の埋込層と、前
記サブ基板および該第１の埋込層上に設けられる第１導
電型半導体層と、前記第１導電型半導体層に形成される
第２導電型半導体領域と、該第２導電型半導体領域の表
面側に相互に分離して形成される第１導電型のソース領
域およびドレイン領域と、前記第１導電型半導体層の表
面側に前記ドレイン領域と異なる場所に形成され、か
つ、前記ドレイン領域との間に前記ソース領域が位置す
るように形成される第１導電型のドレイン電極形成領域
と、該ドレイン電極形成領域および前記ドレイン領域を
それぞれ前記第１の埋込層と接続する第１導電型の高濃
度不純物領域と、前記ソース領域とドレイン領域との間
隙部で、前記第２導電型半導体領域上に絶縁膜を介して
設けられるゲート電極と、前記ソース領域およびドレイ
ン電極形成領域にそれぞれ接続して設けられるソース電
極およびドレイン電極とを具備している。
第２導電型のサブ基板と、該サブ基板の一部表面に形成
される高濃度不純物の第１導電型の第１の埋込層と、前
記サブ基板および該第１の埋込層上に設けられる第１導
電型半導体層と、前記第１導電型半導体層に形成される
第２導電型半導体領域と、該第２導電型半導体領域の表
面側に相互に分離して形成される第１導電型のソース領
域およびドレイン領域と、前記第１導電型半導体層の表
面側に前記ドレイン領域と異なる場所に形成され、か
つ、前記ドレイン領域との間に前記ソース領域が位置す
るように形成される第１導電型のドレイン電極形成領域
と、該ドレイン電極形成領域および前記ドレイン領域を
それぞれ前記第１の埋込層と接続する第１導電型の高濃
度不純物領域と、前記ソース領域とドレイン領域との間
隙部で、前記第２導電型半導体領域上に絶縁膜を介して
設けられるゲート電極と、前記ソース領域およびドレイ
ン電極形成領域にそれぞれ接続して設けられるソース電
極およびドレイン電極とを具備している。
【００１２】ここに第１導電型および第２導電型とは、
半導体のｎ型またはｐ型の一方を第１導電型とすると
き、他方のｐ型またはｎ型が第２導電型であることを意
味する。
半導体のｎ型またはｐ型の一方を第１導電型とすると
き、他方のｐ型またはｎ型が第２導電型であることを意
味する。
【００１３】
【００１４】前記ソース領域が前記ドレイン領域の両側
に設けられ、前記ドレイン領域の両側のゲート電極が、
該ドレイン領域上の厚い絶縁膜上で連続して形成される
ことが、小さいゲート電極を効率よく確実に形成するこ
とができるため好ましい。
に設けられ、前記ドレイン領域の両側のゲート電極が、
該ドレイン領域上の厚い絶縁膜上で連続して形成される
ことが、小さいゲート電極を効率よく確実に形成するこ
とができるため好ましい。
【００１５】前記ソース領域と前記第１の埋込層とのあ
いだに第２導電型の高濃度不純物の第２の埋込層が設け
られていることが、寄生バイポーラトランジスタの電流
増幅率を低下させることができるため好ましい。また、
前記ソース領域と前記ドレイン電極形成領域との間に前
記第２の埋込層に達するように第２導電型の高濃度不純
物領域が設けられることにより、横方向の寄生バイポー
ラトランジスタの電流増幅率を低下させることができ
る。
いだに第２導電型の高濃度不純物の第２の埋込層が設け
られていることが、寄生バイポーラトランジスタの電流
増幅率を低下させることができるため好ましい。また、
前記ソース領域と前記ドレイン電極形成領域との間に前
記第２の埋込層に達するように第２導電型の高濃度不純
物領域が設けられることにより、横方向の寄生バイポー
ラトランジスタの電流増幅率を低下させることができ
る。
【００１６】本発明の半導体装置の製法は、（ａ）第２
導電型のサブ基板に第１導電型の第１の埋込層を形成す
るための第１導電型不純物領域を形成し、（ｂ）前記サ
ブ基板の表面に第１導電型の半導体層をエピタキシャル
成長することにより前記サブ基板と該第１導電型半導体
層との間に前記第１の埋込層を形成し、（ｃ）前記第１
の埋込層上における前記第１導電型の半導体層に第２導
電型不純物を導入して第２導電型半導体領域を形成し、
（ｄ）ドレイン領域およびドレイン電極形成領域をそれ
ぞれ形成する場所のそれぞれの中央部に前記第１の埋込
層と接続するように第１導電型不純物を導入することに
より、第１導電型の高濃度不純物領域を形成し、（ｅ）
前記第２導電型半導体領域の表面側で、前記第１導電型
の高濃度不純物領域を形成した近傍およびソース領域形
成場所に第１導電型不純物を導入することにより、相互
に分離したソース領域およびドレイン領域を形成すると
ともに、前記ドレイン領域と異なる場所に、かつ、前記
ドレイン領域との間に前記ソース領域が位置するように
ドレイン電極形成領域を形成し、（ｆ）前記ソース領域
およびドレイン領域の間隙部の表面に、絶縁膜を介して
ゲート電極を形成するとともに、前記ソース領域および
ドレイン電極形成領域にそれぞれソース電極およびドレ
イン電極を形成することを特徴とする。
導電型のサブ基板に第１導電型の第１の埋込層を形成す
るための第１導電型不純物領域を形成し、（ｂ）前記サ
ブ基板の表面に第１導電型の半導体層をエピタキシャル
成長することにより前記サブ基板と該第１導電型半導体
層との間に前記第１の埋込層を形成し、（ｃ）前記第１
の埋込層上における前記第１導電型の半導体層に第２導
電型不純物を導入して第２導電型半導体領域を形成し、
（ｄ）ドレイン領域およびドレイン電極形成領域をそれ
ぞれ形成する場所のそれぞれの中央部に前記第１の埋込
層と接続するように第１導電型不純物を導入することに
より、第１導電型の高濃度不純物領域を形成し、（ｅ）
前記第２導電型半導体領域の表面側で、前記第１導電型
の高濃度不純物領域を形成した近傍およびソース領域形
成場所に第１導電型不純物を導入することにより、相互
に分離したソース領域およびドレイン領域を形成すると
ともに、前記ドレイン領域と異なる場所に、かつ、前記
ドレイン領域との間に前記ソース領域が位置するように
ドレイン電極形成領域を形成し、（ｆ）前記ソース領域
およびドレイン領域の間隙部の表面に、絶縁膜を介して
ゲート電極を形成するとともに、前記ソース領域および
ドレイン電極形成領域にそれぞれソース電極およびドレ
イン電極を形成することを特徴とする。
【００１７】前記製法において、（ａ）工程と（ｂ）工
程とのあいだに第１導電型のエピタキシャル層を成長す
ることにより第１の埋込層を形成し、該第１の埋込層の
一部に第２の埋込層を形成するための第２導電型不純物
を導入する工程を付加することが、第１の埋込層と第２
の埋込層とのあいだの耐圧を向上させることができる点
から好ましい。
程とのあいだに第１導電型のエピタキシャル層を成長す
ることにより第１の埋込層を形成し、該第１の埋込層の
一部に第２の埋込層を形成するための第２導電型不純物
を導入する工程を付加することが、第１の埋込層と第２
の埋込層とのあいだの耐圧を向上させることができる点
から好ましい。
【００１８】
【発明の実施の形態】つぎに、本発明の半導体装置およ
びその製法について説明をする。
びその製法について説明をする。
【００１９】図１は本発明の半導体装置の一実施形態の
断面説明図、図２は他の実施形態を示す説明図、図３〜
４は図１の製造工程を示す図、図５はパワーＭＯＳＦＥ
Ｔにロジック用のＣＭＯＳＦＥＴがさらに設けられた状
態を示す図、図６はさらに他の実施形態の断面説明図、
図７は図６の製造工程を示す図である。
断面説明図、図２は他の実施形態を示す説明図、図３〜
４は図１の製造工程を示す図、図５はパワーＭＯＳＦＥ
Ｔにロジック用のＣＭＯＳＦＥＴがさらに設けられた状
態を示す図、図６はさらに他の実施形態の断面説明図、
図７は図６の製造工程を示す図である。
【００２０】図１において１は第２導電型である、たと
えばｐ-型のサブ基板で、２は第１導電型である、たと
えばｎ+型の第１の埋込層、３は第２導電型である、た
とえばｐ+型の第２の埋込層、４はたとえばｎ-型の第１
導電型の半導体層、５は第１導電型半導体層４に第２導
電型の不純物が導入されて形成された、たとえばｐウェ
ルからなる第２導電型半導体領域、６はたとえばｎ+型
からなる第１導電型のドレイン領域、７はドレイン領域
６と同じ導電型のソース領域、８は同じく、たとえばｎ
+型である第１導電型のドレイン電極形成領域、９はｎ+
型のソース領域７とｎ+型のドレイン電極形成領域８と
のあいだに形成される横方向の寄生バイポーラトランジ
スタの電流増幅率を低下させるため、およびソース領域
７と第２導電型半導体領域５とにまたがるコンタクトを
形成するため、高濃度不純物領域としたｐ+型領域であ
る。６ａおよび８ａはドレイン領域６およびドレイン電
極形成領域８をそれぞれ第１の埋込層２と電気的に接続
するために、ドレイン領域６およびドレイン電極形成領
域８にそれぞれの領域と同じ導電型の不純物を拡散して
形成した第１導電型の高濃度不純物領域である。なお、
１０は酸化ケイ素やチッ化ケイ素などからなる絶縁膜
で、Ｄはドレイン電極、Ｓはソース電極、Ｇはゲート電
極をそれぞれ示す。また、ここではサブ基板１と半導体
層４とを併せて半導体基板という。
えばｐ-型のサブ基板で、２は第１導電型である、たと
えばｎ+型の第１の埋込層、３は第２導電型である、た
とえばｐ+型の第２の埋込層、４はたとえばｎ-型の第１
導電型の半導体層、５は第１導電型半導体層４に第２導
電型の不純物が導入されて形成された、たとえばｐウェ
ルからなる第２導電型半導体領域、６はたとえばｎ+型
からなる第１導電型のドレイン領域、７はドレイン領域
６と同じ導電型のソース領域、８は同じく、たとえばｎ
+型である第１導電型のドレイン電極形成領域、９はｎ+
型のソース領域７とｎ+型のドレイン電極形成領域８と
のあいだに形成される横方向の寄生バイポーラトランジ
スタの電流増幅率を低下させるため、およびソース領域
７と第２導電型半導体領域５とにまたがるコンタクトを
形成するため、高濃度不純物領域としたｐ+型領域であ
る。６ａおよび８ａはドレイン領域６およびドレイン電
極形成領域８をそれぞれ第１の埋込層２と電気的に接続
するために、ドレイン領域６およびドレイン電極形成領
域８にそれぞれの領域と同じ導電型の不純物を拡散して
形成した第１導電型の高濃度不純物領域である。なお、
１０は酸化ケイ素やチッ化ケイ素などからなる絶縁膜
で、Ｄはドレイン電極、Ｓはソース電極、Ｇはゲート電
極をそれぞれ示す。また、ここではサブ基板１と半導体
層４とを併せて半導体基板という。
【００２１】この構造でソース領域７とドレイン領域６
とのあいだに挟まれる第２導電型半導体領域（ｐウェ
ル）５の表面層がチャネル領域５ａとなり、その表面上
に薄い絶縁膜１０ａを介して設けられたゲート電極Ｇに
よりオンオフが制御されるＭＯＳＦＥＴが形成される。
その結果、オン電流のキャリアの流れはソース領域７か
らチャネル領域５ａを経てドレイン領域６に流れ、ドレ
イン領域６から高濃度不純物領域６ａを経て第１の埋込
層２に流れ、第１の埋込層２、高濃度不純物領域８ａお
よびドレイン電極形成領域８を経てドレイン電極Ｄに流
れる。なお、この例では、ドレイン領域６の両側のゲー
ト電極Ｇが、ドレイン領域６上の厚い絶縁膜１０上で連
結して設けられている。このような構造にすることによ
り、ゲート電極Ｇの占める領域を小さくでき、かつ、ゲ
ート電極部の幅を必要なだけ広げてゲートの入力抵抗を
下げるばあいにも、直下のドレイン領域のサイズに合わ
せて広げることができ、素子サイズを大きくする必要が
ないという利点がある。
とのあいだに挟まれる第２導電型半導体領域（ｐウェ
ル）５の表面層がチャネル領域５ａとなり、その表面上
に薄い絶縁膜１０ａを介して設けられたゲート電極Ｇに
よりオンオフが制御されるＭＯＳＦＥＴが形成される。
その結果、オン電流のキャリアの流れはソース領域７か
らチャネル領域５ａを経てドレイン領域６に流れ、ドレ
イン領域６から高濃度不純物領域６ａを経て第１の埋込
層２に流れ、第１の埋込層２、高濃度不純物領域８ａお
よびドレイン電極形成領域８を経てドレイン電極Ｄに流
れる。なお、この例では、ドレイン領域６の両側のゲー
ト電極Ｇが、ドレイン領域６上の厚い絶縁膜１０上で連
結して設けられている。このような構造にすることによ
り、ゲート電極Ｇの占める領域を小さくでき、かつ、ゲ
ート電極部の幅を必要なだけ広げてゲートの入力抵抗を
下げるばあいにも、直下のドレイン領域のサイズに合わ
せて広げることができ、素子サイズを大きくする必要が
ないという利点がある。
【００２２】この構造のＭＯＳＦＥＴが図２に示される
ように（図２（ｂ）では簡略化して図示されている）、
第１の埋込層２上にソース領域７とドレイン領域６とが
交互に多数個繰り返して設けられていることによりチャ
ネル幅を広く形成することができ、大電流をうることが
できる。このような構造にしても各々のドレイン領域６
にそれぞれ電極を形成する必要がなく第１の埋込層２の
端部に１〜２箇所ドレイン電極Ｄを形成すればよいた
め、狭い領域で連続してソース領域７とドレイン領域６
を多数形成することができ、大電流をえやすい。しかも
ドレイン電流は高濃度不純物領域である第１の埋込層２
を経由して流れるため、オン抵抗を充分小さくすること
ができる。その結果、低電圧で大電流がえられ、低消費
電力のＩＣ化が可能となる。
ように（図２（ｂ）では簡略化して図示されている）、
第１の埋込層２上にソース領域７とドレイン領域６とが
交互に多数個繰り返して設けられていることによりチャ
ネル幅を広く形成することができ、大電流をうることが
できる。このような構造にしても各々のドレイン領域６
にそれぞれ電極を形成する必要がなく第１の埋込層２の
端部に１〜２箇所ドレイン電極Ｄを形成すればよいた
め、狭い領域で連続してソース領域７とドレイン領域６
を多数形成することができ、大電流をえやすい。しかも
ドレイン電流は高濃度不純物領域である第１の埋込層２
を経由して流れるため、オン抵抗を充分小さくすること
ができる。その結果、低電圧で大電流がえられ、低消費
電力のＩＣ化が可能となる。
【００２３】さらに、本発明ではＭＯＳ構造を表面不純
物濃度がチャネル領域内で均一であるシングルドレイン
構造としているため、表面チャネル部の濃度制御が容易
となり、しきい値電圧の制御性が向上する。
物濃度がチャネル領域内で均一であるシングルドレイン
構造としているため、表面チャネル部の濃度制御が容易
となり、しきい値電圧の制御性が向上する。
【００２４】図１に示される構造で、ｐ+型の第２の埋
込層３はソース領域７のｎ+型と第２導電型半導体領域
（ｐウェル）５と第１の埋込層２のｎ+型とのあいだに
形成される縦方向の寄生バイポーラトランジスタの電流
増幅率を低下させ寄生トランジスタが機能しないように
するためのもので、ｐ+型領域９と同様の機能を果す。
込層３はソース領域７のｎ+型と第２導電型半導体領域
（ｐウェル）５と第１の埋込層２のｎ+型とのあいだに
形成される縦方向の寄生バイポーラトランジスタの電流
増幅率を低下させ寄生トランジスタが機能しないように
するためのもので、ｐ+型領域９と同様の機能を果す。
【００２５】本発明の構造のＭＯＳＦＥＴは、前述のよ
うに半導体基板（サブ基板１と半導体層４）の表面から
半導体基板内の第１の埋込層２に向かって電流経路が形
成され、半導体基板の縦方向に電流が流れる。そのた
め、小さなチップ面積でオン抵抗の小さい大電流がえら
れる。しかもドレイン電極Ｄは半導体基板の裏面側では
なく、高濃度不純物の第１の埋込層２、高濃度不純物領
域８ａおよび高濃度不純物のドレイン電極形成領域８を
経由して半導体基板の表面側から取り出される。この電
流経路は高濃度不純物領域で形成されているため、オン
抵抗は非常に小さい。さらに、ドレイン電極Ｄが半導体
基板の表面から取り出されているため、他のロジック用
のＣＭＯＳなどとともに１チップ化することが容易で、
大電流がえられるパワーＭＯＳＦＥＴと他の信号処理用
などの半導体素子とを１チップ化した半導体装置がえら
れる。さらに、ドレイン電極形成場所の自由度が上が
り、レイアウトの設計が容易になる。
うに半導体基板（サブ基板１と半導体層４）の表面から
半導体基板内の第１の埋込層２に向かって電流経路が形
成され、半導体基板の縦方向に電流が流れる。そのた
め、小さなチップ面積でオン抵抗の小さい大電流がえら
れる。しかもドレイン電極Ｄは半導体基板の裏面側では
なく、高濃度不純物の第１の埋込層２、高濃度不純物領
域８ａおよび高濃度不純物のドレイン電極形成領域８を
経由して半導体基板の表面側から取り出される。この電
流経路は高濃度不純物領域で形成されているため、オン
抵抗は非常に小さい。さらに、ドレイン電極Ｄが半導体
基板の表面から取り出されているため、他のロジック用
のＣＭＯＳなどとともに１チップ化することが容易で、
大電流がえられるパワーＭＯＳＦＥＴと他の信号処理用
などの半導体素子とを１チップ化した半導体装置がえら
れる。さらに、ドレイン電極形成場所の自由度が上が
り、レイアウトの設計が容易になる。
【００２６】つぎに、図１に示されるパワーＭＯＳＦＥ
Ｔの製法について図３〜４を参照しながら説明する。
Ｔの製法について図３〜４を参照しながら説明する。
【００２７】まず、図３（ａ）に示されるように、ｐ-
型のサブ基板１の表面にＳｉＯ2などからなるマスク１
１を形成し、第１の埋込層の形成場所に開口部１１ａを
設け、第１の埋込層を形成するためのリンやヒ素などの
ｎ型不純物を拡散またはイオン注入法などにより導入
し、ｎ+型領域２１を形成する。
型のサブ基板１の表面にＳｉＯ2などからなるマスク１
１を形成し、第１の埋込層の形成場所に開口部１１ａを
設け、第１の埋込層を形成するためのリンやヒ素などの
ｎ型不純物を拡散またはイオン注入法などにより導入
し、ｎ+型領域２１を形成する。
【００２８】つぎに、図３（ｂ）に示されるように、第
２の埋込層を形成するため、サブ基板１の表面に再度Ｓ
ｉＯ2などからなるマスク１２を形成し、ボロンＢ+など
のｐ型不純物イオンを打ち込む。
２の埋込層を形成するため、サブ基板１の表面に再度Ｓ
ｉＯ2などからなるマスク１２を形成し、ボロンＢ+など
のｐ型不純物イオンを打ち込む。
【００２９】そののち図３（ｃ）に示されるようにｎ-
型の半導体層（ｎ-Ｅｐｉ）４をエピキタキシャル成長
する。この際、前工程で導入したｎ+型領域２１および
ｐ型不純物イオンが半導体層４側にも拡散し、ｎ+型の
第１の埋込層２およびｐ+型の第２の埋込層３が形成さ
れる。
型の半導体層（ｎ-Ｅｐｉ）４をエピキタキシャル成長
する。この際、前工程で導入したｎ+型領域２１および
ｐ型不純物イオンが半導体層４側にも拡散し、ｎ+型の
第１の埋込層２およびｐ+型の第２の埋込層３が形成さ
れる。
【００３０】つぎに、図３（ｄ）に示されるように、ｎ
-型の半導体層４の第１の埋込層２上でパワーＭＯＳＦ
ＥＴの形成場所に第２導電型不純物を導入して、たとえ
ばｐウェル（ｐ／Ｗ）の第２導電型半導体領域５を形成
する。
-型の半導体層４の第１の埋込層２上でパワーＭＯＳＦ
ＥＴの形成場所に第２導電型不純物を導入して、たとえ
ばｐウェル（ｐ／Ｗ）の第２導電型半導体領域５を形成
する。
【００３１】つぎに、図４（ｅ）に示されるように、ド
レイン領域およびドレイン電極形成領域の中心部となる
場所にこれらと同じ導電型の不純物を拡散などにより導
入してｎ+型の高濃度不純物領域６ａおよび８ａを形成
する。そののち、さらに酸化ケイ素やチッ化ケイ素など
からなるマスク１５をパターニングして、第２の埋込層
３に達するようにｐ+型領域９を形成する。なお、ｎ+型
の高濃度不純物領域６ａおよび８ａとｐ+型領域９との
形成順序は逆でもよい。
レイン領域およびドレイン電極形成領域の中心部となる
場所にこれらと同じ導電型の不純物を拡散などにより導
入してｎ+型の高濃度不純物領域６ａおよび８ａを形成
する。そののち、さらに酸化ケイ素やチッ化ケイ素など
からなるマスク１５をパターニングして、第２の埋込層
３に達するようにｐ+型領域９を形成する。なお、ｎ+型
の高濃度不純物領域６ａおよび８ａとｐ+型領域９との
形成順序は逆でもよい。
【００３２】ついで図４（ｆ）に示されるように、さら
にマスク１６をパターニングしてそれぞれｎ+型からな
るドレイン領域６、ソース領域７およびドレイン電極形
成領域８をｎ型不純物の拡散などにより形成する。その
結果、ｎ+型の高濃度不純物領域６ａおよび８ａを介し
て、ドレイン領域６およびドレイン電極形成領域８が第
１の埋込層２と電気的に接続される。
にマスク１６をパターニングしてそれぞれｎ+型からな
るドレイン領域６、ソース領域７およびドレイン電極形
成領域８をｎ型不純物の拡散などにより形成する。その
結果、ｎ+型の高濃度不純物領域６ａおよび８ａを介し
て、ドレイン領域６およびドレイン電極形成領域８が第
１の埋込層２と電気的に接続される。
【００３３】そののち、図１に示されるように各電極
Ｄ、Ｓ、Ｇを形成することにより本発明のパワーＭＯＳ
ＦＥＴ部が形成される。なお、酸化ケイ素やチッ化ケイ
素などからなる絶縁膜１０はチャネル領域５ａの上のみ
をエッチングして取りさり、ゲート絶縁膜とする絶縁膜
１０ａを薄く形成する。
Ｄ、Ｓ、Ｇを形成することにより本発明のパワーＭＯＳ
ＦＥＴ部が形成される。なお、酸化ケイ素やチッ化ケイ
素などからなる絶縁膜１０はチャネル領域５ａの上のみ
をエッチングして取りさり、ゲート絶縁膜とする絶縁膜
１０ａを薄く形成する。
【００３４】図５はパワーＭＯＳＦＥＴ部とともにＣＭ
ＯＳＦＥＴ部を形成するばあいのＣＭＯＳＦＥＴ部を示
す図である。図５に示す左端のドレイン電極Ｄは図１に
示すパワーＭＯＳＦＥＴ部の右端のドレイン電極Ｄを示
し、その右側にさらにＣＭＯＳＦＥＴ部が形成されてい
るものである。
ＯＳＦＥＴ部を形成するばあいのＣＭＯＳＦＥＴ部を示
す図である。図５に示す左端のドレイン電極Ｄは図１に
示すパワーＭＯＳＦＥＴ部の右端のドレイン電極Ｄを示
し、その右側にさらにＣＭＯＳＦＥＴ部が形成されてい
るものである。
【００３５】図５において、３１はＣＭＯＳＦＥＴ部の
寄生バイポーラトランジスタの電流増幅率を低下させ、
寄生トランジスタが機能しないようにするための、たと
えばｎ+型の第３の埋込層、３２および３４はＣＭＯＳ
ＦＥＴ部を他の領域から分離するアイソレーション領域
のｐ+領域およびｐウェル（ｐ／Ｗ）をそれぞれ示し、
３３はＮＭＯＳを形成するためのｐウェル（ｐ／Ｗ）、
３６および３７はＰＭＯＳのソース領域およびドレイン
領域、３８および３９はＮＭＯＳのソース領域およびド
レイン領域である。これらのｎ+領域およびｐ+領域はそ
れぞれパワーＭＯＳＦＥＴのそれぞれの領域の形成の際
に同時に形成され、マスキングだけで特別の工程を必要
とすることなく形成される。この例のようにアイソレー
ション領域を形成することにより、パワーＭＯＳＦＥＴ
とＣＭＯＳロジック部とを別電位に分離できる。Ｂｉ−
ＣＭＯＳのばあいも同様である。
寄生バイポーラトランジスタの電流増幅率を低下させ、
寄生トランジスタが機能しないようにするための、たと
えばｎ+型の第３の埋込層、３２および３４はＣＭＯＳ
ＦＥＴ部を他の領域から分離するアイソレーション領域
のｐ+領域およびｐウェル（ｐ／Ｗ）をそれぞれ示し、
３３はＮＭＯＳを形成するためのｐウェル（ｐ／Ｗ）、
３６および３７はＰＭＯＳのソース領域およびドレイン
領域、３８および３９はＮＭＯＳのソース領域およびド
レイン領域である。これらのｎ+領域およびｐ+領域はそ
れぞれパワーＭＯＳＦＥＴのそれぞれの領域の形成の際
に同時に形成され、マスキングだけで特別の工程を必要
とすることなく形成される。この例のようにアイソレー
ション領域を形成することにより、パワーＭＯＳＦＥＴ
とＣＭＯＳロジック部とを別電位に分離できる。Ｂｉ−
ＣＭＯＳのばあいも同様である。
【００３６】図６は本発明のさらに他の実施形態の構造
を示す断面説明図である。この実施形態は第１の埋込層
２用の不純物を導入したのち第２の埋込層用の不純物を
導入する前にｎ-型の半導体層のエピキタキシャル層４
ａを形成し、そののち、ドレイン領域６およびドレイン
電極形成領域８の第１の埋込層２との接続用の高濃度不
純物領域の下低部６ｂ、８ｂ用のｎ+型不純物を導入
し、かつ、第２の埋込層３用のｐ+型の不純物を導入し
てから再度ｎ-型の半導体層４ｂをエピキタキシャル成
長し、そののちは、図１および図５の構造と同様にｐウ
ェル５およびｐ+型領域９ならびにドレイン領域６、ソ
ース領域７、ドレイン電極形成領域８をそれぞれｎ+型
で形成してパワーＮＭＯＳが形成されている。なお、こ
の例では半導体基板はサブ基板１とエピキタキシャル層
４ａと半導体層４ｂの積層構造からなっている。
を示す断面説明図である。この実施形態は第１の埋込層
２用の不純物を導入したのち第２の埋込層用の不純物を
導入する前にｎ-型の半導体層のエピキタキシャル層４
ａを形成し、そののち、ドレイン領域６およびドレイン
電極形成領域８の第１の埋込層２との接続用の高濃度不
純物領域の下低部６ｂ、８ｂ用のｎ+型不純物を導入
し、かつ、第２の埋込層３用のｐ+型の不純物を導入し
てから再度ｎ-型の半導体層４ｂをエピキタキシャル成
長し、そののちは、図１および図５の構造と同様にｐウ
ェル５およびｐ+型領域９ならびにドレイン領域６、ソ
ース領域７、ドレイン電極形成領域８をそれぞれｎ+型
で形成してパワーＮＭＯＳが形成されている。なお、こ
の例では半導体基板はサブ基板１とエピキタキシャル層
４ａと半導体層４ｂの積層構造からなっている。
【００３７】図６に示される例ではパワーＮＭＯＳＦＥ
Ｔと図５に示されるのと同じ構造のＣＭＯＳＦＥＴが形
成された例である。ＣＭＯＳ部は図５と同じ符号を付し
てその説明を省略する。
Ｔと図５に示されるのと同じ構造のＣＭＯＳＦＥＴが形
成された例である。ＣＭＯＳ部は図５と同じ符号を付し
てその説明を省略する。
【００３８】つぎに、図６に示される構造の半導体装置
の製法を図７を参照しながら説明する。
の製法を図７を参照しながら説明する。
【００３９】まず、図７（ａ）に示されるように、ｐ-
型のサブ基板（ｐ-−Ｓｕｂ）１の表面にＳｉＯ2などか
らなるマスク１１を形成し、第１の埋込層およびＣＭＯ
Ｓ用の第３の埋込層の形成場所に開口部１１ａおよび１
１ｂを設け、第１の埋込層および第３の埋込層を形成す
るためのリンやヒ素などのｎ型不純物を拡散またはイオ
ン注入法などにより導入し、ｎ+型領域２１、２２をそ
れぞれ形成する。
型のサブ基板（ｐ-−Ｓｕｂ）１の表面にＳｉＯ2などか
らなるマスク１１を形成し、第１の埋込層およびＣＭＯ
Ｓ用の第３の埋込層の形成場所に開口部１１ａおよび１
１ｂを設け、第１の埋込層および第３の埋込層を形成す
るためのリンやヒ素などのｎ型不純物を拡散またはイオ
ン注入法などにより導入し、ｎ+型領域２１、２２をそ
れぞれ形成する。
【００４０】つぎに、図７（ｂ）に示されるように、ｎ
-型のエピキタキシャル層（ｎ-Ｅｐｉ）４ａを成長す
る。この際、ｎ+型領域２１、２２の不純物はエピキタ
キシャル層４ａの成長中にエピキタキシャル層４ａ内に
も拡散し、第１の埋込層２および第３の埋込層３１が形
成される。ひきつづきエピキタキシャル層４ａの表面に
ＳｉＯ2などからなるマスク１３を形成し、ドレイン領
域およびドレイン電極形成領域の形成場所に開口部１３
ａおよび１３ｂを形成し、リンやヒ素などのｎ型不純物
を拡散またはイオン注入により導入し、ドレイン領域お
よびドレイン電極形成領域の第１の埋込層との接続用の
高濃度不純物領域の下底部用ｎ+型領域２３、２４をそ
れぞれ形成する。
-型のエピキタキシャル層（ｎ-Ｅｐｉ）４ａを成長す
る。この際、ｎ+型領域２１、２２の不純物はエピキタ
キシャル層４ａの成長中にエピキタキシャル層４ａ内に
も拡散し、第１の埋込層２および第３の埋込層３１が形
成される。ひきつづきエピキタキシャル層４ａの表面に
ＳｉＯ2などからなるマスク１３を形成し、ドレイン領
域およびドレイン電極形成領域の形成場所に開口部１３
ａおよび１３ｂを形成し、リンやヒ素などのｎ型不純物
を拡散またはイオン注入により導入し、ドレイン領域お
よびドレイン電極形成領域の第１の埋込層との接続用の
高濃度不純物領域の下底部用ｎ+型領域２３、２４をそ
れぞれ形成する。
【００４１】ついで、図７（ｃ）に示されるように、第
２の埋込層を形成するため、エピキタキシャル層４ａの
表面に再度ＳｉＯ2などからなるマスク１２を形成し、
開口部からボロンＢ+などのｐ型不純物イオンを打ち込
む。
２の埋込層を形成するため、エピキタキシャル層４ａの
表面に再度ＳｉＯ2などからなるマスク１２を形成し、
開口部からボロンＢ+などのｐ型不純物イオンを打ち込
む。
【００４２】つぎに、図７（ｄ）に示されるように、再
度ｎ-型の半導体層（ｎ-Ｅｐｉ）４ｂをエピキタキシャ
ル成長する。この際、下底部用ｎ+型領域２３、２４は
新たに成長する半導体層４ｂおよびエピキタキシャル層
４ａの下方にも拡散して広がり、第１の埋込層２と接続
されるとともに、半導体層４ｂ内にも延びてドレイン領
域およびドレイン電極形成領域の第１の埋込層２との接
続用の高濃度不純物領域の下低部６ｂおよび８ｂが形成
される。さらにイオン打ち込みされたＢ+も拡散し、第
２の埋込層３が形成される。この際アイソレーションの
下底部３２ｂも同時に形成される。
度ｎ-型の半導体層（ｎ-Ｅｐｉ）４ｂをエピキタキシャ
ル成長する。この際、下底部用ｎ+型領域２３、２４は
新たに成長する半導体層４ｂおよびエピキタキシャル層
４ａの下方にも拡散して広がり、第１の埋込層２と接続
されるとともに、半導体層４ｂ内にも延びてドレイン領
域およびドレイン電極形成領域の第１の埋込層２との接
続用の高濃度不純物領域の下低部６ｂおよび８ｂが形成
される。さらにイオン打ち込みされたＢ+も拡散し、第
２の埋込層３が形成される。この際アイソレーションの
下底部３２ｂも同時に形成される。
【００４３】こののちは図３（ｄ）〜図４（ｆ）と同様
の手順を繰り返すことにより図６に示される構造のパワ
ーＮＭＯＳとＣＭＯＳを有する半導体装置がえられる。
の手順を繰り返すことにより図６に示される構造のパワ
ーＮＭＯＳとＣＭＯＳを有する半導体装置がえられる。
【００４４】この例のように第１の埋込層２用の不純物
導入と第２の埋込層３用の不純物導入とのあいだにエピ
キタキシャル層４ａを成長させることにより、第１の埋
込層２用のｎ型不純物と第２の埋込層３用のｐ型不純物
が同じ場所に導入されて相殺されることがなく両機能を
確実に達成できるという利点がある。なお、高濃度不純
物領域の下底部６ｂ、８ｂを形成するのは、エピキタキ
シャル層４ａ、半導体層４ｂとの２層でｎ-型半導体層
が形成されて厚くなっているため、表面からの拡散だけ
では第１の埋込層２に到達しにくいのを解決するための
もので、表面からの不純物導入により第１の埋込層に到
達させることができれば下底部６ｂ、８ｂの形成は必ず
しも必要ではない。
導入と第２の埋込層３用の不純物導入とのあいだにエピ
キタキシャル層４ａを成長させることにより、第１の埋
込層２用のｎ型不純物と第２の埋込層３用のｐ型不純物
が同じ場所に導入されて相殺されることがなく両機能を
確実に達成できるという利点がある。なお、高濃度不純
物領域の下底部６ｂ、８ｂを形成するのは、エピキタキ
シャル層４ａ、半導体層４ｂとの２層でｎ-型半導体層
が形成されて厚くなっているため、表面からの拡散だけ
では第１の埋込層２に到達しにくいのを解決するための
もので、表面からの不純物導入により第１の埋込層に到
達させることができれば下底部６ｂ、８ｂの形成は必ず
しも必要ではない。
【００４５】
【発明の効果】本発明によれば、大電流が流れるパワー
ＭＯＳＦＥＴを、半導体基板中に形成された第１の埋込
層に電流が流れ込む縦形構造にするとともに、ドレイン
電極は半導体基板の表面から第１の埋込層に達するまで
導入された高濃度不純物領域を経由して半導体基板の表
面から取り出される構造になっている。そのため、小さ
なオン抵抗のパワーＭＯＳＦＥＴが小さなチップサイズ
でえられるとともに、ドレイン電極が半導体基板の表面
から取り出されているため、駆動回路など他のＣＭＯＳ
ＦＥＴなどとの１チップ化が容易になされ、高性能のパ
ワーＭＯＳＦＥＴを有する高集積度の半導体装置が安価
にえられる。
ＭＯＳＦＥＴを、半導体基板中に形成された第１の埋込
層に電流が流れ込む縦形構造にするとともに、ドレイン
電極は半導体基板の表面から第１の埋込層に達するまで
導入された高濃度不純物領域を経由して半導体基板の表
面から取り出される構造になっている。そのため、小さ
なオン抵抗のパワーＭＯＳＦＥＴが小さなチップサイズ
でえられるとともに、ドレイン電極が半導体基板の表面
から取り出されているため、駆動回路など他のＣＭＯＳ
ＦＥＴなどとの１チップ化が容易になされ、高性能のパ
ワーＭＯＳＦＥＴを有する高集積度の半導体装置が安価
にえられる。
【図１】本発明の半導体装置の一実施形態の断面説明図
である。
である。
【図２】本発明の半導体装置の他の実施形態の説明図で
ある。
ある。
【図３】図１の半導体装置の製造工程を示す図である。
【図４】図１の半導体装置の製造工程を示す図である。
【図５】パワーＭＯＳとともに形成するＣＭＯＳ部の断
面説明図である。
面説明図である。
【図６】本発明の半導体装置のさらに他の実施形態の断
面説明図である。
面説明図である。
【図７】図６の半導体装置の製造工程を示す図である。
【図８】従来のＭＯＳＦＥＴの構造の説明図である。
１ サブ基板
２ 第１の埋込層
３ 第２の埋込層
４ 第１導電型の半導体層
５ 第２導電型半導体領域
６ ドレイン領域
６ａ 高濃度不純物領域
７ ソース領域
８ ドレイン電極形成領域
８ａ 高濃度不純物領域
Ｓ ソース電極
Ｄ ドレイン電極
Ｇ ゲート電極
Claims (6)
- 【請求項１】 第２導電型のサブ基板と、該サブ基板の
一部表面に形成される高濃度不純物の第１導電型の第１
の埋込層と、前記サブ基板および該第１の埋込層上に設
けられる第１導電型半導体層と、前記第１導電型半導体
層に形成される第２導電型半導体領域と、該第２導電型
半導体領域の表面側に相互に分離して形成される第１導
電型のソース領域およびドレイン領域と、前記第１導電
型半導体層の表面側に前記ドレイン領域と異なる場所に
形成され、かつ、前記ドレイン領域との間に前記ソース
領域が位置するように形成される第１導電型のドレイン
電極形成領域と、該ドレイン電極形成領域および前記ド
レイン領域をそれぞれ前記第１の埋込層と接続する第１
導電型の高濃度不純物領域と、前記ソース領域とドレイ
ン領域との間隙部で、前記第２導電型半導体領域上に絶
縁膜を介して設けられるゲート電極と、前記ソース領域
およびドレイン電極形成領域にそれぞれ接続して設けら
れるソース電極およびドレイン電極とを具備する半導体
装置。 - 【請求項２】 前記ソース領域が前記ドレイン領域の両
側に設けられ、前記ドレイン領域の両側のゲート電極
が、該ドレイン領域上の厚い絶縁膜上で連続して形成さ
れてなる請求項１記載の半導体装置。 - 【請求項３】 前記ソース領域と前記第１の埋込層との
あいだに第２導電型の高濃度不純物の第２の埋込層が設
けられてなる請求項１または２記載の半導体装置。 - 【請求項４】 前記ソース領域と前記ドレイン電極形成
領域との間に前記第２の埋込層に達するように第２導電
型の高濃度不純物領域が設けられてなる請求項３記載の
半導体装置。 - 【請求項５】 （ａ）第２導電型のサブ基板に第１導電
型の第１の埋込層を形成するための第１導電型不純物領
域を形成し、 （ｂ）前記サブ基板の表面に第１導電型の半導体層をエ
ピタキシャル成長することにより前記サブ基板と該第１
導電型半導体層との間に前記第１の埋込層を形成し、 （ｃ）前記第１の埋込層上における前記第１導電型の半
導体層に第２導電型不純物を導入して第２導電型半導体
領域を形成し、 （ｄ）ドレイン領域およびドレイン電極形成領域をそれ
ぞれ形成する場所のそれぞれの中央部に前記第１の埋込
層と接続するように第１導電型不純物を導入することに
より、第１導電型の高濃度不純物領域を形成し、 （ｅ）前記第２導電型半導体領域の表面側で、前記第１
導電型の高濃度不純物領域を形成した近傍およびソース
領域形成場所に第１導電型不純物を導入することによ
り、相互に分離したソース領域およびドレイン領域を形
成するとともに、前記ドレイン領域と異なる場所に、か
つ、前記ドレイン領域との間に前記ソース領域が位置す
るようにドレイン電極形成領域を形成し、 （ｆ）前記ソース領域およびドレイン領域の間隙部の表
面に、絶縁膜を介してゲート電極を形成するとともに、
前記ソース領域およびドレイン電極形成領域にそれぞれ
ソース電極およびドレイン電極を形成することを特徴と
する半導体装置の製法。 - 【請求項６】 請求項５記載の半導体装置の製法におい
て、（ａ）工程と（ｂ）工程とのあいだに第１導電型の
エピタキシャル層を成長することにより第１の埋込層を
形成し、該第１の埋込層の一部に第２の埋込層を形成す
るための第２導電型不純物を導入する工程を付加する半
導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21707595A JP3468621B2 (ja) | 1995-08-25 | 1995-08-25 | 半導体装置およびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21707595A JP3468621B2 (ja) | 1995-08-25 | 1995-08-25 | 半導体装置およびその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0964352A JPH0964352A (ja) | 1997-03-07 |
| JP3468621B2 true JP3468621B2 (ja) | 2003-11-17 |
Family
ID=16698447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21707595A Expired - Fee Related JP3468621B2 (ja) | 1995-08-25 | 1995-08-25 | 半導体装置およびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3468621B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4526179B2 (ja) * | 2000-11-21 | 2010-08-18 | 三菱電機株式会社 | 半導体装置 |
| DE10255116B4 (de) * | 2002-11-26 | 2015-04-02 | Infineon Technologies Ag | LDMOS-Transistor und Verfahren zu dessen Herstellung |
| CN103762243B (zh) | 2007-09-21 | 2017-07-28 | 飞兆半导体公司 | 功率器件 |
| US20120273916A1 (en) | 2011-04-27 | 2012-11-01 | Yedinak Joseph A | Superjunction Structures for Power Devices and Methods of Manufacture |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
-
1995
- 1995-08-25 JP JP21707595A patent/JP3468621B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0964352A (ja) | 1997-03-07 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |