JPH0773124B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0773124B2 JPH0773124B2 JP59281627A JP28162784A JPH0773124B2 JP H0773124 B2 JPH0773124 B2 JP H0773124B2 JP 59281627 A JP59281627 A JP 59281627A JP 28162784 A JP28162784 A JP 28162784A JP H0773124 B2 JPH0773124 B2 JP H0773124B2
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、CMOS−FETと抵抗とを兼備する半導体装置の
製造方法に関するものである。
製造方法に関するものである。
従来の技術 上記の様な半導体装置は、例えば螢光表示管の駆動回路
に使用されている。第４図は、この様な駆動回路の一例
を示している。この例では、第４図に示す様なグリッド
11aの電位を制御して螢光表示管11を点滅させるために
ｐチャネル高耐圧MOS−FET12と抵抗13とが使用されてお
り、第４図には示されていないが更にその他にCMOS−FE
Tが使用されている。
に使用されている。第４図は、この様な駆動回路の一例
を示している。この例では、第４図に示す様なグリッド
11aの電位を制御して螢光表示管11を点滅させるために
ｐチャネル高耐圧MOS−FET12と抵抗13とが使用されてお
り、第４図には示されていないが更にその他にCMOS−FE
Tが使用されている。
抵抗13は、FET12がオフの時にグリッド11aの電位をカソ
ード11bの電位に引き戻すためのプルダウン抵抗であ
り、高耐圧で且つ高抵抗という特性が要求される。
ード11bの電位に引き戻すためのプルダウン抵抗であ
り、高耐圧で且つ高抵抗という特性が要求される。
発明が解決しようとする問題点 ところが従来は、CMOS−FETの製造工程とは別個の工程
で抵抗13を製造しており、半導体装置の製造工程が全体
として多かった。
で抵抗13を製造しており、半導体装置の製造工程が全体
として多かった。
なお本発明に関連する先行技術としては、実公昭47−38
942号公報に記載されている技術等が考えられる。
942号公報に記載されている技術等が考えられる。
問題点を解決するための手段 本発明による半導体装置の製造方法は、第１導電型の半
導体基板14のうちで第１及び第２の領域にCMOS−FET35
を形成し、第３の領域に抵抗13を形成する半導体装置の
製造方法において、前記第１の領域に第２導電型の第１
のウエル15を形成すると同時に、前記第３の領域のうち
の両端部に第２導電型の第２のウエル15を形成する工程
と、前記第１の領域に第２導電型のチャネルストッパ21
を形成すると同時に、前記第３の領域のうちで前記両端
部同士を結ぶ中間部に相対的に低濃度の第２導電型の第
４の領域41を形成する工程と、前記半導体基板14の表面
を選択的に熱酸化することによって、少なくとも前記チ
ャネルストッパ21及び前記第４の領域41上にフィールド
酸化膜23を形成する工程と、前記第２の領域に第２導電
型のソース・ドレイン27を形成すると同時に、前記第２
のウエル15中に相対的に高濃度の第２導電型のオーミッ
ク接続部42を形成する工程とを夫々具備している。
導体基板14のうちで第１及び第２の領域にCMOS−FET35
を形成し、第３の領域に抵抗13を形成する半導体装置の
製造方法において、前記第１の領域に第２導電型の第１
のウエル15を形成すると同時に、前記第３の領域のうち
の両端部に第２導電型の第２のウエル15を形成する工程
と、前記第１の領域に第２導電型のチャネルストッパ21
を形成すると同時に、前記第３の領域のうちで前記両端
部同士を結ぶ中間部に相対的に低濃度の第２導電型の第
４の領域41を形成する工程と、前記半導体基板14の表面
を選択的に熱酸化することによって、少なくとも前記チ
ャネルストッパ21及び前記第４の領域41上にフィールド
酸化膜23を形成する工程と、前記第２の領域に第２導電
型のソース・ドレイン27を形成すると同時に、前記第２
のウエル15中に相対的に高濃度の第２導電型のオーミッ
ク接続部42を形成する工程とを夫々具備している。
作用 本発明による半導体装置の製造方法では、抵抗13を構成
する第４の領域41及び第２のウエル15がCMOS−FET35の
夫々チャネルストッパ21及び第１のウエル15と同時に形
成され、抵抗13のオーミック接続部42もCMOS−FET35の
ソース・ドレイン27と同時に形成され、しかも、オーミ
ック接続部42は第２のウエル15中に形成される。
する第４の領域41及び第２のウエル15がCMOS−FET35の
夫々チャネルストッパ21及び第１のウエル15と同時に形
成され、抵抗13のオーミック接続部42もCMOS−FET35の
ソース・ドレイン27と同時に形成され、しかも、オーミ
ック接続部42は第２のウエル15中に形成される。
従って、CMOS−FET35の製造工程に特別な工程を追加す
ることなく、CMOS−FET35の製造と同時に高耐圧且つ高
抵抗でしかもオーミック接続部42を有する抵抗13を製造
することができる。
ることなく、CMOS−FET35の製造と同時に高耐圧且つ高
抵抗でしかもオーミック接続部42を有する抵抗13を製造
することができる。
しかも、CMOS−FET35のチャネルストッパ21上のみなら
ず抵抗13を構成する第４の領域41上にもフィールド酸化
膜23を形成しているので、抵抗13に対する寄生MOS効果
が少ない。
ず抵抗13を構成する第４の領域41上にもフィールド酸化
膜23を形成しているので、抵抗13に対する寄生MOS効果
が少ない。
実施例 以下、螢光表示管の駆動回路に適用した本発明の一実施
例を、第１図〜第３図を参照しながら説明する。本実施
例で使用されているCMOS−FETの製造方法を第２図によ
って最初に説明する。
例を、第１図〜第３図を参照しながら説明する。本実施
例で使用されているCMOS−FETの製造方法を第２図によ
って最初に説明する。
まず第2A図に示す様に、ｎ型半導体基板14のｎチャネル
MOS−FETとなるべき領域に通常の方法でボロンを拡散す
ることによって、ｐウエル15を形成する。その後、基板
14の表面全体に薄いパッド酸化膜16を成長させる。次に
酸化膜16上の全体に窒化膜17をCVD成長させ、ｎチャネ
ルMOS−FET及びｐチャネルMOS−FETの活性領域となるべ
き部分にのみこの窒化膜17を残る。
MOS−FETとなるべき領域に通常の方法でボロンを拡散す
ることによって、ｐウエル15を形成する。その後、基板
14の表面全体に薄いパッド酸化膜16を成長させる。次に
酸化膜16上の全体に窒化膜17をCVD成長させ、ｎチャネ
ルMOS−FET及びｐチャネルMOS−FETの活性領域となるべ
き部分にのみこの窒化膜17を残る。
次に第2B図に示す様に、窒化膜17をマスクとしてｐウエ
ル15にボロンをイオン注入することによってｎチャネル
ストッパ21を形成し、更にｐウエル15以外の領域にリン
をイオン注入するこによってｐチャネルストッパ22を形
成する。その後、素子分離用のフィールド酸化膜23を選
択酸化法で成長させてから、窒化膜17を除去する。
ル15にボロンをイオン注入することによってｎチャネル
ストッパ21を形成し、更にｐウエル15以外の領域にリン
をイオン注入するこによってｐチャネルストッパ22を形
成する。その後、素子分離用のフィールド酸化膜23を選
択酸化法で成長させてから、窒化膜17を除去する。
続いて第2C図に示す様に、パット酸化膜16の除去後にゲ
ート酸化膜24を成長させる。そしてこのゲート酸化膜24
及びフィールド酸化膜23上に多結晶シリコンをCVD成長
させてパターニングするとによって、ゲート電極25を形
成する。
ート酸化膜24を成長させる。そしてこのゲート酸化膜24
及びフィールド酸化膜23上に多結晶シリコンをCVD成長
させてパターニングするとによって、ゲート電極25を形
成する。
その後に第2D図に示す様に、ゲート電極25とフィールド
酸化膜23とをマスクとして、ｐウエル15にヒ素をイオン
注入することによって、ｎチャネル側のソース・ドレイ
ン26を形成する。またｐウエル15以外を領域にボロンを
イオン注入することによって、ｐチャネル側のソース・
ドレイン27を形成する。
酸化膜23とをマスクとして、ｐウエル15にヒ素をイオン
注入することによって、ｎチャネル側のソース・ドレイ
ン26を形成する。またｐウエル15以外を領域にボロンを
イオン注入することによって、ｐチャネル側のソース・
ドレイン27を形成する。
最後に第2E図に示す様に、PSG（リンシリケートガラ
ス）を成長させて絶縁膜31を形成し、更にこの絶縁膜31
とゲート酸化膜24とに開孔を形成して通常の方法でAl電
極32を形成する。これによって、ｎチャネルMOS−FET33
とｐチャネルMOS−FET34とを有するCMOS−FET35が製造
される。
ス）を成長させて絶縁膜31を形成し、更にこの絶縁膜31
とゲート酸化膜24とに開孔を形成して通常の方法でAl電
極32を形成する。これによって、ｎチャネルMOS−FET33
とｐチャネルMOS−FET34とを有するCMOS−FET35が製造
される。
次に、ｐチャネル高耐圧MOS−FET12の製造方法を第３図
によって説明する。このFET12は、基板14のCMOS−FET35
とは異なる領域に形成されるが、第2C図に示した工程ま
ではｐチャネルMOS−FET34と全く同様の工程によって形
成される。
によって説明する。このFET12は、基板14のCMOS−FET35
とは異なる領域に形成されるが、第2C図に示した工程ま
ではｐチャネルMOS−FET34と全く同様の工程によって形
成される。
そして第2C図に示した工程の次に、ゲート電極25とフィ
ールド酸化膜23とをマスクとして、ボロンを比較的低濃
度にイオン注入する。その後、高耐圧を要求されるドレ
イン側に、ゲート電極25から離間した開孔を有するフォ
トレジストを形成する。そしてｐチャネルMOS−FET34の
ソース・ドレイン27の形成時にこのFET12の領域にもボ
ロンを高濃度にイオン注入することによって、このFET1
2のソース・ドレインを形成する。
ールド酸化膜23とをマスクとして、ボロンを比較的低濃
度にイオン注入する。その後、高耐圧を要求されるドレ
イン側に、ゲート電極25から離間した開孔を有するフォ
トレジストを形成する。そしてｐチャネルMOS−FET34の
ソース・ドレイン27の形成時にこのFET12の領域にもボ
ロンを高濃度にイオン注入することによって、このFET1
2のソース・ドレインを形成する。
この様にすると、第３図に示す様に、FET12のドレイン
側では、ボロンの濃度が高いp+領域36が濃度の低いp-領
域37に囲まれており、オフセットゲート型の高耐圧MOS
−FET12が製造される。
側では、ボロンの濃度が高いp+領域36が濃度の低いp-領
域37に囲まれており、オフセットゲート型の高耐圧MOS
−FET12が製造される。
次に、抵抗13の製造方法を第１図によって説明する。こ
の抵抗13は基板14のCMOS−FET35及び高耐圧MOS−FET12
とは異なる領域に形成するが、この抵抗13の両端部を構
成するｐウエル15はｎチャネルMOS−FET33のｐウエル15
と同時に形成する。また抵抗13の両端部を構成するｐウ
エル15上にのみ窒化膜17のパターンを残しておき、その
他の領域には残さない。
の抵抗13は基板14のCMOS−FET35及び高耐圧MOS−FET12
とは異なる領域に形成するが、この抵抗13の両端部を構
成するｐウエル15はｎチャネルMOS−FET33のｐウエル15
と同時に形成する。また抵抗13の両端部を構成するｐウ
エル15上にのみ窒化膜17のパターンを残しておき、その
他の領域には残さない。
その後、ｎチャネルMOS−FET33のｎチャネルストッパ21
の形成時に、この抵抗13の中間部つまりｐウエル15間に
もボロンをイオン注入してｐ領域41を形成する。またｐ
チャネルMOS−FET34のソース・ドレイン27の形成時に、
この抵抗13の両端部つまりｐウエル15中にもボロンをイ
オン注入してオーミック接続部42を形成する。
の形成時に、この抵抗13の中間部つまりｐウエル15間に
もボロンをイオン注入してｐ領域41を形成する。またｐ
チャネルMOS−FET34のソース・ドレイン27の形成時に、
この抵抗13の両端部つまりｐウエル15中にもボロンをイ
オン注入してオーミック接続部42を形成する。
本実施例では、CMOS−FET35の製造に際してｐウエル15
を形成してから窒化膜17のパターンを形成する様にした
が、これらの工程は互いに逆でもよい。つまり、窒化膜
17のパターンを形成してからこの窒化膜17を打ち抜く様
にイオン注入を行うことによって、ｐウエル15を形成す
る様にしてもよい。この場合には、抵抗13の製造に際し
ても、まず窒化膜17のパターンを形成し、その後にｐウ
エル15を形成する。
を形成してから窒化膜17のパターンを形成する様にした
が、これらの工程は互いに逆でもよい。つまり、窒化膜
17のパターンを形成してからこの窒化膜17を打ち抜く様
にイオン注入を行うことによって、ｐウエル15を形成す
る様にしてもよい。この場合には、抵抗13の製造に際し
ても、まず窒化膜17のパターンを形成し、その後にｐウ
エル15を形成する。
以上の様な本発明の実施例によれば、抵抗13の中間部を
構成しているｐ領域41が、ｎチャネルMOS−FET33のｎチ
ャネルストッパ21と同時に形成される。従って、ｐ領域
41は不純物の濃度が低くしかも厚さが薄いので、抵抗13
は高抵抗である。
構成しているｐ領域41が、ｎチャネルMOS−FET33のｎチ
ャネルストッパ21と同時に形成される。従って、ｐ領域
41は不純物の濃度が低くしかも厚さが薄いので、抵抗13
は高抵抗である。
またｐウエル15及び基板14の不純物の濃度も低いので、
ｐ領域41及びｐウエル15で構成されている抵抗13と基板
14との接合が不純物濃度の低いもの同士の接合であり、
抵抗13は高耐圧である。
ｐ領域41及びｐウエル15で構成されている抵抗13と基板
14との接合が不純物濃度の低いもの同士の接合であり、
抵抗13は高耐圧である。
また、ｐ領域41上にも厚いフィールド酸化膜23を成長さ
せているので、ｐ領域41上に配線（図示せず）がレイア
ウトされても、この配線からの電界によってｐ領域41の
不純物濃度が変動して導電率も変動するという寄生MOS
効果が少ない。
せているので、ｐ領域41上に配線（図示せず）がレイア
ウトされても、この配線からの電界によってｐ領域41の
不純物濃度が変動して導電率も変動するという寄生MOS
効果が少ない。
なお、以上の実施例では、ｎ型半導体基板14を用いて、
ｐウエル15を有するCMOS−FET35及びｐチャネル高耐圧M
OS−FET12の製造と同時に抵抗13を製造する様にした
が、ｐ型半導体基板を用いて、ｎウエルを有するCMOS−
FET及びｎチャネル高耐圧MOS−FETの製造と同時に抵抗1
3を製造する様にしてもよい。この場合、抵抗13の製造
はｐチャネルストッパの形成と同時に行う。
ｐウエル15を有するCMOS−FET35及びｐチャネル高耐圧M
OS−FET12の製造と同時に抵抗13を製造する様にした
が、ｐ型半導体基板を用いて、ｎウエルを有するCMOS−
FET及びｎチャネル高耐圧MOS−FETの製造と同時に抵抗1
3を製造する様にしてもよい。この場合、抵抗13の製造
はｐチャネルストッパの形成と同時に行う。
発明の効果 上述の如く、本発明による半導体装置の製造方法によれ
ば、CMOS−FETの製造工程に特別な工程を追加すること
なく、CMOS−FETの製造と同時に高耐圧且つ高抵抗でし
かもオーミック接続部を有する抵抗を製造することがで
きるので、半導体装置の製造工程が全体として少なくて
済む。しかも、抵抗に対する寄生MOS効果が少ないの
で、抵抗の抵抗値が安定な半導体装置を製造することも
できる。
ば、CMOS−FETの製造工程に特別な工程を追加すること
なく、CMOS−FETの製造と同時に高耐圧且つ高抵抗でし
かもオーミック接続部を有する抵抗を製造することがで
きるので、半導体装置の製造工程が全体として少なくて
済む。しかも、抵抗に対する寄生MOS効果が少ないの
で、抵抗の抵抗値が安定な半導体装置を製造することも
できる。
第1A図及び第1B図は本発明の一実施例における抵抗を示
す夫々側断面図及び平面図、第2A図〜第2E図は一実施例
におけるCMOS−FETの製造工程を順次示す側断面図、第
３図は高耐圧MOS−FETを示す側断面図、第４図は本発明
を適用可能な螢光表示管の駆動回路を示す回路図であ
る。 なお図面に用いられた符号において、 13……抵抗 14……ｎ型半導体基板 21……ｎチャネルストッパ 23……フィールド酸化膜 27……ソース・ドレイン 35……CMOS−FET 41……ｐ領域 42……オーミック接続部 43……p-領域 である。
す夫々側断面図及び平面図、第2A図〜第2E図は一実施例
におけるCMOS−FETの製造工程を順次示す側断面図、第
３図は高耐圧MOS−FETを示す側断面図、第４図は本発明
を適用可能な螢光表示管の駆動回路を示す回路図であ
る。 なお図面に用いられた符号において、 13……抵抗 14……ｎ型半導体基板 21……ｎチャネルストッパ 23……フィールド酸化膜 27……ソース・ドレイン 35……CMOS−FET 41……ｐ領域 42……オーミック接続部 43……p-領域 である。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 27/08 ３３１ Ｂ 9170−4Ｍ (56)参考文献 特開 昭56−83961（ＪＰ，Ａ) 特開 昭56−130960（ＪＰ，Ａ) 特開 昭57−118662（ＪＰ，Ａ) 特開 昭58−32448（ＪＰ，Ａ) 特開 昭52−103979（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１導電型の半導体基板のうちで第１及び
第２の領域にCMOS−FETを形成し、第３の領域に抵抗を
形成する半導体装置の製造方法において、 前記第１の領域に第２導電型の第１のウエルを形成する
と同時に、前記第３の領域のうちの両端部に第２導電型
の第２のウエルを形成する工程と、 前記第１の領域に第２導電型のチャネルストッパを形成
すると同時に、前記第３の領域のうちで前記両端部同士
を結ぶ中間部に相対的に低濃度の第２導電型の第４の領
域を形成する工程と、 前記半導体基板の表面を選択的に熱酸化することによっ
て、少なくとも前記チャネルストッパ及び前記第４の領
域上にフィールド酸化膜を形成する工程と、 前記第２の領域に第２導電型のソース・ドレインを形成
すると同時に、前記第２のウエル中に相対的に高濃度の
第２導電型のオーミック接続部を形成する工程とを夫々
具備する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59281627A JPH0773124B2 (ja) | 1984-12-27 | 1984-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59281627A JPH0773124B2 (ja) | 1984-12-27 | 1984-12-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61156763A JPS61156763A (ja) | 1986-07-16 |
| JPH0773124B2 true JPH0773124B2 (ja) | 1995-08-02 |
Family
ID=17641750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59281627A Expired - Lifetime JPH0773124B2 (ja) | 1984-12-27 | 1984-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773124B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9172987B2 (en) | 1998-07-07 | 2015-10-27 | Rovi Guides, Inc. | Methods and systems for updating functionality of a set-top box using markup language |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52103979A (en) * | 1976-02-26 | 1977-08-31 | Nec Corp | Semiconductor resistor element |
| JPS5683961A (en) * | 1979-12-13 | 1981-07-08 | Toshiba Corp | Semiconductor device |
| JPS56130960A (en) * | 1980-03-17 | 1981-10-14 | Fujitsu Ltd | Manufacture of semiconductor integrated circuit |
| JPS57118662A (en) * | 1981-01-16 | 1982-07-23 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS5832448A (ja) * | 1982-02-24 | 1983-02-25 | Nec Corp | 相補型ｍｏｓ電界効果トランジスタの製造方法 |
-
1984
- 1984-12-27 JP JP59281627A patent/JPH0773124B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9172987B2 (en) | 1998-07-07 | 2015-10-27 | Rovi Guides, Inc. | Methods and systems for updating functionality of a set-top box using markup language |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61156763A (ja) | 1986-07-16 |
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