JPH0731439Y2 - スタティック・カラムｄｒａｍアクセス装置 - Google Patents
スタティック・カラムｄｒａｍアクセス装置Info
- Publication number
- JPH0731439Y2 JPH0731439Y2 JP1985187871U JP18787185U JPH0731439Y2 JP H0731439 Y2 JPH0731439 Y2 JP H0731439Y2 JP 1985187871 U JP1985187871 U JP 1985187871U JP 18787185 U JP18787185 U JP 18787185U JP H0731439 Y2 JPH0731439 Y2 JP H0731439Y2
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Description
【考案の詳細な説明】 〈産業上の利用分野〉 本考案は、スタティック・カラム・ダイナミック・ラン
ダム・アクセス・メモリ（以下、略してスタティック・
カラムDRAMと呼ぶ）を用いて、メモリ装置を高速にアク
セスすることのできる、スタティック・カラムDRAMアク
セス装置に関するものである。
ダム・アクセス・メモリ（以下、略してスタティック・
カラムDRAMと呼ぶ）を用いて、メモリ装置を高速にアク
セスすることのできる、スタティック・カラムDRAMアク
セス装置に関するものである。
〈従来の技術〉 近年、マイクロプロセッサの発達は著しく、その動作速
度は格段に速くなってきたため、計算機装置のメモリ装
置も従来のダイナミック・ランダム・アクセス・メモリ
（DRAM）を用いていたのでは、そのマイクロプロセッサ
の有する能力を十分に発揮することができなくなってき
た。
度は格段に速くなってきたため、計算機装置のメモリ装
置も従来のダイナミック・ランダム・アクセス・メモリ
（DRAM）を用いていたのでは、そのマイクロプロセッサ
の有する能力を十分に発揮することができなくなってき
た。
そこで、動作速度の速いスタティックRAMを使用するこ
とによってマイクロプロセッサの機能を実現することは
できるが、スタティックRAMは高価であるため、多量に
使用することはできない。
とによってマイクロプロセッサの機能を実現することは
できるが、スタティックRAMは高価であるため、多量に
使用することはできない。
また、スタティックRAMをキャッシュ・メモリとして用
いてアクセスの高速化を図る手段もあるが、この場合
は、キャッシュ・メモリの周辺回路及びその外部回路が
大きく複雑になり、小中規模のシステムには不向きであ
った。
いてアクセスの高速化を図る手段もあるが、この場合
は、キャッシュ・メモリの周辺回路及びその外部回路が
大きく複雑になり、小中規模のシステムには不向きであ
った。
〈考案が解決しようとする問題点〉 本考案が解決しようとする技術的な課題は、簡単な構成
でメモリ・アクセスを高速に行なおうとすることであ
り、安価、構成簡単、高速であるメモリ・アクセス装置
を実現することを目的とする。
でメモリ・アクセスを高速に行なおうとすることであ
り、安価、構成簡単、高速であるメモリ・アクセス装置
を実現することを目的とする。
〈問題を解決するための手段〉 上記の問題を解決した本考案は、スタティック・カラム
DRAMを用いて、スタティック・モード制御と改ページ制
御を使い分けるようにしたスタティック・カラムDRAMア
クセス装置であり、その構成は次の通りである。
DRAMを用いて、スタティック・モード制御と改ページ制
御を使い分けるようにしたスタティック・カラムDRAMア
クセス装置であり、その構成は次の通りである。
プロセッサ部からアクセスが行なわれるスタティック・
カラムDRAMと、前記プロセッサ部からロウ・アドレスが
与えられ前回アクセスされたページ情報を保持するペー
ジ・メモリと、このページ・メモリに保持されるページ
情報と前記プロセッサ部から与えられたロウ・アドレス
情報とを比較する比較器と、この比較器から一致信号が
出力された際はロウ・アドレス・ストローブ信号をアサ
ートしたままカラム・アドレス情報を出力しチップ・セ
レクト信号により前記スタティック・カラムDRAMとデー
タを授受するスタティック・モードに移行するスタティ
ック・モード制御部と、前記比較器から不一致信号が出
力された際は前記ロウ・アドレス・ストローブ信号をネ
ゲートして前記ページ・メモリに現在与えられているペ
ージ情報を書き込んで前記スタティック・カラムDRAMに
対して改ページ制御を実行するとともにリフレッシュ動
作後前記ページ・メモリに保持されているリフレッシュ
動作前のページ情報を読み出してこのページ情報に従っ
てアクセス動作を再開する改ページ制御部と、前記スタ
ティック・カラムDRAMに対してリフレッシュ要求を発生
するリフレッシュ制御部とよりなるスタティック・カラ
ムDRAMアクセス装置である。
カラムDRAMと、前記プロセッサ部からロウ・アドレスが
与えられ前回アクセスされたページ情報を保持するペー
ジ・メモリと、このページ・メモリに保持されるページ
情報と前記プロセッサ部から与えられたロウ・アドレス
情報とを比較する比較器と、この比較器から一致信号が
出力された際はロウ・アドレス・ストローブ信号をアサ
ートしたままカラム・アドレス情報を出力しチップ・セ
レクト信号により前記スタティック・カラムDRAMとデー
タを授受するスタティック・モードに移行するスタティ
ック・モード制御部と、前記比較器から不一致信号が出
力された際は前記ロウ・アドレス・ストローブ信号をネ
ゲートして前記ページ・メモリに現在与えられているペ
ージ情報を書き込んで前記スタティック・カラムDRAMに
対して改ページ制御を実行するとともにリフレッシュ動
作後前記ページ・メモリに保持されているリフレッシュ
動作前のページ情報を読み出してこのページ情報に従っ
てアクセス動作を再開する改ページ制御部と、前記スタ
ティック・カラムDRAMに対してリフレッシュ要求を発生
するリフレッシュ制御部とよりなるスタティック・カラ
ムDRAMアクセス装置である。
〈作用〉 本考案のスタティック・カラムDRAMアクセス装置は次の
ように動作を行なう。
ように動作を行なう。
プロセッサ部より与えられるロウ・アドレスとページ・
メモリに保持されている前回アクセスが行なわれたペー
ジ情報とを比較器で比較し、一致出力がなされた場合
は、DRAM制御器はスタティック・モード制御を行ない、
不一致出力がなされた場合は、DRAM制御器は改ページ制
御を行ない、各カラム・アドレスに従ってアクセスを行
なう。
メモリに保持されている前回アクセスが行なわれたペー
ジ情報とを比較器で比較し、一致出力がなされた場合
は、DRAM制御器はスタティック・モード制御を行ない、
不一致出力がなされた場合は、DRAM制御器は改ページ制
御を行ない、各カラム・アドレスに従ってアクセスを行
なう。
また、リフレッシュ動作後にあっては、ページ・メモリ
に保持されているリフレッシュ動作前のページ情報を読
み出し、このページ情報に従ってアクセス動作を再開す
る。
に保持されているリフレッシュ動作前のページ情報を読
み出し、このページ情報に従ってアクセス動作を再開す
る。
〈実施例〉 第１図に本考案を実施したスタティック・カラムDRAMア
クセス装置の構成ブロック図の１例を示す。
クセス装置の構成ブロック図の１例を示す。
この図において、１はデータ・バス情報D0〜D15,アドレ
ス・バス情報A1〜A23,コントロール・バス情報▲
▼，▲▼，▲▼，▲▼信号を出
力するプロセッサ部、２はプロセッサ部１にアクセスが
行なわれるスタティック・カラムDRAM、３はロウ・アド
レスA10〜A18が与えられ、前回アクセスが行なわれたペ
ージ情報（前回アクセスされたロウ・アドレスに対応す
る）を保持するページ・メモリ、４はプロセッサ部１か
らのカラム・アドレスA1〜A9とページ・メモリ３からの
ロウ・アドレスA10〜A18とを切り換えてスタティック・
カラムDRAM2にアドレス情報RA0〜RA8を与えるマルチ・
プレクサ、５はページ・メモリ３に保持されている前回
アクセスが行なわれたページ情報と今回与えられたロウ
・アドレスA10〜A18とを比較して比較信号CMPを出力す
る比較器、６はメモリ・アドレスA19〜A23を入力してメ
モリ選択信号RAMSEL0〜４を出力するデコーダ、７は比
較信号CMPによりスタティック・モード制御を行なうス
タティック・モード制御部71と改ページ・コントロール
及び定期的にこのスタティック・カラム・メモリDRAMを
リフレッシュするためリフレッシュ制御を行なう改ペー
ジ制御部とからなるDRAM制御器、８はDRAM制御器７がリ
フレッシュ動作を行なう際のアドレスをカウントするリ
フレッシュ・アドレス・カウンタである。
ス・バス情報A1〜A23,コントロール・バス情報▲
▼，▲▼，▲▼，▲▼信号を出
力するプロセッサ部、２はプロセッサ部１にアクセスが
行なわれるスタティック・カラムDRAM、３はロウ・アド
レスA10〜A18が与えられ、前回アクセスが行なわれたペ
ージ情報（前回アクセスされたロウ・アドレスに対応す
る）を保持するページ・メモリ、４はプロセッサ部１か
らのカラム・アドレスA1〜A9とページ・メモリ３からの
ロウ・アドレスA10〜A18とを切り換えてスタティック・
カラムDRAM2にアドレス情報RA0〜RA8を与えるマルチ・
プレクサ、５はページ・メモリ３に保持されている前回
アクセスが行なわれたページ情報と今回与えられたロウ
・アドレスA10〜A18とを比較して比較信号CMPを出力す
る比較器、６はメモリ・アドレスA19〜A23を入力してメ
モリ選択信号RAMSEL0〜４を出力するデコーダ、７は比
較信号CMPによりスタティック・モード制御を行なうス
タティック・モード制御部71と改ページ・コントロール
及び定期的にこのスタティック・カラム・メモリDRAMを
リフレッシュするためリフレッシュ制御を行なう改ペー
ジ制御部とからなるDRAM制御器、８はDRAM制御器７がリ
フレッシュ動作を行なう際のアドレスをカウントするリ
フレッシュ・アドレス・カウンタである。
スタティック・カラムDRAMとは、ダイナミックRAM（DRA
M）とスタティックRAM（SRAM）の中間的なものであり、
通常のDRAMと同様にロウ・アドレスとカラム・アドレス
を順次与えてアクセスを行なう方法と、同一ロウ・アド
レス（同一ページ）内でカラム・アドレスを与えてアク
セスする方法があり、２つのアクセス・モードの内、ど
ちらかのモードで用いるものである。
M）とスタティックRAM（SRAM）の中間的なものであり、
通常のDRAMと同様にロウ・アドレスとカラム・アドレス
を順次与えてアクセスを行なう方法と、同一ロウ・アド
レス（同一ページ）内でカラム・アドレスを与えてアク
セスする方法があり、２つのアクセス・モードの内、ど
ちらかのモードで用いるものである。
以上のように構成された本考案の実施例によるスタティ
ック・カラム・DRAMアクセス装置は次のように動作を行
なう。
ック・カラム・DRAMアクセス装置は次のように動作を行
なう。
プロセッサ部１から出力されたアドレス・バス情報A1〜
A23の内、カラム・アドレスA1〜A9はマルチ・プレクサ
４に、ロウ・アドレスA10〜A18はページ・メモリ３及び
比較器５に与えられ、メモリ・アドレスA19〜A23はデコ
ーダ６に与えられる。尚、A19〜A20はページ・メモリ３
選択信号である。
A23の内、カラム・アドレスA1〜A9はマルチ・プレクサ
４に、ロウ・アドレスA10〜A18はページ・メモリ３及び
比較器５に与えられ、メモリ・アドレスA19〜A23はデコ
ーダ６に与えられる。尚、A19〜A20はページ・メモリ３
選択信号である。
デコーダ６から与えられるメモリ選択信号RAMSEL0〜４
によって、このスタティック・カラムDRAM2が選択され
るとDRAM制御器７は動作を開始する。
によって、このスタティック・カラムDRAM2が選択され
るとDRAM制御器７は動作を開始する。
はじめに、ページ・メモリ３に保持されている、前回ア
クセスが行なわれたページ情報が読み出され比較器５に
与えられる。同時に、プロセッサ部１から今回与えられ
たロウ・アドレス情報A10〜A18が比較器５に与えられ、
比較器５において、前回ページ情報と今回ロウ・アドレ
スとが比較される。
クセスが行なわれたページ情報が読み出され比較器５に
与えられる。同時に、プロセッサ部１から今回与えられ
たロウ・アドレス情報A10〜A18が比較器５に与えられ、
比較器５において、前回ページ情報と今回ロウ・アドレ
スとが比較される。
前回ページ情報と今回ロウ・アドレスとが一致する場合
は、比較器５は一致出力CMPを出力し、このCMP出力によ
ってDRAM制御器７内のスタティック・モード制御部71が
動作を行なう。このとき、DRAM制御器７は、マルチ・プ
レクサ４に選択信号SELを与えたままであり、アウトプ
ット・イネーブル信号OE2もイネーブルである。これに
よって、マルチ・プレクサ４はカラム・アドレス信号と
してRA0〜RA8を出力し、プロセッサ部１はスタティック
・カラムDRAM2にアクセスを行ない、チップ・セレクト
信号▲▼（▲▼，▲▼）によりデータ
の授受を行なう。このとき、ロウ・アドレス・ストロー
ブ信号▲▼０〜▲▼４はアサートされたま
まである。
は、比較器５は一致出力CMPを出力し、このCMP出力によ
ってDRAM制御器７内のスタティック・モード制御部71が
動作を行なう。このとき、DRAM制御器７は、マルチ・プ
レクサ４に選択信号SELを与えたままであり、アウトプ
ット・イネーブル信号OE2もイネーブルである。これに
よって、マルチ・プレクサ４はカラム・アドレス信号と
してRA0〜RA8を出力し、プロセッサ部１はスタティック
・カラムDRAM2にアクセスを行ない、チップ・セレクト
信号▲▼（▲▼，▲▼）によりデータ
の授受を行なう。このとき、ロウ・アドレス・ストロー
ブ信号▲▼０〜▲▼４はアサートされたま
まである。
また、ページ・メモリ３に保持されている前回ページ情
報と今回ロウ・アドレスとが異なる場合は、比較器５は
不一致信号を出力し、DRAM制御器７内の改ページ制御部
72が起動する。改ページ制御部72は、ロウ・アドレス・
ストローブ信号▲▼０〜▲▼４をネゲート
してスタティック・カラムDRAM2の現在ページを閉じ、
ページ・メモリ３にページ情報（ロウ・アドレス情報A1
0〜A18）を書き込むPAGE WRITE信号を送信し、ページ・
メモリ３に今回与えられたページ情報を書き込み、この
ページ情報はマルチ・プレクサ４に与えられる。そし
て、マルチ・プレクサ４はDRAM制御器７から与えられる
選択信号SEL及び出力信号OE2によりロウ・アドレスRA0
〜RA8をスタティック・カラムDRAM2に与える。一方、こ
れより先、DRAM制御器７は、ロウ・アドレス・ストロー
ブ信号▲▼０〜▲▼４をアサートし、この
ようにして改ページ制御を行なう。次に、DRAM制御器７
においてスタティック・モード制御部71が起動し、カラ
ム・アドレス・ストローブ信号CAS（▲▼，▲
▼に対応）を発生し、カラム・アドレス信号として
RA0〜RA8がスタティック・カラムDRAM2に与えられ、プ
ロセッサ部１はアクセス動作を行なう。
報と今回ロウ・アドレスとが異なる場合は、比較器５は
不一致信号を出力し、DRAM制御器７内の改ページ制御部
72が起動する。改ページ制御部72は、ロウ・アドレス・
ストローブ信号▲▼０〜▲▼４をネゲート
してスタティック・カラムDRAM2の現在ページを閉じ、
ページ・メモリ３にページ情報（ロウ・アドレス情報A1
0〜A18）を書き込むPAGE WRITE信号を送信し、ページ・
メモリ３に今回与えられたページ情報を書き込み、この
ページ情報はマルチ・プレクサ４に与えられる。そし
て、マルチ・プレクサ４はDRAM制御器７から与えられる
選択信号SEL及び出力信号OE2によりロウ・アドレスRA0
〜RA8をスタティック・カラムDRAM2に与える。一方、こ
れより先、DRAM制御器７は、ロウ・アドレス・ストロー
ブ信号▲▼０〜▲▼４をアサートし、この
ようにして改ページ制御を行なう。次に、DRAM制御器７
においてスタティック・モード制御部71が起動し、カラ
ム・アドレス・ストローブ信号CAS（▲▼，▲
▼に対応）を発生し、カラム・アドレス信号として
RA0〜RA8がスタティック・カラムDRAM2に与えられ、プ
ロセッサ部１はアクセス動作を行なう。
また、リフレッシュ制御部によってリフレッシュ要求が
発生すると、改ページ制御部72はリフレッシュ動作を開
始する。このとき、DRAM制御器７は、マルチ・プレクサ
４を３ステートとすると同時に、ロウ・アドレス・スト
ローブ信号▲▼０〜▲▼４をネゲートし、
出力信号OE1によってリフレッシュ・アドレス・カウン
タ８を起動する。そして、リフレッシュ・アドレスとし
て信号RA0〜RA8がマルチ・プレクサ４からスタティック
・カラムDRAMに与えられロウ・アドレス・ストローブ信
号▲▼０〜▲▼４がアサートされリフレッ
シュ動作が実行される。リフレッシュ動作後、▲
▼０〜▲▼４信号をネゲートする。そして、ペー
ジ・メモリ３に保持されていた、リフレッシュ動作前の
ページ情報が出力され、DRAM制御器７からロウ・アドレ
ス・ストローブ信号▲▼０〜▲▼４が出力
されてアクセス動作を続行する。リフレッシュ動作後に
おいても、ページ・メモリ３は同一ページ情報を保持
し、このページ情報によってアクセス動作を行なうの
で、リフレッシュ動作がアクセス動作に影響を与えるこ
とはない。
発生すると、改ページ制御部72はリフレッシュ動作を開
始する。このとき、DRAM制御器７は、マルチ・プレクサ
４を３ステートとすると同時に、ロウ・アドレス・スト
ローブ信号▲▼０〜▲▼４をネゲートし、
出力信号OE1によってリフレッシュ・アドレス・カウン
タ８を起動する。そして、リフレッシュ・アドレスとし
て信号RA0〜RA8がマルチ・プレクサ４からスタティック
・カラムDRAMに与えられロウ・アドレス・ストローブ信
号▲▼０〜▲▼４がアサートされリフレッ
シュ動作が実行される。リフレッシュ動作後、▲
▼０〜▲▼４信号をネゲートする。そして、ペー
ジ・メモリ３に保持されていた、リフレッシュ動作前の
ページ情報が出力され、DRAM制御器７からロウ・アドレ
ス・ストローブ信号▲▼０〜▲▼４が出力
されてアクセス動作を続行する。リフレッシュ動作後に
おいても、ページ・メモリ３は同一ページ情報を保持
し、このページ情報によってアクセス動作を行なうの
で、リフレッシュ動作がアクセス動作に影響を与えるこ
とはない。
さて、次に、第２図に本考案のスタティック・カラムDR
AMアクセス装置の動作の１例をタイム・チャートとして
表わす。
AMアクセス装置の動作の１例をタイム・チャートとして
表わす。
はじめに、システムの立ち上げの場合等、プロセッサ部
１からのロウ・アドレスA10〜A18により、（イ）ロウ・
アドレス・ストローブ信号▲▼（▲▼０〜
▲▼４）により、所望のページにアクセスが行な
われるように改ページ制御がなされる。そして、（ハ）
アドレス信号RA0〜RA8によってロウ・アドレスr1が指定
されると、DRAM制御器７はスタティック制御モードとな
り、スタティック・カラムDRAM2にカラム・アドレスc1
がアドレス信号RA0〜RA8として与えられ、このロウ・ア
ドレスr1及びカラム・アドレスc1及び（ロ）チップ・セ
レクト信号▲▼（▲▼，▲▼）“L"に
よって、プロセッサ部１はスタティック・カラムDRAM2
のデータd1（ホ）にアクセスを行なう。
１からのロウ・アドレスA10〜A18により、（イ）ロウ・
アドレス・ストローブ信号▲▼（▲▼０〜
▲▼４）により、所望のページにアクセスが行な
われるように改ページ制御がなされる。そして、（ハ）
アドレス信号RA0〜RA8によってロウ・アドレスr1が指定
されると、DRAM制御器７はスタティック制御モードとな
り、スタティック・カラムDRAM2にカラム・アドレスc1
がアドレス信号RA0〜RA8として与えられ、このロウ・ア
ドレスr1及びカラム・アドレスc1及び（ロ）チップ・セ
レクト信号▲▼（▲▼，▲▼）“L"に
よって、プロセッサ部１はスタティック・カラムDRAM2
のデータd1（ホ）にアクセスを行なう。
そして、次のサイクルで与えられるロウ・アドレスも前
回と同じであり、カラム・アドレスc2によって、データ
d2にアクセスする。
回と同じであり、カラム・アドレスc2によって、データ
d2にアクセスする。
同様にしてカラム・アドレスc3によって、データd3にア
クセス可能となる。この場合は、（ニ）ライト・イネー
ブル信号▲▼（▲▼）が“L"であり、ス
タティック・カラムDRAM2にデータd3を書き込む場合で
ある。また、次のサイクルも同様に、カラム・アドレス
c4が出力され、データd4の書き込み動作が行なわれる。
クセス可能となる。この場合は、（ニ）ライト・イネー
ブル信号▲▼（▲▼）が“L"であり、ス
タティック・カラムDRAM2にデータd3を書き込む場合で
ある。また、次のサイクルも同様に、カラム・アドレス
c4が出力され、データd4の書き込み動作が行なわれる。
次のサイクルにおいては、前サイクルでアクセスされた
ページ情報と今サイクルで与えられたロウ・アドレスが
異なっており、▲▼信号が“H"で改ページ制御が
行なわれ、ロウ・アドレスr2がアドレス信号RA0〜RA8と
して出力され、カラム・アドレスc5、チップ・セレクト
信号▲▼によって、データd5にアクセスが行なわれ
る。
ページ情報と今サイクルで与えられたロウ・アドレスが
異なっており、▲▼信号が“H"で改ページ制御が
行なわれ、ロウ・アドレスr2がアドレス信号RA0〜RA8と
して出力され、カラム・アドレスc5、チップ・セレクト
信号▲▼によって、データd5にアクセスが行なわれ
る。
次のサイクルにあっては、プロセッサ部１からリフレッ
シュ要求信号が与えられ、改ページ制御部72においてリ
フレッシュ動作が開始される。即ち、はじめに、ロウ・
アドレス・ストローブ信号▲▼が一旦“H"となっ
てこの時点でのアクセスを中断し、続いてロウ・アドレ
ス・ストローブ信号▲▼“L"によりロウ・アドレ
ス信号r3がスタティック・カラムDRAM2に与えられ、リ
フレッシュ動作が実行される。
シュ要求信号が与えられ、改ページ制御部72においてリ
フレッシュ動作が開始される。即ち、はじめに、ロウ・
アドレス・ストローブ信号▲▼が一旦“H"となっ
てこの時点でのアクセスを中断し、続いてロウ・アドレ
ス・ストローブ信号▲▼“L"によりロウ・アドレ
ス信号r3がスタティック・カラムDRAM2に与えられ、リ
フレッシュ動作が実行される。
そして、リフレッシュ動作が終了し、ロウ・アドレス・
ストローブ信号▲▼“H"となると、次のサイクル
では、ページ・メモリ３に保持されていた、リフレッシ
ュ動作開始前のページ情報r2がマルチプレクサ４を介し
てロウ・アドレスRAS0〜RAS8としてスタティック・カラ
ムDRAM2に与えられる。
ストローブ信号▲▼“H"となると、次のサイクル
では、ページ・メモリ３に保持されていた、リフレッシ
ュ動作開始前のページ情報r2がマルチプレクサ４を介し
てロウ・アドレスRAS0〜RAS8としてスタティック・カラ
ムDRAM2に与えられる。
続いて、ロウ・アドレス・ストローブ信号▲▼
“L"となってこのロウ・アドレスRAS0〜RAS8（r2）が有
効となり、アクセスが再開される。更に、カラム・アド
レス・ストローブ信号▲▼“L"によってカラム・
アドレスc6が有効となりデータd6がアクセスされる。
“L"となってこのロウ・アドレスRAS0〜RAS8（r2）が有
効となり、アクセスが再開される。更に、カラム・アド
レス・ストローブ信号▲▼“L"によってカラム・
アドレスc6が有効となりデータd6がアクセスされる。
このようにして、同一ページ（同一ロウ・アドレス）内
でアクセスを行う場合は、カラム・アドレスを与えるの
みで良く、ページが異なる場合にのみ改ページシ制御を
行なう。また、アクセス中にリフレッシュ動作が行われ
た際、リフレッシュ動作が終了すると、ページ・メモリ
に保持されているリフレッシュ動作前のページ情報を読
み出してこのページ情報に従ってアクセス動作を再開す
る。このように、メモリ・アクセスを高速化することが
できる。
でアクセスを行う場合は、カラム・アドレスを与えるの
みで良く、ページが異なる場合にのみ改ページシ制御を
行なう。また、アクセス中にリフレッシュ動作が行われ
た際、リフレッシュ動作が終了すると、ページ・メモリ
に保持されているリフレッシュ動作前のページ情報を読
み出してこのページ情報に従ってアクセス動作を再開す
る。このように、メモリ・アクセスを高速化することが
できる。
尚、本考案を構成するDRAM制御器７は、PLA（Programab
le Logic Array）等を用いることによりその論理を簡単
に実現することができる。
le Logic Array）等を用いることによりその論理を簡単
に実現することができる。
〈考案の効果〉 本考案のスタティック・カラムDRAMアクセス装置によれ
ば、次の効果が得られる。
ば、次の効果が得られる。
プロセッサ部より与えられるロウ・アドレスとページ・
メモリに保持されている前回アクセスが行なわれたペー
ジ情報とを比較器で比較し、一致出力がなされた場合
は、DRAM制御器はスタティック・モード制御を行ない、
不一致出力がなされた場合は、DRAM制御器は改ページ制
御を行ない、各カラム・アドレスに従ってアクセスを行
なうので、簡単な構成でメモリ・アクセスを高速に行な
うことができる。
メモリに保持されている前回アクセスが行なわれたペー
ジ情報とを比較器で比較し、一致出力がなされた場合
は、DRAM制御器はスタティック・モード制御を行ない、
不一致出力がなされた場合は、DRAM制御器は改ページ制
御を行ない、各カラム・アドレスに従ってアクセスを行
なうので、簡単な構成でメモリ・アクセスを高速に行な
うことができる。
また、スタティック・カラムDRAMの価格はDRAMよりやや
高いが、スタティックDRAMの価格の約1/10であるため、
低価格で安価、しかもスタティック・モードで使用する
ため、スタティックDRAM並の速度でメモリ・アクセスを
行なうことができる。
高いが、スタティックDRAMの価格の約1/10であるため、
低価格で安価、しかもスタティック・モードで使用する
ため、スタティックDRAM並の速度でメモリ・アクセスを
行なうことができる。
更に、アクセス中にメモリ・リフレッシュ動作があって
も、ページ・メモリにリフレッシュ直前のページ情報を
保持しており、リフレッシュ後はこのページ情報に従っ
てアクセス動作を再開するので、リフレッシュ動作がア
クセス動作に悪影響を及ぼすことはない。
も、ページ・メモリにリフレッシュ直前のページ情報を
保持しており、リフレッシュ後はこのページ情報に従っ
てアクセス動作を再開するので、リフレッシュ動作がア
クセス動作に悪影響を及ぼすことはない。
第１図は本考案を実施したスタティック・カラムDRAMア
クセス装置の回路ブロック図、第２図は本考案のスタテ
ィック・カラムDRAMアクセス装置の動作を表わすタイム
・チャートである。 １……プロセッサ部、２……スタティック・カラムDRA
M、３……ページ・メモリ、４……マルチ・プレクサ、
５……比較器、６……デコーダ、７……DRAM制御器、71
……スタティック・モード制御部、72……改ページ制御
部。
クセス装置の回路ブロック図、第２図は本考案のスタテ
ィック・カラムDRAMアクセス装置の動作を表わすタイム
・チャートである。 １……プロセッサ部、２……スタティック・カラムDRA
M、３……ページ・メモリ、４……マルチ・プレクサ、
５……比較器、６……デコーダ、７……DRAM制御器、71
……スタティック・モード制御部、72……改ページ制御
部。
Claims (1)
- 【請求項１】プロセッサ部からアクセスが行なわれるス
タティック・カラムDRAMと、前記プロセッサ部からロウ
・アドレスが与えられ前回アクセスされたページ情報を
保持するページ・メモリと、このページ・メモリに保持
されるページ情報と前記プロセッサ部から与えられたロ
ウ・アドレス情報とを比較する比較器と、この比較器か
ら一致信号が出力された際はロウ・アドレス・ストロー
ブ信号をアサートしたままカラム・アドレス情報を出力
しチップ・セレクト信号により前記スタティック・カラ
ムDRAMとデータを授受するスタティック・モードに移行
するスタティック・モード制御部と、前記比較器から不
一致信号が出力された際は前記ロウ・アドレス・ストロ
ーブ信号をネゲートして前記ページ・メモリに現在与え
られているページ情報を書き込んで前記スタティック・
カラムDRAMに対して改ページ制御を実行するとともにリ
フレッシュ動作後前記ページ・メモリに保持されている
リフレッシュ動作前のページ情報を読み出してこのペー
ジ情報に従ってアクセス動作を再開する改ページ制御部
と、前記スタティック・カラムDRAMに対してリフレッシ
ュ要求を発生するリフレッシュ制御部とよりなるスタテ
ィック・カラムDRAMアクセス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985187871U JPH0731439Y2 (ja) | 1985-12-05 | 1985-12-05 | スタティック・カラムｄｒａｍアクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985187871U JPH0731439Y2 (ja) | 1985-12-05 | 1985-12-05 | スタティック・カラムｄｒａｍアクセス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6294498U JPS6294498U (ja) | 1987-06-16 |
| JPH0731439Y2 true JPH0731439Y2 (ja) | 1995-07-19 |
Family
ID=31138726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985187871U Expired - Lifetime JPH0731439Y2 (ja) | 1985-12-05 | 1985-12-05 | スタティック・カラムｄｒａｍアクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731439Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3180877B2 (ja) * | 1995-01-26 | 2001-06-25 | 日本電気株式会社 | メモリインターフェ−ス回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS593790A (ja) * | 1982-06-30 | 1984-01-10 | Yokogawa Hokushin Electric Corp | ダイナミツクメモリ素子を用いた記憶装置 |
| JPS60258792A (ja) * | 1984-06-04 | 1985-12-20 | Toshiba Corp | ダイナミツクｒａｍ |
-
1985
- 1985-12-05 JP JP1985187871U patent/JPH0731439Y2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 「日経エレクトロニクス１９８３．９．１９」Ｐ．１６６−１６８ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6294498U (ja) | 1987-06-16 |
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