JP3250377B2 - メモリコントロール装置 - Google Patents
メモリコントロール装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、ダイナミックランダム
アクセスメモリ（以下「ＤＲＡＭ」という）、や疑似Ｓ
ＲＡＭ等の動的メモリを含んだメモリシステムの制御を
行うメモリコントロール装置に関するものである。
アクセスメモリ（以下「ＤＲＡＭ」という）、や疑似Ｓ
ＲＡＭ等の動的メモリを含んだメモリシステムの制御を
行うメモリコントロール装置に関するものである。
【０００２】
【従来の技術】一般に、ＤＲＡＭがデータを記憶する場
合、キャパシタに蓄えた電荷の有無でハイ／ロウの記憶
状態を保持するが、保持時間の経過とともに漏れ電流な
どにより電荷が少しずつ失われるため、再度ハイ／ロウ
の電位に設定し直す動作（以下「リフレッシュ動作」と
いう）が必要になる。このＤＲＡＭ等のリフレッシュ動
作はメモリコントロール装置による制御で行っている。
合、キャパシタに蓄えた電荷の有無でハイ／ロウの記憶
状態を保持するが、保持時間の経過とともに漏れ電流な
どにより電荷が少しずつ失われるため、再度ハイ／ロウ
の電位に設定し直す動作（以下「リフレッシュ動作」と
いう）が必要になる。このＤＲＡＭ等のリフレッシュ動
作はメモリコントロール装置による制御で行っている。
【０００３】従来のメモリコントロール装置について図
面を参照して説明する。図４は従来のメモリコントロー
ル装置の構成を示す。図４において、１０１はメモリコ
ントロール装置全体、１０２は中央演算処理装置（以下
「ＣＰＵ」という）が発生するアドレス値がどのメモリ
を示しているかを判定するアドレスデコーダ、１０３は
ＣＰＵが発生するアドレス有効信号とアドレスデコーダ
が発生する値を入力し、実際のメモリチップにチップセ
レクト信号を発生するチップセレクト発生装置、１０４
は定められたタイミングでリフレッシュ要求信号を発生
するリフレッシュ要求発生装置、１０５はメモリへのア
クセスの終了を示すデータアクノリッジ信号を発生する
データアクノリッジ発生装置（ＤＫ発生装置）、１０６
はＤＲＡＭを制御するための信号であるＲＡＳ（ロウア
ドレスストローブ）信号、ＣＡＳ（カラムアドレススト
ローブ）信号を発生するＲＡＳ・ＣＡＳ発生装置、１０
８はＣＰＵが発生するアドレスデータ、１０９はアドレ
スデコーダ１０２が発生するメモリ領域信号、１１０は
メモリ領域信号バスのうちＤＲＡＭ領域を示す信号、１
１１はチップセレクト信号、１１２はアドレス有効信
号、１１３はリフレッシュ要求信号、１１４はＲＡＳ信
号、１１５はＣＡＳ信号、１０７はＣＰＵに対してバス
権を要求するバス使用権要求信号発生装置、１１６はＣ
ＰＵに対してバス権を要求するバス使用権要求信号、１
１７はＣＰＵから発せられるバス開放信号、１１８はリ
フレッシュサイクル開始指示信号である。
面を参照して説明する。図４は従来のメモリコントロー
ル装置の構成を示す。図４において、１０１はメモリコ
ントロール装置全体、１０２は中央演算処理装置（以下
「ＣＰＵ」という）が発生するアドレス値がどのメモリ
を示しているかを判定するアドレスデコーダ、１０３は
ＣＰＵが発生するアドレス有効信号とアドレスデコーダ
が発生する値を入力し、実際のメモリチップにチップセ
レクト信号を発生するチップセレクト発生装置、１０４
は定められたタイミングでリフレッシュ要求信号を発生
するリフレッシュ要求発生装置、１０５はメモリへのア
クセスの終了を示すデータアクノリッジ信号を発生する
データアクノリッジ発生装置（ＤＫ発生装置）、１０６
はＤＲＡＭを制御するための信号であるＲＡＳ（ロウア
ドレスストローブ）信号、ＣＡＳ（カラムアドレススト
ローブ）信号を発生するＲＡＳ・ＣＡＳ発生装置、１０
８はＣＰＵが発生するアドレスデータ、１０９はアドレ
スデコーダ１０２が発生するメモリ領域信号、１１０は
メモリ領域信号バスのうちＤＲＡＭ領域を示す信号、１
１１はチップセレクト信号、１１２はアドレス有効信
号、１１３はリフレッシュ要求信号、１１４はＲＡＳ信
号、１１５はＣＡＳ信号、１０７はＣＰＵに対してバス
権を要求するバス使用権要求信号発生装置、１１６はＣ
ＰＵに対してバス権を要求するバス使用権要求信号、１
１７はＣＰＵから発せられるバス開放信号、１１８はリ
フレッシュサイクル開始指示信号である。
【０００４】以上のように構成されたメモリコントロー
ル装置では、ＤＲＡＭの制御にＲＡＳ信号とＣＡＳ信号
が用いられるが、これら二つの信号の入力タイミングを
変えることにより、リフレッシュモードと通常の書き込
み／読み出しモードとを切り換えている。
ル装置では、ＤＲＡＭの制御にＲＡＳ信号とＣＡＳ信号
が用いられるが、これら二つの信号の入力タイミングを
変えることにより、リフレッシュモードと通常の書き込
み／読み出しモードとを切り換えている。
【０００５】図５に現在一般的に用いられているＲＡＳ
信号とＣＡＳ信号の入力タイミングを示す。同図（ａ）
は通常の書き込み／読み出しを行う場合を示し、図
（ｂ）はリフレッシュを行う場合を示す。このようにＤ
ＲＡＭに入力する制御信号（ＲＡＳ，ＣＡＳ）のタイミ
ングを異ならせてモードを変えているので、ＤＲＡＭを
リフレッシュしている最中に、ＣＰＵからＤＲＡＭに対
して書き込みや読み出しのアクセスをすることができな
い。したがって、ＤＲＡＭのリフレッシュを行う場合に
はＣＰＵの動作を停止する必要がある。
信号とＣＡＳ信号の入力タイミングを示す。同図（ａ）
は通常の書き込み／読み出しを行う場合を示し、図
（ｂ）はリフレッシュを行う場合を示す。このようにＤ
ＲＡＭに入力する制御信号（ＲＡＳ，ＣＡＳ）のタイミ
ングを異ならせてモードを変えているので、ＤＲＡＭを
リフレッシュしている最中に、ＣＰＵからＤＲＡＭに対
して書き込みや読み出しのアクセスをすることができな
い。したがって、ＤＲＡＭのリフレッシュを行う場合に
はＣＰＵの動作を停止する必要がある。
【０００６】このＤＲＡＭのリフレッシュを行う場合の
動作について説明する。ＣＰＵがメモリアクセスする際
に発するアドレスデータ１０８にもとづいて、アドレス
デコーダ１０２でどのメモリ領域をアクセスしているか
を判定し、メモリ領域信号１０９を出力する。このメモ
リ領域信号１０９とともにアクセスの開始を示すアドレ
ス有効信号１１２をチップセレクト発生装置１０３に入
力する。このとき、メモリ領域信号１０９の値がＤＲＡ
Ｍ領域以外の領域を示していれば、チップセレクト発生
装置１０３はアドレス有効信号１１２が有効を確認し、
各メモリ領域に配置されているメモリチップにチップセ
レクト信号１１１を発生する。また、メモリ領域信号１
０９の値がＤＲＡＭ領域を示していれば、ＤＲＡＭ領域
信号１１０によりＲＡＳ・ＣＡＳ発生装置１０６はアド
レス有効信号１１２で有効を確認し、ＤＲＡＭへＲＡＳ
・ＣＡＳを発生しアクセスする。
動作について説明する。ＣＰＵがメモリアクセスする際
に発するアドレスデータ１０８にもとづいて、アドレス
デコーダ１０２でどのメモリ領域をアクセスしているか
を判定し、メモリ領域信号１０９を出力する。このメモ
リ領域信号１０９とともにアクセスの開始を示すアドレ
ス有効信号１１２をチップセレクト発生装置１０３に入
力する。このとき、メモリ領域信号１０９の値がＤＲＡ
Ｍ領域以外の領域を示していれば、チップセレクト発生
装置１０３はアドレス有効信号１１２が有効を確認し、
各メモリ領域に配置されているメモリチップにチップセ
レクト信号１１１を発生する。また、メモリ領域信号１
０９の値がＤＲＡＭ領域を示していれば、ＤＲＡＭ領域
信号１１０によりＲＡＳ・ＣＡＳ発生装置１０６はアド
レス有効信号１１２で有効を確認し、ＤＲＡＭへＲＡＳ
・ＣＡＳを発生しアクセスする。
【０００７】一方、リフレッシュ要求発生装置１０４は
一定のタイミングでリフレッシュ要求信号１１３を発生
する。バス使用権要求信号発生装置１０７は、図６のタ
イミングチャートに示したように、リフレッシュ要求信
号１１３を受けると、ＣＰＵの動作を止めるためにＣＰ
Ｕに対してバス開放要求信号１１６を発生する。この要
求に対して、ＣＰＵが現在バスにアクセスしていなけれ
ば、すぐにＣＰＵが停止することを示す信号（バス開放
信号１１７）を出力する。もしＣＰＵが現在バスにアク
セスしていれば、アクセス終了を待ってすぐにＣＰＵが
バス開放信号１１７を出力する。このＣＰＵを停止状態
を得るには、実際にＣＰＵを止めるのではなく、データ
アクノリッジ（ＤＫ）信号発生装置１０５から出力する
データアクノリッジ信号をロウレベルにしてＣＰＵに返
さないことで、ＣＰＵに対してメモリへのアクセスを終
了していないと認識させる。これによりＣＰＵが実質的
に停止することになる。バス使用権要求信号発生装置１
０７がバス開放信号１１７を受けるとリフレッシュサイ
クル開始信号１１８を発生する。リフレッシュサイクル
開始信号１１８がアクティブになると、リフレッシュ要
求発生装置１０４はリフレッシュ要求信号１１３をネゲ
ートし、ＲＡＳ・ＣＡＳ発生装置１０６は図５（ｂ）に
示したリフレッシュ用のタイミングでＲＡＳ信号１１
４、ＣＡＳ信号１１５を出力しＤＲＡＭのリフレッシュ
を行う。
一定のタイミングでリフレッシュ要求信号１１３を発生
する。バス使用権要求信号発生装置１０７は、図６のタ
イミングチャートに示したように、リフレッシュ要求信
号１１３を受けると、ＣＰＵの動作を止めるためにＣＰ
Ｕに対してバス開放要求信号１１６を発生する。この要
求に対して、ＣＰＵが現在バスにアクセスしていなけれ
ば、すぐにＣＰＵが停止することを示す信号（バス開放
信号１１７）を出力する。もしＣＰＵが現在バスにアク
セスしていれば、アクセス終了を待ってすぐにＣＰＵが
バス開放信号１１７を出力する。このＣＰＵを停止状態
を得るには、実際にＣＰＵを止めるのではなく、データ
アクノリッジ（ＤＫ）信号発生装置１０５から出力する
データアクノリッジ信号をロウレベルにしてＣＰＵに返
さないことで、ＣＰＵに対してメモリへのアクセスを終
了していないと認識させる。これによりＣＰＵが実質的
に停止することになる。バス使用権要求信号発生装置１
０７がバス開放信号１１７を受けるとリフレッシュサイ
クル開始信号１１８を発生する。リフレッシュサイクル
開始信号１１８がアクティブになると、リフレッシュ要
求発生装置１０４はリフレッシュ要求信号１１３をネゲ
ートし、ＲＡＳ・ＣＡＳ発生装置１０６は図５（ｂ）に
示したリフレッシュ用のタイミングでＲＡＳ信号１１
４、ＣＡＳ信号１１５を出力しＤＲＡＭのリフレッシュ
を行う。
【０００８】
【発明が解決しようとする課題】しかしながら上記の構
成では、ＤＲＡＭのリフレッシュサイクル時には、ＣＰ
Ｕに対してバス権を要求してＣＰＵを停止させてからＤ
ＲＡＭリフレッシュを行うために、図４に示したタイミ
ングチャートの点線部の間、ＣＰＵが動作しないので、
システム全体の性能を劣化させてしまうという問題を有
していた。
成では、ＤＲＡＭのリフレッシュサイクル時には、ＣＰ
Ｕに対してバス権を要求してＣＰＵを停止させてからＤ
ＲＡＭリフレッシュを行うために、図４に示したタイミ
ングチャートの点線部の間、ＣＰＵが動作しないので、
システム全体の性能を劣化させてしまうという問題を有
していた。
【０００９】本発明は上記課題を解決するもので、ＤＲ
ＡＭのリフレッシュサイクル時でもＣＰＵを停止させる
ことを極力減らして、高速な動作の可能なメモリコント
ロール装置を提供することを目的とする。
ＡＭのリフレッシュサイクル時でもＣＰＵを停止させる
ことを極力減らして、高速な動作の可能なメモリコント
ロール装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明のメモリコントロ
ール装置は上記課題を解決するために、動的メモリのリ
フレッシュ動作を制御するリフレッシュ制御信号発生部
と、ＣＰＵの動作を制御するＣＰＵ制御部と、動的メモ
リ領域とそれ以外の領域とに共通に入力する信号（たと
えばライト信号）を制御する信号制御部とを有し、メモ
リ領域のうちの動的メモリ領域をアクセスする場合に、
ＣＰＵ制御部によりＣＰＵの動作を実質的に止めてリフ
レッシュ制御信号発生部を用いてリフレッシュ動作を行
い、また動的メモリ領域以外の領域をアクセスする場合
でも、動的メモリ領域と動的メモリ領域以外の領域とに
共通の信号を入力するときには、ＣＰＵ制御部によりＣ
ＰＵの動作を実質的に止めるとともに、信号制御部によ
り共通の信号の入力動作を実質的に止めてリフレッシュ
制御信号発生部を用いてリフレッシュ動作を行い、これ
ら以外の場合には、ＣＰＵの動作や信号の入力動作を止
めないでリフレッシュ動作を行うものである。
ール装置は上記課題を解決するために、動的メモリのリ
フレッシュ動作を制御するリフレッシュ制御信号発生部
と、ＣＰＵの動作を制御するＣＰＵ制御部と、動的メモ
リ領域とそれ以外の領域とに共通に入力する信号（たと
えばライト信号）を制御する信号制御部とを有し、メモ
リ領域のうちの動的メモリ領域をアクセスする場合に、
ＣＰＵ制御部によりＣＰＵの動作を実質的に止めてリフ
レッシュ制御信号発生部を用いてリフレッシュ動作を行
い、また動的メモリ領域以外の領域をアクセスする場合
でも、動的メモリ領域と動的メモリ領域以外の領域とに
共通の信号を入力するときには、ＣＰＵ制御部によりＣ
ＰＵの動作を実質的に止めるとともに、信号制御部によ
り共通の信号の入力動作を実質的に止めてリフレッシュ
制御信号発生部を用いてリフレッシュ動作を行い、これ
ら以外の場合には、ＣＰＵの動作や信号の入力動作を止
めないでリフレッシュ動作を行うものである。
【００１１】
【作用】本発明は上記の構成により、ＣＰＵに対してバ
ス権を要求することがなく、ＣＰＵがＤＲＡＭ領域にア
クセスあるいは他のメモリ領域にライトアクセスをしな
い限りＣＰＵがウェイト状態にならない。
ス権を要求することがなく、ＣＰＵがＤＲＡＭ領域にア
クセスあるいは他のメモリ領域にライトアクセスをしな
い限りＣＰＵがウェイト状態にならない。
【００１２】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１３】図１は本発明のメモリコントロール装置を
用いたコンピュータシステム全体の構成の一例を示す。
同図において、１は一つの半導体チップを示し、このチ
ップ１の上にＣＰＵ２、メモリコントロール装置３、リ
ードオンリメモリ（ＲＯＭ）やランダムアクセスメモリ
（ＲＡＭ）５が載置されている。これらの構成部分はア
ドレスバス８やデータバス９を介してアドレスやデータ
のやりとりをする構成になっている。また、ＣＰＵ２か
らはメモリコントロール装置３に対してアドレス有効信
号（ＤＳ）２０やリード／ライト信号２１を送り込む構
成になっている。チップ１の外側にはＤＲＡＭ６等の動
的メモリやＳＲＡＭ７等の静的メモリが各メモリ領域に
設けられ、メモリコントロール装置３で制御される。特
にＤＲＡＭ６等の動的メモリについての動作は、メモリ
コントロール装置３から送られるＲＡＳ信号とＣＡＳ信
号で制御される。メモリコントロール装置３はＤＲＡＭ
６やＳＲＡＭ７に対して情報の書き込み信号や読み出し
信号であるリード／ライト信号を送るが、このうちライ
ト信号ＷＲはＤＲＡＭ６とＳＲＡＭ７の両方に共通に送
られている。メモリコントロール装置３からはメモリ領
域へのアクセスの完了を示すデータアクノリッジ信号
（ＤＫ）２６がＣＰＵ２に送られる。
用いたコンピュータシステム全体の構成の一例を示す。
同図において、１は一つの半導体チップを示し、このチ
ップ１の上にＣＰＵ２、メモリコントロール装置３、リ
ードオンリメモリ（ＲＯＭ）やランダムアクセスメモリ
（ＲＡＭ）５が載置されている。これらの構成部分はア
ドレスバス８やデータバス９を介してアドレスやデータ
のやりとりをする構成になっている。また、ＣＰＵ２か
らはメモリコントロール装置３に対してアドレス有効信
号（ＤＳ）２０やリード／ライト信号２１を送り込む構
成になっている。チップ１の外側にはＤＲＡＭ６等の動
的メモリやＳＲＡＭ７等の静的メモリが各メモリ領域に
設けられ、メモリコントロール装置３で制御される。特
にＤＲＡＭ６等の動的メモリについての動作は、メモリ
コントロール装置３から送られるＲＡＳ信号とＣＡＳ信
号で制御される。メモリコントロール装置３はＤＲＡＭ
６やＳＲＡＭ７に対して情報の書き込み信号や読み出し
信号であるリード／ライト信号を送るが、このうちライ
ト信号ＷＲはＤＲＡＭ６とＳＲＡＭ７の両方に共通に送
られている。メモリコントロール装置３からはメモリ領
域へのアクセスの完了を示すデータアクノリッジ信号
（ＤＫ）２６がＣＰＵ２に送られる。
【００１４】図２は本発明のメモリコントロール装置の
一実施例の構成を示す。同図において、１０はＣＰＵが
発生するアドレス値がどのメモリを示しているかを判定
するアドレスデコーダ、１１はＣＰＵが発生するアドレ
ス有効信号とアドレスデコーダが発生する値を入力し、
実際のメモリチップにチップセレクト信号を発生するチ
ップセレクト発生装置、１２は定められたタイミングで
リフレッシュ要求信号を発生するリフレッシュ要求発生
装置、１３はＤＲＡＭにＲＡＳ信号やＣＡＳ信号を所定
のタイミングで発生してリフレッシュ動作を制御するＲ
ＡＳ・ＣＡＳ発生装置で、リフレッシュ制御信号発生部
として機能する。１４はデータアクノリッジ発生装置
で、ＣＰＵにアクセスしたメモリのアクセスが終了した
ことを示すデータアクノリッジ信号を発生する。もし、
このデータアクノリッジ発生装置１４からデータアクノ
リッジ信号を発生しなければ、ＣＰＵはアクセス終了を
認識することができないので、アクセス終了待ちの状態
となって、実質的に停止した状態となる。このデータア
クノリッジ発生装置１４はＣＰＵ制御部として機能す
る。
一実施例の構成を示す。同図において、１０はＣＰＵが
発生するアドレス値がどのメモリを示しているかを判定
するアドレスデコーダ、１１はＣＰＵが発生するアドレ
ス有効信号とアドレスデコーダが発生する値を入力し、
実際のメモリチップにチップセレクト信号を発生するチ
ップセレクト発生装置、１２は定められたタイミングで
リフレッシュ要求信号を発生するリフレッシュ要求発生
装置、１３はＤＲＡＭにＲＡＳ信号やＣＡＳ信号を所定
のタイミングで発生してリフレッシュ動作を制御するＲ
ＡＳ・ＣＡＳ発生装置で、リフレッシュ制御信号発生部
として機能する。１４はデータアクノリッジ発生装置
で、ＣＰＵにアクセスしたメモリのアクセスが終了した
ことを示すデータアクノリッジ信号を発生する。もし、
このデータアクノリッジ発生装置１４からデータアクノ
リッジ信号を発生しなければ、ＣＰＵはアクセス終了を
認識することができないので、アクセス終了待ちの状態
となって、実質的に停止した状態となる。このデータア
クノリッジ発生装置１４はＣＰＵ制御部として機能す
る。
【００１５】１５はＯＲ回路からなり、ＣＰＵから出力
されるリード／ライト信号を実際のメモリチップに出力
可能かを判定し出力するリード／ライト信号制御装置
で、信号制御部として機能する。このリード／ライト信
号制御装置１５に入力するリード／ライト信号２１はＣ
ＰＵから送られるハイ／ロウのデジタル信号で、ハイの
場合にはメモリをリードアクセスし、ロウの場合にはラ
イトアクセスする。リード／ライト信号制御装置１５は
ＯＲ回路で構成しているので、リード／ライト信号２１
のハイロウにかかわらず、リフレッシュサイクル信号２
５がハイ（アクティブ）になれば、出力のメモリリード
／ライト信号２７はつねにハイになる。したがって、こ
のリード／ライト信号制御装置１５によってライト信号
を止めて、つねにリード信号（ハイ）のみを出力するよ
うに制御できる。
されるリード／ライト信号を実際のメモリチップに出力
可能かを判定し出力するリード／ライト信号制御装置
で、信号制御部として機能する。このリード／ライト信
号制御装置１５に入力するリード／ライト信号２１はＣ
ＰＵから送られるハイ／ロウのデジタル信号で、ハイの
場合にはメモリをリードアクセスし、ロウの場合にはラ
イトアクセスする。リード／ライト信号制御装置１５は
ＯＲ回路で構成しているので、リード／ライト信号２１
のハイロウにかかわらず、リフレッシュサイクル信号２
５がハイ（アクティブ）になれば、出力のメモリリード
／ライト信号２７はつねにハイになる。したがって、こ
のリード／ライト信号制御装置１５によってライト信号
を止めて、つねにリード信号（ハイ）のみを出力するよ
うに制御できる。
【００１６】１６はＣＰＵが発生するアドレスデータ、
１７はアドレスデコーダ１０が発生するメモリ領域信号
バス、１８はメモリ領域信号バス１７のうちＤＲＡＭ領
域を示す信号、１９はチップセレクト信号、２０はアク
セスの開始を示すアドレス有効信号、２２はリフレッシ
ュ要求信号、２３はＲＡＳ信号、２４はＣＡＳ信号、２
５はリフレッシュサイクル実行を示すリフレッシュサイ
クル信号、２６はデータアクノリッジ信号、２７はメモ
リチップへ出力されるメモリリード／ライト信号であ
る。
１７はアドレスデコーダ１０が発生するメモリ領域信号
バス、１８はメモリ領域信号バス１７のうちＤＲＡＭ領
域を示す信号、１９はチップセレクト信号、２０はアク
セスの開始を示すアドレス有効信号、２２はリフレッシ
ュ要求信号、２３はＲＡＳ信号、２４はＣＡＳ信号、２
５はリフレッシュサイクル実行を示すリフレッシュサイ
クル信号、２６はデータアクノリッジ信号、２７はメモ
リチップへ出力されるメモリリード／ライト信号であ
る。
【００１７】上記構成の装置の動作を説明すると、アド
レスデコーダ１０でＣＰＵが出力するアドレスデータ１
６からどのメモリ領域をアクセスしているかを判定しメ
モリ領域判定信号１７を出力する。その値がＤＲＡＭ以
外の領域を示していれば、チップセレクト発生装置１１
はアドレス有効信号２０が有効であることを確認して、
各メモリ領域に配置されているメモリチップに各々チッ
プセレクト信号１９を発生し、データアクノリッジ発生
装置１４は各々のメモリチップに対応したタイミングで
データアクノリッジ信号２６を発生する。
レスデコーダ１０でＣＰＵが出力するアドレスデータ１
６からどのメモリ領域をアクセスしているかを判定しメ
モリ領域判定信号１７を出力する。その値がＤＲＡＭ以
外の領域を示していれば、チップセレクト発生装置１１
はアドレス有効信号２０が有効であることを確認して、
各メモリ領域に配置されているメモリチップに各々チッ
プセレクト信号１９を発生し、データアクノリッジ発生
装置１４は各々のメモリチップに対応したタイミングで
データアクノリッジ信号２６を発生する。
【００１８】アドレスデコーダ１０がアクセス領域をＤ
ＲＡＭ領域と判定した場合には、メモリ領域判定信号１
７のうちのＤＲＡＭ領域信号１８がアクティブとなる。
ＤＲＡＭ領域信号１８がアクティブになるとＲＡＳ・Ｃ
ＡＳ発生装置１３はアドレス有効信号２０で有効を確認
し、ＤＲＡＭへ制御信号であるＲＡＳ信号２３とＣＡＳ
信号２４を発生する。また、データアクノリッジ信号発
生装置１４はＤＲＡＭアクセス用のタイミングでデータ
アクノリッジ信号を発生する。
ＲＡＭ領域と判定した場合には、メモリ領域判定信号１
７のうちのＤＲＡＭ領域信号１８がアクティブとなる。
ＤＲＡＭ領域信号１８がアクティブになるとＲＡＳ・Ｃ
ＡＳ発生装置１３はアドレス有効信号２０で有効を確認
し、ＤＲＡＭへ制御信号であるＲＡＳ信号２３とＣＡＳ
信号２４を発生する。また、データアクノリッジ信号発
生装置１４はＤＲＡＭアクセス用のタイミングでデータ
アクノリッジ信号を発生する。
【００１９】一方、リフレッシュ要求発生装置１２は一
定のタイミングでリフレッシュ要求信号２２を発生して
おり、ＲＡＳ・ＣＡＳ発生装置１３は、このリフレッシ
ュ要求信号２２を受けると、アドレス有効信号２０から
現在メモリアクセスが実行されているかを判定する。判
定結果から、メモリアクセスが実行されていなければ、
ただちに、そしてメモリアクセスが実行されていれば、
データアクノリッジ信号２６を受けてアクセス終了を確
認した後、リフレッシュサイクル信号２５を出力して、
ＤＲＡＭに対してリフレッシュ用のタイミング（すなわ
ち図５（ｂ）に示したタイミング）でＲＡＳ信号２３と
ＣＡＳ信号２４を発生する。
定のタイミングでリフレッシュ要求信号２２を発生して
おり、ＲＡＳ・ＣＡＳ発生装置１３は、このリフレッシ
ュ要求信号２２を受けると、アドレス有効信号２０から
現在メモリアクセスが実行されているかを判定する。判
定結果から、メモリアクセスが実行されていなければ、
ただちに、そしてメモリアクセスが実行されていれば、
データアクノリッジ信号２６を受けてアクセス終了を確
認した後、リフレッシュサイクル信号２５を出力して、
ＤＲＡＭに対してリフレッシュ用のタイミング（すなわ
ち図５（ｂ）に示したタイミング）でＲＡＳ信号２３と
ＣＡＳ信号２４を発生する。
【００２０】リフレッシュサイクル信号２５が出力され
ると、リフレッシュ要求発生装置１２はリフレッシュ要
求信号２２をネゲートする。そして、リフレッシュサイ
クル実行中にＣＰＵがメモリアクセスしてきた場合で
も、条件によってはＣＰＵを止めずにデータアクノリッ
ジ発生装置１４がデータアクノリッジ信号を出力する。
すなわち、データアクノリッジ発生装置１４はメモリ領
域判定信号１７からアクセス領域がＤＲＡＭ以外であ
り、かつリード／ライト信号２１からライトアクセスで
はないことを判定すると、図３のタイミングチャートの
リードサイクルに示したように、通常のアクセスと同じ
タイミングでデータアクノリッジ信号を出力する。
ると、リフレッシュ要求発生装置１２はリフレッシュ要
求信号２２をネゲートする。そして、リフレッシュサイ
クル実行中にＣＰＵがメモリアクセスしてきた場合で
も、条件によってはＣＰＵを止めずにデータアクノリッ
ジ発生装置１４がデータアクノリッジ信号を出力する。
すなわち、データアクノリッジ発生装置１４はメモリ領
域判定信号１７からアクセス領域がＤＲＡＭ以外であ
り、かつリード／ライト信号２１からライトアクセスで
はないことを判定すると、図３のタイミングチャートの
リードサイクルに示したように、通常のアクセスと同じ
タイミングでデータアクノリッジ信号を出力する。
【００２１】一方、アクセス領域がＤＲＡＭ領域である
か、あるいはＤＲＡＭ領域以外でも他の領域にライトア
クセスする場合には、図３のタイミングチャートのライ
トサイクルとして示したように、リフレッシュサイクル
終了後に、通常のアクセスを開始したタイミングでデー
タアクノリッジ信号２６を出力する。すなわち、この場
合にはリフレッシュ動作が終わるまで、ＣＰＵにデータ
アクノリッジ信号２６を送らないので、ＣＰＵはアクセ
ス終了の合図（データアクノリッジ信号）を待つ状態が
続き、ＣＰＵが実質的に停止した状態となる。また、リ
ード／ライト信号制御装置１５は、リフレッシュサイク
ル期間中はメモリチップに対してリード信号のみを出力
して、ライト信号を出力しないように制御する。
か、あるいはＤＲＡＭ領域以外でも他の領域にライトア
クセスする場合には、図３のタイミングチャートのライ
トサイクルとして示したように、リフレッシュサイクル
終了後に、通常のアクセスを開始したタイミングでデー
タアクノリッジ信号２６を出力する。すなわち、この場
合にはリフレッシュ動作が終わるまで、ＣＰＵにデータ
アクノリッジ信号２６を送らないので、ＣＰＵはアクセ
ス終了の合図（データアクノリッジ信号）を待つ状態が
続き、ＣＰＵが実質的に停止した状態となる。また、リ
ード／ライト信号制御装置１５は、リフレッシュサイク
ル期間中はメモリチップに対してリード信号のみを出力
して、ライト信号を出力しないように制御する。
【００２２】以上のような制御を行う理由は、ＤＲＡＭ
をリフレッシュするためにアクセスする場合と通常にＤ
ＲＡＭ領域にアクセスする場合とでは、制御信号である
ＲＡＳ信号とＣＡＳ信号のタイミングが異なるので、両
方の動作を同時には行えず、ＤＲＡＭのリフレッシュ動
作中は、ＣＰＵを実質的に停止させてＤＲＡＭ領域への
通常のアクセスを止めておく必要があるからである。リ
ード／ライト信号のうち、ライト信号はＤＲＡＭ領域と
他のメモリ領域に共通に入力されるので、ＤＲＡＭ以外
の領域であってもリフレッシュ動作中にライトアクセス
することができず、この場合もＣＰＵを実質的に止める
必要がある。また、ライト信号も止めておく必要があ
る。
をリフレッシュするためにアクセスする場合と通常にＤ
ＲＡＭ領域にアクセスする場合とでは、制御信号である
ＲＡＳ信号とＣＡＳ信号のタイミングが異なるので、両
方の動作を同時には行えず、ＤＲＡＭのリフレッシュ動
作中は、ＣＰＵを実質的に停止させてＤＲＡＭ領域への
通常のアクセスを止めておく必要があるからである。リ
ード／ライト信号のうち、ライト信号はＤＲＡＭ領域と
他のメモリ領域に共通に入力されるので、ＤＲＡＭ以外
の領域であってもリフレッシュ動作中にライトアクセス
することができず、この場合もＣＰＵを実質的に止める
必要がある。また、ライト信号も止めておく必要があ
る。
【００２３】一方、上記の条件に該当しない場合、すな
わち、アクセス領域がＤＲＡＭ領域以外であり、かつ他
の領域へライトアクセスしない場合には、たとえＤＲＡ
Ｍのリフレッシュ動作中であっても、ＣＰＵを止めな
い。したがって、従来のようにリフレッシュ動作中に一
律にＣＰＵの動作を止めていた場合と異なり、本実施例
ではＣＰＵを停止させることの少ないメモリコントロー
ル装置を提供することができる。
わち、アクセス領域がＤＲＡＭ領域以外であり、かつ他
の領域へライトアクセスしない場合には、たとえＤＲＡ
Ｍのリフレッシュ動作中であっても、ＣＰＵを止めな
い。したがって、従来のようにリフレッシュ動作中に一
律にＣＰＵの動作を止めていた場合と異なり、本実施例
ではＣＰＵを停止させることの少ないメモリコントロー
ル装置を提供することができる。
【００２４】なお、本実施例ではＤＲＡＭを例に説明し
たがこれに限らず、本発明は疑似ＳＲＡＭ等を含む動的
メモリ全てに適用できる。
たがこれに限らず、本発明は疑似ＳＲＡＭ等を含む動的
メモリ全てに適用できる。
【００２５】また、ＤＲＡＭ領域とそれ以外の領域に入
力する信号としてライト信号を例に説明したが必ずしも
これに限られるわけではない。
力する信号としてライト信号を例に説明したが必ずしも
これに限られるわけではない。
【００２６】
【発明の効果】本発明によれば、ＤＲＡＭリフレッシュ
サイクル時でもＣＰＵをウェイト状態にすることが軽減
され、メモリシステムのオーバーヘッドを小さくし、高
速なメモリシステムを実現でき、その実用的効果は大き
い。
サイクル時でもＣＰＵをウェイト状態にすることが軽減
され、メモリシステムのオーバーヘッドを小さくし、高
速なメモリシステムを実現でき、その実用的効果は大き
い。
【図１】本発明のメモリコントロール装置を用いたシス
テム構成図
テム構成図
【図２】本発明の一実施例におけるメモリコントロール
装置の構成図
装置の構成図
【図３】本発明のメモリコントロール装置でのＤＲＡＭ
リフレッシュタイミング図
リフレッシュタイミング図
【図４】従来のメモリコントロール装置の構成図
【図５】ＲＡＳ信号とＣＡＳ信号のタイミング図
【図６】従来のメモリコントロール装置でのＤＲＡＭリ
フレッシュタイミング図
フレッシュタイミング図
１ 半導体チップ ２ ＣＰＵ ３ メモリコントロール装置 ５ ＲＯＭ、ＲＡＭ ６ ＤＲＡＭ ７ ＳＲＡＭ ８ データバス ９ アドレスバス １０ アドレスデコーダ １１ チップセレクト発生装置 １２ リフレッシュ要求発生装置 １３ ＲＡＳ・ＣＡＳ発生装置 １４ データアクノリッジ発生装置 １５ リード／ライト信号制御装置 １６ アドレスデータ １７ メモリ領域判定信号 １８ ＤＲＡＭ領域判定信号 １９ チップセレクト信号 ２０ アドレス有効信号 ２１ リード／ライト信号 ２２ リフレッシュ要求信号 ２３ ＲＡＳ信号 ２４ ＣＡＳ信号 ２５ リフレッシュサイクル信号 ２６ データアクノリッジ信号 ２７ メモリリード／ライト信号 １０７ バス使用権要求信号発生装置 １１６ バス開放要求信号 １１７ バス開放信号 １１８ リフレッシュサイクル開始要求信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−153985（ＪＰ，Ａ) 特開 平４−109490（ＪＰ，Ａ) 松本三郎，ＤＲＡＭ活用の基礎技術, トランジスタ技術ＳＰＥＣＩＡＬ，日 本，ＣＱ出版株式会社，1991年１月１ 日，第25号，ｐ．49−57，特に図14 （注) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 G11C 11/406
Claims (3)
- 【請求項１】 動的メモリのリフレッシュ動作を制御す
るリフレッシュ制御信号発生部と、中央演算処理装置の
動作を実質的に制御する中央演算処理装置制御部と、動
的メモリ領域とそれ以外の領域とに共通に入力する信号
を制御する信号制御部とを有し、前記動的メモリ領域を
アクセスする場合には、前記中央演算処理装置制御部に
より前記中央演算処理装置の動作を実質的に止めて前記
リフレッシュ制御信号発生部を用いてリフレッシュ動作
を行い、また前記動的メモリ領域と動的メモリ領域以外
の領域とに共通の信号を入力する場合には、前記中央演
算処理装置制御部により中央演算処理装置の動作を実質
的に止めるとともに、前記信号制御部により前記共通の
信号の入力動作を実質的に止めて前記リフレッシュ制御
信号発生部を用いてリフレッシュ動作を行い、これら以
外の場合には、前記中央演算処理装置の動作や信号の入
力動作を止めないでリフレッシュ動作を行うことを特徴
とするメモリコントロール装置。 - 【請求項２】 動的メモリのリフレッシュ動作を制御す
るリフレッシュ制御信号発生部と、中央演算処理装置に
対してメモリ領域へのアクセスの終了を示すデータアク
ノリッジ信号を発生するデータアクノリッジ発生部と、
動的メモリ領域とそれ以外の領域とに共通に入力するラ
イト信号を制御するライト信号制御部とを有し、前記動
的メモリ領域をアクセスする場合には、前記データアク
ノリッジ発生部からのデータアクノリッジ信号を止める
ことで前記中央演算処理装置の動作を実質的に止めて、
前記リフレッシュ制御信号発生部によりリフレッシュ動
作を行い、また動的メモリ領域以外の領域に前記ライト
信号を入力する場合には、前記データアクノリッジ発生
部を用いて中央演算処理装置の動作を実質的に止めると
ともに、前記ライト信号制御部により前記ライト信号の
入力動作を実質的に止めて、前記リフレッシュ制御信号
発生部でリフレッシュ動作を行い、これら以外の場合に
は、前記中央演算処理装置の動作や信号の入力動作を止
めないでリフレッシュ動作を行うことを特徴とするメモ
リコントロール装置。 - 【請求項３】 中央演算処理装置から送られてくるアド
レスにもとづいて前記中央演算処理装置がアクセスする
領域がどの領域かを判定するアドレスデコーダと、前記
アドレスデコーダの出力値と前記中央演算処理装置から
のアクセス開始を示すアドレス有効信号とを入力し、前
記アクセスする領域内のメモリにチップセレクト信号を
出力するチップセレクト発生装置と、一定のタイミング
でリフレッシュ要求信号を出力するリフレッシュ要求発
生装置と、前記アドレスデコーダの出力値、前記アドレ
ス有効信号、前記リフレッシュ要求信号、およびアクセ
ス終了を示すデータアクノリッジ信号を入力し、前記リ
フレッシュ要求信号がディセーブルの場合には、前記ア
ドレスデコーダの出力が動的メモリ領域を示したときに
動的メモリアクセスタイミングでメモリ制御信号を発生
し、前記リフレッシュ要求信号がイネーブルの場合に
は、現在実行中のメモリアクセスがあればデータアクノ
リッジ信号発生を待ち、メモリアクセスがなければただ
ちに動的メモリリフレッシュタイミングでメモリ制御信
号を発生し、さらに動的メモリリフレッシュ用に前記メ
モリ制御信号を発生している間、リフレッシュサイクル
信号を出力するメモリ制御信号発生装置と、前記アドレ
スデコーダの出力値、前記アドレス有効信号、前記リー
ド／ライト信号、および前記リフレッシュサイクル信号
を入力し、リフレッシュサイクル期間中ではない場合に
は、アクセス領域のメモリシステムに応じてデータアク
ノリッジ信号を発生し、リフレッシュサイクル期間中の
場合には、動的メモリ領域をアクセスするときまたは他
の領域をライトアクセスするときにリフレッシュ終了後
アクセスを開始したタイミングでデータアクノリッジ信
号を発生し、それ以外の場合には、リフレッシュサイク
ル期間中でない場合と同じようにデータアクノリッジ信
号を発生するデータアクノリッジ発生装置と、前記リー
ド／ライト信号および前記リフレッシュサイクル信号を
入力し、リフレッシュサイクル期間中はメモリシステム
へのリード／ライト信号をつねにリード信号に固定し出
力するライト信号制御装置を備えたメモリコントロール
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13900994A JP3250377B2 (ja) | 1994-06-21 | 1994-06-21 | メモリコントロール装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13900994A JP3250377B2 (ja) | 1994-06-21 | 1994-06-21 | メモリコントロール装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH086841A JPH086841A (ja) | 1996-01-12 |
| JP3250377B2 true JP3250377B2 (ja) | 2002-01-28 |
Family
ID=15235353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13900994A Expired - Fee Related JP3250377B2 (ja) | 1994-06-21 | 1994-06-21 | メモリコントロール装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3250377B2 (ja) |
-
1994
- 1994-06-21 JP JP13900994A patent/JP3250377B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 松本三郎，ＤＲＡＭ活用の基礎技術，トランジスタ技術ＳＰＥＣＩＡＬ，日本，ＣＱ出版株式会社，１９９１年１月１日，第２５号，ｐ．４９−５７，特に図１４（注） |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH086841A (ja) | 1996-01-12 |
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