JPH0561769A - メモリ・アクセス方法 - Google Patents
メモリ・アクセス方法Info
- Publication number
- JPH0561769A JPH0561769A JP3281833A JP28183391A JPH0561769A JP H0561769 A JPH0561769 A JP H0561769A JP 3281833 A JP3281833 A JP 3281833A JP 28183391 A JP28183391 A JP 28183391A JP H0561769 A JPH0561769 A JP H0561769A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- cache memory
- main memory
- index
- Prior art date
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- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 キャッシュ・メモリからメイン・メモリへの
データ転送を高速化する。 【構成】 メイン・メモリのロー・アドレスをキャッシ
ュ・メモリのインデックスの範囲に割当て、コラム・ア
ドレスをキャッシュ・メモリのタグ・アドレスおよびイ
ンデックスの一部に割当ててロー・アドレスに連続性を
持たせた。
データ転送を高速化する。 【構成】 メイン・メモリのロー・アドレスをキャッシ
ュ・メモリのインデックスの範囲に割当て、コラム・ア
ドレスをキャッシュ・メモリのタグ・アドレスおよびイ
ンデックスの一部に割当ててロー・アドレスに連続性を
持たせた。
Description
【０００１】
【産業上の利用分野】この発明はプロセッサによるメモ
リ・アクセス所要時間を短縮するために設けられたキャ
ッシュ・メモリの内容をメイン・メモリに書込むととも
にメイン・メモリの内容の一部をキャッシュ・メモリに
読出すメモリ・アクセス方法に関する。
リ・アクセス所要時間を短縮するために設けられたキャ
ッシュ・メモリの内容をメイン・メモリに書込むととも
にメイン・メモリの内容の一部をキャッシュ・メモリに
読出すメモリ・アクセス方法に関する。
【０００２】
【従来の技術】従来からプロセッサによるメモリ・アク
セス所要時間を短縮するためにキャッシュ・メモリを設
けることが一般化しつつある。このようなシステムにお
いては、メイン・メモリをＤＲＡＭ（ダイナミック・ラ
ンダム・アクセス・メモリ）で構成し、キャッシュ・メ
モリをＤＲＡＭよりも高速アクセス可能なメモリで構成
することによりプロセッサによるメモリ・アクセス所要
時間を短縮し、しかもメモリ全体としてのコストアップ
を抑制する構成が採用される。
セス所要時間を短縮するためにキャッシュ・メモリを設
けることが一般化しつつある。このようなシステムにお
いては、メイン・メモリをＤＲＡＭ（ダイナミック・ラ
ンダム・アクセス・メモリ）で構成し、キャッシュ・メ
モリをＤＲＡＭよりも高速アクセス可能なメモリで構成
することによりプロセッサによるメモリ・アクセス所要
時間を短縮し、しかもメモリ全体としてのコストアップ
を抑制する構成が採用される。
【０００３】そして、メモリ・アクセスのためのアドレ
スのうち、上位アドレスがキャッシュ・メモリのタグ・
アドレスおよびメイン・メモリのロー・アドレスに割当
てられ、下位アドレスがキャッシュ・メモリのインデッ
クスおよびメイン・メモリのコラム・アドレスに割当て
られている。したがって、上位アドレスおよび下位アド
レスを適宜設定することによりキャッシュ・メモリから
メイン・メモリへのデータの書込みおよびメイン・メモ
リからキャッシュ・メモリへのデータの読出しを行なう
ことができ、しかも、キャッシュ・メモリに該当するデ
ータが存在している場合にメイン・メモリに対するアク
セスに代えてキャッシュ・メモリに対するアクセスを行
なうことによりプロセッサによるメモリ・アクセス所要
時間を大巾に短縮できる。
スのうち、上位アドレスがキャッシュ・メモリのタグ・
アドレスおよびメイン・メモリのロー・アドレスに割当
てられ、下位アドレスがキャッシュ・メモリのインデッ
クスおよびメイン・メモリのコラム・アドレスに割当て
られている。したがって、上位アドレスおよび下位アド
レスを適宜設定することによりキャッシュ・メモリから
メイン・メモリへのデータの書込みおよびメイン・メモ
リからキャッシュ・メモリへのデータの読出しを行なう
ことができ、しかも、キャッシュ・メモリに該当するデ
ータが存在している場合にメイン・メモリに対するアク
セスに代えてキャッシュ・メモリに対するアクセスを行
なうことによりプロセッサによるメモリ・アクセス所要
時間を大巾に短縮できる。
【０００４】
【発明が解決しようとする課題】上記従来のメモリ・ア
クセス方法においては、シングル・プロセッサ・システ
ムが殆どであり、このシステムにおいてはプロセッサに
よるメモリ・アクセス所要時間が短縮できればよいので
あるから、キャッシュ・メモリからメイン・メモリへの
データの書込みおよびメイン・メモリからキャッシュ・
メモリへのデータの読出しを高速化しなければならない
という要求は殆どなかった。しかし、マルチ・プロセッ
サ・システムにおいては、アプリケーション・プログラ
ムによってはキャッシュ・メモリからメイン・メモリに
対して一度にデータを転送しなければならない場合が生
じるが、キャッシュ・メモリの性格上、タグ・アドレス
（上位アドレス）に連続性がないのであるから、ＤＲＡ
Ｍで構成されたメイン・メモリに対する書込みアクセス
において高速アクセス・モードを採用することができ
ず、上記データ転送に必要な時間が著しく長くなってし
まい、この間に他のプロセッサを強制的にウェイトさせ
ることになるという不都合がある。また、メイン・メモ
リに対するパイプライン的なアクセスを行なうことも不
可能であるため、上記データ転送に必要な時間が著しく
長くなってしまい、同様に他のプロセッサをウェイトさ
せてしまうという不都合がある。
クセス方法においては、シングル・プロセッサ・システ
ムが殆どであり、このシステムにおいてはプロセッサに
よるメモリ・アクセス所要時間が短縮できればよいので
あるから、キャッシュ・メモリからメイン・メモリへの
データの書込みおよびメイン・メモリからキャッシュ・
メモリへのデータの読出しを高速化しなければならない
という要求は殆どなかった。しかし、マルチ・プロセッ
サ・システムにおいては、アプリケーション・プログラ
ムによってはキャッシュ・メモリからメイン・メモリに
対して一度にデータを転送しなければならない場合が生
じるが、キャッシュ・メモリの性格上、タグ・アドレス
（上位アドレス）に連続性がないのであるから、ＤＲＡ
Ｍで構成されたメイン・メモリに対する書込みアクセス
において高速アクセス・モードを採用することができ
ず、上記データ転送に必要な時間が著しく長くなってし
まい、この間に他のプロセッサを強制的にウェイトさせ
ることになるという不都合がある。また、メイン・メモ
リに対するパイプライン的なアクセスを行なうことも不
可能であるため、上記データ転送に必要な時間が著しく
長くなってしまい、同様に他のプロセッサをウェイトさ
せてしまうという不都合がある。
【０００５】さらに、キャッシュ・メモリにインデック
スを与え、それによりタグ・アドレスが出力されてから
メイン・メモリに対するアクセスが開始する｛ロー・ア
ドレス・ストローブ信号（以下、ＲＡＳと略称する）お
よびコラム・アドレス・ストローブ信号（以下、ＣＡＳ
と略称する）のアサートを行なう｝ことになるのである
から（図５参照）、メイン・メモリに対するアクセスが
開始されるまでの所要時間が長くなり、この結果、メモ
リ・アクセスに必要な時間が一層長くなってしまい、同
様に他のプロセッサをウェイトさせてしまうというとい
う不都合がある。
スを与え、それによりタグ・アドレスが出力されてから
メイン・メモリに対するアクセスが開始する｛ロー・ア
ドレス・ストローブ信号（以下、ＲＡＳと略称する）お
よびコラム・アドレス・ストローブ信号（以下、ＣＡＳ
と略称する）のアサートを行なう｝ことになるのである
から（図５参照）、メイン・メモリに対するアクセスが
開始されるまでの所要時間が長くなり、この結果、メモ
リ・アクセスに必要な時間が一層長くなってしまい、同
様に他のプロセッサをウェイトさせてしまうというとい
う不都合がある。
【０００６】尚、以上にはマルチ・プロセッサ・システ
ムに適用した場合についてのみ説明したが、シングル・
プロセッサ・システムにおいてもプロセッサのウェイト
時間が長くなることに起因してシステム全体としての処
理能力が低下するという不都合がある。
ムに適用した場合についてのみ説明したが、シングル・
プロセッサ・システムにおいてもプロセッサのウェイト
時間が長くなることに起因してシステム全体としての処
理能力が低下するという不都合がある。
【０００７】
【発明の目的】この発明は上記の問題点に鑑みてなされ
たものであり、キャッシュ・メモリを有するメモリ・シ
ステムにおいてキャッシュ・メモリからメイン・メモリ
へのデータ転送を行なうためのメモリ・アクセス所要時
間を大巾に短縮できる新規なメモリ・アクセス方法を提
供することを目的としている。
たものであり、キャッシュ・メモリを有するメモリ・シ
ステムにおいてキャッシュ・メモリからメイン・メモリ
へのデータ転送を行なうためのメモリ・アクセス所要時
間を大巾に短縮できる新規なメモリ・アクセス方法を提
供することを目的としている。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めの、請求項１のメモリ・アクセス方法は、メイン・メ
モリのロー・アドレスをキャッシュ・メモリのインデッ
クスの範囲で割当て、コラム・アドレスをキャッシュ・
メモリのタグ・アドレスおよびロー・アドレスで使用し
なかったインデックスに割当てる方法である。
めの、請求項１のメモリ・アクセス方法は、メイン・メ
モリのロー・アドレスをキャッシュ・メモリのインデッ
クスの範囲で割当て、コラム・アドレスをキャッシュ・
メモリのタグ・アドレスおよびロー・アドレスで使用し
なかったインデックスに割当てる方法である。
【０００９】
【作用】請求項１のメモリ・アクセス方法であれば、メ
イン・メモリよりも高速アクセス可能なキャッシュ・メ
モリのインデックスが連続性を有している。そして、こ
のインデックスをメイン・メモリのロー・アドレスに割
当てているのであるからアドレスの先出しが可能にな
り、メイン・メモリに対するパイプライン的なアクセス
を達成できるので、キャッシュ・メモリの内容を一度に
メイン・メモリに転送する場合における高速転送を達成
でき、メモリ・アクセス所要時間を大巾に短縮できる。
イン・メモリよりも高速アクセス可能なキャッシュ・メ
モリのインデックスが連続性を有している。そして、こ
のインデックスをメイン・メモリのロー・アドレスに割
当てているのであるからアドレスの先出しが可能にな
り、メイン・メモリに対するパイプライン的なアクセス
を達成できるので、キャッシュ・メモリの内容を一度に
メイン・メモリに転送する場合における高速転送を達成
でき、メモリ・アクセス所要時間を大巾に短縮できる。
【００１０】また、キャッシュ・メモリを複数セット有
しているとともにメイン・メモリがＤＲＡＭで構成され
ているメモリ・システムにおいては、ある１つのインデ
ックスに対して複数のタグ・アドレスが存在するのであ
るが、インデックスをロー・アドレスに割当てているの
であるから、キャッシュ・メモリからメイン・メモリへ
のデータ転送を行なう場合にＤＲＡＭの高速アクセス・
モード（例えば、高速ページ・モード）を採用でき、キ
ャッシュ・メモリの内容を一度にメイン・メモリに転送
する場合における高速転送を達成でき、メモリ・アクセ
ス所要時間を大巾に短縮できる。
しているとともにメイン・メモリがＤＲＡＭで構成され
ているメモリ・システムにおいては、ある１つのインデ
ックスに対して複数のタグ・アドレスが存在するのであ
るが、インデックスをロー・アドレスに割当てているの
であるから、キャッシュ・メモリからメイン・メモリへ
のデータ転送を行なう場合にＤＲＡＭの高速アクセス・
モード（例えば、高速ページ・モード）を採用でき、キ
ャッシュ・メモリの内容を一度にメイン・メモリに転送
する場合における高速転送を達成でき、メモリ・アクセ
ス所要時間を大巾に短縮できる。
【００１１】さらに、キャッシュ・メモリに対するアク
セスを行なう場合にはアドレスに関してインデックスの
次にタグ・アドレスが与えられるのであり、メイン・メ
モリに対するアクセスを行なう場合にはアドレスに関し
てロー・アドレスの次にコラム・アドレスが与えられる
のである。そして、この発明においては、キャッシュ・
メモリに与える下位アドレスがインデックスであり、し
かもメイン・メモリのロー・アドレスが下位アドレスと
して割当てられているのであるから、両メモリに対する
アクセスを行なう場合のアドレスの順序が一致し、メモ
リ・アクセスの高速化およびタイミング的なマージンの
確保を簡単に達成でき、メモリ・アクセス所要時間を大
巾に短縮できる。
セスを行なう場合にはアドレスに関してインデックスの
次にタグ・アドレスが与えられるのであり、メイン・メ
モリに対するアクセスを行なう場合にはアドレスに関し
てロー・アドレスの次にコラム・アドレスが与えられる
のである。そして、この発明においては、キャッシュ・
メモリに与える下位アドレスがインデックスであり、し
かもメイン・メモリのロー・アドレスが下位アドレスと
して割当てられているのであるから、両メモリに対する
アクセスを行なう場合のアドレスの順序が一致し、メモ
リ・アクセスの高速化およびタイミング的なマージンの
確保を簡単に達成でき、メモリ・アクセス所要時間を大
巾に短縮できる。
【００１２】
【実施例】以下、実施例を示す添付図面によって詳細に
説明する。図１はこの発明のメモリ・アクセス方法が実
施されるメモリ・アクセス・システムの一実施例を示す
ブロック図であり、プロセッサ１とメモリ・コントロー
ラ２と、外部キャッシュ・メモリ３と、ＤＲＡＭからな
るメイン・メモリ４とを有している。そして、プロセッ
サ１から出力されるアドレスのうち、上位アドレスを外
部キャッシュ・メモリ３のタグ・アドレスおよびメイン
・メモリ４のコラム・アドレスに割当てているととも
に、下位アドレスを外部キャッシュ・メモリ３のインデ
ックスおよびメイン・メモリ４のロー・アドレスに割当
てている。但し、より正確には、外部キャッシュ・メモ
リ３のインデックスの範囲内においてメイン・メモリ４
のロー・アドレスを下位アドレスに割当てている。
説明する。図１はこの発明のメモリ・アクセス方法が実
施されるメモリ・アクセス・システムの一実施例を示す
ブロック図であり、プロセッサ１とメモリ・コントロー
ラ２と、外部キャッシュ・メモリ３と、ＤＲＡＭからな
るメイン・メモリ４とを有している。そして、プロセッ
サ１から出力されるアドレスのうち、上位アドレスを外
部キャッシュ・メモリ３のタグ・アドレスおよびメイン
・メモリ４のコラム・アドレスに割当てているととも
に、下位アドレスを外部キャッシュ・メモリ３のインデ
ックスおよびメイン・メモリ４のロー・アドレスに割当
てている。但し、より正確には、外部キャッシュ・メモ
リ３のインデックスの範囲内においてメイン・メモリ４
のロー・アドレスを下位アドレスに割当てている。
【００１３】以上のように上位アドレスと下位アドレス
とを割当てれば、外部キャッシュ・メモリ３に関して、
下位アドレスとしてのインデックスが連続性を有し、上
位アドレスとしてのタグ・アドレスが不連続になる。上
記メモリ・アクセス方法によるメモリ・アクセス動作を
図２に示すタイミングチャートを参照しながら説明す
る。
とを割当てれば、外部キャッシュ・メモリ３に関して、
下位アドレスとしてのインデックスが連続性を有し、上
位アドレスとしてのタグ・アドレスが不連続になる。上
記メモリ・アクセス方法によるメモリ・アクセス動作を
図２に示すタイミングチャートを参照しながら説明す
る。
【００１４】上記メモリ・アクセス・システムにおいて
は、外部キャッシュ・メモリに対するインデックス（図
２（Ａ）参照）が下位アドレスに割当てられているので
あるから、インデックスが発生した後はタグ・アドレス
の発生を待つことなくＲＡＳをアサートできる（図２
（Ｂ）（Ｃ）参照）。そして、タグ・アドレスが発生し
た後にＣＡＳをアサートしてメイン・メモリ４に対する
アクセスを開始できるのであるから、インデックスおよ
びタグ・アドレスが共に発生した後にＲＡＳおよびＣＡ
Ｓをこの順にアサートする従来方法と比較してメイン・
メモリ４に対するアクセス開始を早めることができ、メ
モリ・アクセスの高速化、タイミング的な余裕の確保を
達成できる。
は、外部キャッシュ・メモリに対するインデックス（図
２（Ａ）参照）が下位アドレスに割当てられているので
あるから、インデックスが発生した後はタグ・アドレス
の発生を待つことなくＲＡＳをアサートできる（図２
（Ｂ）（Ｃ）参照）。そして、タグ・アドレスが発生し
た後にＣＡＳをアサートしてメイン・メモリ４に対する
アクセスを開始できるのであるから、インデックスおよ
びタグ・アドレスが共に発生した後にＲＡＳおよびＣＡ
Ｓをこの順にアサートする従来方法と比較してメイン・
メモリ４に対するアクセス開始を早めることができ、メ
モリ・アクセスの高速化、タイミング的な余裕の確保を
達成できる。
【００１５】
【実施例２】図３はＮウェイ・セットのキャッシュ構成
を有する外部キャッシュ・メモリ３を有しているメモリ
・アクセス・システムを概略的に説明する図であり、１
つのインデックスに対してＮ個のタグＴａｇ１，Ｔａｇ
２，・・・ＴａｇＮを持っている。
を有する外部キャッシュ・メモリ３を有しているメモリ
・アクセス・システムを概略的に説明する図であり、１
つのインデックスに対してＮ個のタグＴａｇ１，Ｔａｇ
２，・・・ＴａｇＮを持っている。
【００１６】この場合において、各タグはタグ情報、ス
テートおよびデータ、インストラクションを含んでいる
のであるからタグ・アドレスには連続性がない。したが
って、タグ・アドレスを下位アドレスとする従来方法に
おいては、上記インデックス値に対応するキャッシュ・
データをメイン・メモリ４に書込む場合に、各タグ毎に
ＲＡＳおよびＣＡＳをアサートしなければならず、全体
としてキャッシュ・データ書込み所要時間が著しく長く
なってしまう。
テートおよびデータ、インストラクションを含んでいる
のであるからタグ・アドレスには連続性がない。したが
って、タグ・アドレスを下位アドレスとする従来方法に
おいては、上記インデックス値に対応するキャッシュ・
データをメイン・メモリ４に書込む場合に、各タグ毎に
ＲＡＳおよびＣＡＳをアサートしなければならず、全体
としてキャッシュ・データ書込み所要時間が著しく長く
なってしまう。
【００１７】しかし、この実施例においては、Ｎ個のタ
グに共通のインデックス値がロー・アドレスに割当てら
れているのであるから、ＲＡＳを１回アサートした後に
ＣＡＳをＮ回アサートするだけでよく、ＤＲＡＭに対す
るアクセスにおいて公知の高速ページ・モードが適用で
きるのであるから、全体としてキャッシュ・データ書込
み所要時間を著しく短縮できる。
グに共通のインデックス値がロー・アドレスに割当てら
れているのであるから、ＲＡＳを１回アサートした後に
ＣＡＳをＮ回アサートするだけでよく、ＤＲＡＭに対す
るアクセスにおいて公知の高速ページ・モードが適用で
きるのであるから、全体としてキャッシュ・データ書込
み所要時間を著しく短縮できる。
【００１８】
【実施例３】図４はこの発明のメモリ・アクセス方法を
実施するメモリ・アクセス・システムの他の実施例を示
すブロック図であり、メイン・メモリ４が２つのメイン
・メモリ４ａ，４ｂに区分されている。そして、アドレ
ス・ジェネレータ５から出力される２種類のアドレスを
セレクタ６を介して外部キャッシュ・メモリ３にインデ
ックスとして供給しているとともに、該当するアドレス
・バスを介して該当するメイン・メモリのアドレス端子
にロー・アドレスとして供給している。また、外部キャ
ッシュ・メモリ３から出力されるタグ・アドレスをメイ
ン・メモリ４ａ，４ｂのアドレス端子にコラム・アドレ
スとして供給しているとともに外部キャッシュ・メモリ
３から出力されるデータをデータ端子に供給している。
さらに、メイン・メモリ４ａ，４ｂのそれぞれにＲＡＳ
がアサートされるようにしている。尚、上記２種類のア
ドレスは、例えば偶数アドレスと奇数アドレスであるこ
とが好ましい。
実施するメモリ・アクセス・システムの他の実施例を示
すブロック図であり、メイン・メモリ４が２つのメイン
・メモリ４ａ，４ｂに区分されている。そして、アドレ
ス・ジェネレータ５から出力される２種類のアドレスを
セレクタ６を介して外部キャッシュ・メモリ３にインデ
ックスとして供給しているとともに、該当するアドレス
・バスを介して該当するメイン・メモリのアドレス端子
にロー・アドレスとして供給している。また、外部キャ
ッシュ・メモリ３から出力されるタグ・アドレスをメイ
ン・メモリ４ａ，４ｂのアドレス端子にコラム・アドレ
スとして供給しているとともに外部キャッシュ・メモリ
３から出力されるデータをデータ端子に供給している。
さらに、メイン・メモリ４ａ，４ｂのそれぞれにＲＡＳ
がアサートされるようにしている。尚、上記２種類のア
ドレスは、例えば偶数アドレスと奇数アドレスであるこ
とが好ましい。
【００１９】この実施例の作用は次のとおりである。外
部キャッシュ・メモリ３からタグ・データを呼び出すた
めのアドレスとして例えばａ０およびａ０＋１を出力す
る。この場合に、セレクタ６はアドレスａ０を最初に選
択する。そして、アドレスａ０が確定した後に、メイン
・メモリ４ａに対するＲＡＳをアサートし、外部キャッ
シュ・メモリ３から出力されるタグ・アドレスおよびデ
ータが確定した時点でメイン・メモリ４ａに対する書込
みアクセスを行なう。また、メイン・メモリ４ａに対す
る書込みアクセスを行なっている間にメイン・メモリ４
ｂに対するＲＡＳをアサートしておく。
部キャッシュ・メモリ３からタグ・データを呼び出すた
めのアドレスとして例えばａ０およびａ０＋１を出力す
る。この場合に、セレクタ６はアドレスａ０を最初に選
択する。そして、アドレスａ０が確定した後に、メイン
・メモリ４ａに対するＲＡＳをアサートし、外部キャッ
シュ・メモリ３から出力されるタグ・アドレスおよびデ
ータが確定した時点でメイン・メモリ４ａに対する書込
みアクセスを行なう。また、メイン・メモリ４ａに対す
る書込みアクセスを行なっている間にメイン・メモリ４
ｂに対するＲＡＳをアサートしておく。
【００２０】次いで、メイン・メモリ４ａに対する書込
みアクセス完了後にセレクタ６を切換え動作させてアド
レスａ０＋１を選択し、アドレス・ジェネレータ５は次
のアドレスａ０＋２を発生する。そして、アドレスａ０
＋１が確定し、外部キャッシュ・メモリ３から出力され
るタグ・アドレスおよびデータが確定した時点でメイン
・メモリ４ｂに対する書込みアクセスを行なう。また、
メイン・メモリ４ｂに対する書込みアクセスを行なって
いる間にメイン・メモリ４ａに対するＲＡＳをアサート
しておく。
みアクセス完了後にセレクタ６を切換え動作させてアド
レスａ０＋１を選択し、アドレス・ジェネレータ５は次
のアドレスａ０＋２を発生する。そして、アドレスａ０
＋１が確定し、外部キャッシュ・メモリ３から出力され
るタグ・アドレスおよびデータが確定した時点でメイン
・メモリ４ｂに対する書込みアクセスを行なう。また、
メイン・メモリ４ｂに対する書込みアクセスを行なって
いる間にメイン・メモリ４ａに対するＲＡＳをアサート
しておく。
【００２１】以下、上記動作を反復することにより外部
キャッシュ・メモリ３からメイン・メモリ４ａ，４ｂへ
のデータ書込みをパイプライン的に行ない、全体として
キャッシュ・データ書込み所要時間を著しく短縮でき
る。以上の各実施例は外部キャッシュ・メモリ３からメ
イン・メモリ４，４ａ，４ｂに対してデータを転送する
場合についてのみ説明したが、メイン・メモリ４，４
ａ，４ｂから外部キャッシュ・メモリ３に対してデータ
を転送する場合についても以下のようにして従来方法と
同様のメモリ・アクセス速度を達成できる。
キャッシュ・メモリ３からメイン・メモリ４ａ，４ｂへ
のデータ書込みをパイプライン的に行ない、全体として
キャッシュ・データ書込み所要時間を著しく短縮でき
る。以上の各実施例は外部キャッシュ・メモリ３からメ
イン・メモリ４，４ａ，４ｂに対してデータを転送する
場合についてのみ説明したが、メイン・メモリ４，４
ａ，４ｂから外部キャッシュ・メモリ３に対してデータ
を転送する場合についても以下のようにして従来方法と
同様のメモリ・アクセス速度を達成できる。
【００２２】即ち、従来はタグ・アドレスをロー・アド
レスに割当て、外部キャッシュ・メモリ３の１ラインを
複数ワードにしている場合におけるワード・アドレスを
示すビットとインデックスとをコラム・アドレスとして
割当て、両アドレスに基づいて外部キャッシュ・メモリ
３に対するアクセスを行なっている。したがって、タグ
・アドレスをロー・アドレスとして高速ページ・モード
等により高速アクセスを達成できる。これに対して、こ
の発明においては、インデックスのみをロー・アドレス
として割当て、タグ・アドレスおよび上記ワード・アド
レスを示すビットをコラム・アドレスとして割当て、両
アドレスに基づいて外部キャッシュ・メモリ３に対する
アクセスを行なう。したがって、インデックスをロー・
アドレスとして高速ページ・モード等により高速アクセ
スを達成できる。
レスに割当て、外部キャッシュ・メモリ３の１ラインを
複数ワードにしている場合におけるワード・アドレスを
示すビットとインデックスとをコラム・アドレスとして
割当て、両アドレスに基づいて外部キャッシュ・メモリ
３に対するアクセスを行なっている。したがって、タグ
・アドレスをロー・アドレスとして高速ページ・モード
等により高速アクセスを達成できる。これに対して、こ
の発明においては、インデックスのみをロー・アドレス
として割当て、タグ・アドレスおよび上記ワード・アド
レスを示すビットをコラム・アドレスとして割当て、両
アドレスに基づいて外部キャッシュ・メモリ３に対する
アクセスを行なう。したがって、インデックスをロー・
アドレスとして高速ページ・モード等により高速アクセ
スを達成できる。
【００２３】
【発明の効果】以上のように請求項１の発明は、両メモ
リに対するアクセスを行なう場合のアドレスの順序が一
致し、メモリ・アクセスの高速化およびタイミング的な
マージンの確保を簡単に達成してメモリ・アクセス所要
時間を大巾に短縮でき、また、メイン・メモリに対する
パイプライン的なアクセスを達成でき、さらに、キャッ
シュ・メモリからメイン・メモリへのデータ転送を行な
う場合にＤＲＡＭの高速アクセス・モードを採用でき、
キャッシュ・メモリの内容を一度にメイン・メモリに転
送する場合における高速転送を達成でき、メモリ・アク
セス所要時間を大巾に短縮できるという特有の効果を奏
する。
リに対するアクセスを行なう場合のアドレスの順序が一
致し、メモリ・アクセスの高速化およびタイミング的な
マージンの確保を簡単に達成してメモリ・アクセス所要
時間を大巾に短縮でき、また、メイン・メモリに対する
パイプライン的なアクセスを達成でき、さらに、キャッ
シュ・メモリからメイン・メモリへのデータ転送を行な
う場合にＤＲＡＭの高速アクセス・モードを採用でき、
キャッシュ・メモリの内容を一度にメイン・メモリに転
送する場合における高速転送を達成でき、メモリ・アク
セス所要時間を大巾に短縮できるという特有の効果を奏
する。
【図１】この発明のメモリ・アクセス方法が実施される
メモリ・アクセス・システムの一実施例を示すブロック
図である。
メモリ・アクセス・システムの一実施例を示すブロック
図である。
【図２】この発明のメモリ・アクセス方法によるメモリ
・アクセス動作を説明するタイミングチャートである。
・アクセス動作を説明するタイミングチャートである。
【図３】Ｎウェイ・セットのキャッシュ構成を有する外
部キャッシュ・メモリを有しているメモリ・アクセス・
システムを概略的に説明する図である。
部キャッシュ・メモリを有しているメモリ・アクセス・
システムを概略的に説明する図である。
【図４】この発明のメモリ・アクセス方法を実施するメ
モリ・アクセス・システムの他の実施例を示すブロック
図である。
モリ・アクセス・システムの他の実施例を示すブロック
図である。
【図５】従来のメモリ・アクセス方法によるメモリ・ア
クセス動作を説明するタイミングチャートである。
クセス動作を説明するタイミングチャートである。
１ プロセッサ ３ 外部キャッシュ・メモリ ４，４ａ，４ｂ メイン・メモリ
Claims (1)
- 【請求項１】 メイン・メモリ（４）（４ａ）（４ｂ）
の内容の一部をキャッシュ・メモリ（３）に読出してお
き、キャッシュ・メモリ（３）に該当するデータが存在
する場合にプロセッサ（１）からキャッシュ・メモリ
（３）に対してアクセスを行ない、必要に応じてキャッ
シュ・メモリ（３）の内容をメイン・メモリ（４）（４
ａ）（４ｂ）に書込むとともに、メイン・メモリ（４）
（４ａ）（４ｂ）の該当箇所の内容をキャッシュ・メモ
リ（３）に読出すメモリ・アクセス方法において、メイ
ン・メモリ（４）（４ａ）（４ｂ）のロー・アドレスを
キャッシュ・メモリ（３）のインデックスの範囲で割当
て、コラム・アドレスをキャッシュ・メモリ（３）のタ
グ・アドレスおよびロー・アドレスで使用しなかったイ
ンデックスに割当てることを特徴とするメモリ・アクセ
ス方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3281833A JPH0561769A (ja) | 1991-09-02 | 1991-09-02 | メモリ・アクセス方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3281833A JPH0561769A (ja) | 1991-09-02 | 1991-09-02 | メモリ・アクセス方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0561769A true JPH0561769A (ja) | 1993-03-12 |
Family
ID=17644646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3281833A Pending JPH0561769A (ja) | 1991-09-02 | 1991-09-02 | メモリ・アクセス方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0561769A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0694844A1 (en) * | 1994-07-28 | 1996-01-31 | Sun Microsystems, Inc. | Reduced memory pin addressing for cache and main memory |
| US7305587B2 (en) | 2003-02-27 | 2007-12-04 | Denso Corporation | Electronic control unit for monitoring a microcomputer |
-
1991
- 1991-09-02 JP JP3281833A patent/JPH0561769A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0694844A1 (en) * | 1994-07-28 | 1996-01-31 | Sun Microsystems, Inc. | Reduced memory pin addressing for cache and main memory |
| US7305587B2 (en) | 2003-02-27 | 2007-12-04 | Denso Corporation | Electronic control unit for monitoring a microcomputer |
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