JPH04291642A - キャッシュ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マルチプロセッサシス
テムのキャッシュ制御方式に関する。

【０００２】主記憶装置とプロセッサを用いた情報処理
システムでは、主記憶装置に対するアクセスを実質的に
高速化するため、プロセッサにキャッシュメモリを付設
することが行われている。このキャッシュメモリは小容
量で比較的高速なメモリを用いて構成されており、主記
憶装置内の関連するデータを予めブロック単位でキャッ
シュメモリにコピーして保持しておき、プロセッサから
主記憶装置にアクセスする場合に、まず該当するデータ
がキャッシュメモリに格納されているか否かを検索し、
該当するデータがあればキャッシュメモリ上から当該デ
ータを読み出し、キャッシュメモリ上に該当するデータ
が格納されていない場合に初めて主記憶装置にアクセス
して該当データを読み出すようにしたものである。

【０００３】

【従来の技術】近年、上記のような情報処理システムに
おいても、さらに高速化を図るため、複数のプロセッサ
を用いたいわゆるマルチプロセッサ構成のシステムが主
流になりつつある。図１に、この従来のマルチプロセッ
サシステムの例を示す。

【０００４】図中、１は主記憶装置、２１　〜２ｎ　は
プロッセッサ、３は主記憶装置と各プロセッサ間を結ぶ
共通バスである。ｎ個の各プロセッサ２１　〜２ｎ　は
それぞれ同一の内部構造になり、プログラムを実行する
命令処理ユニット（ＩＰＵ）４、キャッシュメモリ５、
自己のキャッシュメモリ５に格納されたデータのアドレ
ス情報を格納するタグ６、共通バス用のインターフェー
ス（Ｉ／Ｆ）コンバータ７から構成されている。

【０００５】例えば、いま＃１のプロセッサ２１　にお
いて主記憶装置１から所定のデータを読み出すために、
命令処理ユニット４から当該データのアドレス情報が共
通バス用Ｉ／Ｆコンバータ７に出力されると、共通バス
用Ｉ／Ｆコンバータ７は当該アドレス情報がタグ６に格
納されているか否かを検索する。そして、該当するアド
レス情報が存在する場合、キャッシュメモリ５から当該
アドレス位置のデータを読み出してプロセッサ４に送る
。 一方、タグ６に該当するアドレス情報が存在しない場合
、共通バス３を通じて主記憶装置１にアクセスし、該当
するデータを読み出して命令処理ユニット４に送る。

【０００６】

【発明が解決しようとする課題】上記した従来のマルチ
プロセッサシステムの場合、多重化されるプロセッサ２
１　〜２ｎ　の数が多ければ多い程主記憶装置１に対す
るアクセス頻度が高くなり、主記憶装置１と各プロセッ
サ２１　〜２ｎ　を結ぶ共通バス３の稼働（Ｂｕｓｙ）
率がそれだけ増加する。したがって、共通バス３の稼動
率が増加すると、主記憶装置１に対するアクセスにそれ
だけ時間がかかり、期待したほどの性能が得られなくな
る。このように、マルチプロセッサシステムでは、共通
バスの稼動率からシステムの最大プロセッサ数が決まっ
てしまうため、共通バスの稼動率を如何に低減させるか
が重要な課題となる。

【０００７】本発明は、上記事情に基づきなされたもの
で、その目的とするところは、主記憶装置にアクセスす
る共通バスの稼動率をできるだけ低減してシステムの性
能向上を図ったキャッシュ制御方式を提供することであ
る。

【０００８】

【課題を解決するための手段】本発明のキャッシュ制御
方式は、図１にその原理を示すように、共通バス３を介
して複数のプロセッサ２１　〜２ｎを主記憶装置１に接
続したマルチプロセッサシステムであって、各プロセッ
サにそれぞれ専用のキャッシュメモリ５を設け、自己の
キャッシュメモリ上に目的のデータがある場合には当該
キャッシュメモリから該当データを読み出し、目的のデ
ータが存在しない場合には共通バスを介して主記憶装置
から該当データを読み出すようにしたマルチプロセッサ
システムにおいて、前記各プロセッサ２１　〜２２　の
キャッシュメモリ５間を共通バス３とは独立のキャッシ
ュ専用バス８で接続し、自己のキャッシュメモリ上に存
在しないデータが他のキャッシュメモリ上に存在すると
きは前記キャッシュ専用バスを通じて他のキャッシュメ
モリから該当データを読み出すようにしたものである。

【０００９】

【作　　用】自己のキャッシュメモリ上に目的とするデ
ータが存在しない場合でも、目的とするデータが他のプ
ロセッサのキャシュメモリ上に存在する限り、キャッシ
ュ専用バス８を通じてこれを読み出して利用することが
できる。したがって、各プロセッサにおけるキャッシュ
メモリの見かけ上のヒット率がその分だけ向上し、主記
憶装置１に対するアクセス回数を減らすことができる。 この結果、共通バス３の稼動率をそれだけ低減すること
ができる。

【００１０】

【実施例】以下、図面を参照して本発明の実施例につき
説明する。図２は、本発明方式を適用して構成したマル
チプロセッサシステムの一実施例を示す。この実施例は
、二つのプロセッサ２１　，２２　を用いたマルチプロ
セッサシステムの例であって、図中、８はプロセッサ２
１　，２２の各キャッシュメモリ５間を結ぶキャッシュ
専用バス、９はキャッシュ専用バス用のインターフェー
ス（Ｉ／Ｆ）コンバータ、１０は他のプロセッサのキャ
ッシュメモリ５に格納されているデータのアドレス情報
をコピーして格納するタグである。なお、図３と同一回
路には同一の符号を付してその説明を省略する。

【００１１】＃１および＃２のプロセッサ２１　，２２
　のキャッシュメモリ５には、それぞれのプログラム実
行中において、共通バス３を介して主記憶装置１からブ
ロック単位で必要なデータが読み出されて保持される。 このキャッシュメモリ４に保持された各データのアドレ
ス情報は、それぞれのキャッシュメモリ５と対をなすタ
グ６にそれぞれ格納記憶される。

【００１２】＃１のプロセッサ２１　のタグ１０には、
＃２のプロセッサ２２　のタグ６に格納されているアド
レス情報がコピーして格納されている。また、＃２のプ
ロセッサ２２　のタグ１０には、＃１のプロセッサ２１
　のタグ６に格納されているアドレス情報がコピーして
格納されている。この各タグ９に対する他方のプロセッ
サのキャッシュメモリのアドレス情報の書き込みは、例
えば、各プロセッサ毎に共通バス３を常時モニターし、
他方のプロセッサのキャッシュメモリ５とタグ６に対し
て主記憶装置１から所定のデータとそのアドレス情報が
出力された時に、共通バス３を通じてそのアドレス情報
を読み取って自己のタグ１０に書き込むなどすることに
より実現される。

【００１３】次に、上記実施例の動作を説明する。いま
＃１のプロセッサ２１　が主記憶装置１に対して所定の
データのリードアクセスを開始すると、そのアドレス情
報が共通バス用Ｉ／Ｆコンバータ７とキャッシュ専用バ
ス用Ｉ／Ｆコンバータ９のそれぞれに送られる。このア
ドレス情報に基づいて、共通バス用Ｉ／Ｆコンバータ７
はタグ６を検索し、当該アドレス情報のデータが自己の
キャッシュメモリ５上に存在するか否かを判定する。同
時に、キャッシュ専用バス用Ｉ／Ｆコンバータ９はタグ
１０を検索し、当該アドレス情報のデータが他方のプロ
セッサ２２　のキャッシュメモリ５上に存在するか否か
を判定する。

【００１４】タグ６において当該アドレス情報がヒット
された場合、自己のキャッシュメモリ５上に該当するデ
ータが存在することを示している。したがって、この場
合には、自己のキャッシュメモリ５から該当するアドレ
ス位置のデータを読み出す。

【００１５】また、タグ６では当該アドレス情報をヒッ
トできなかったが、タグ１０においてヒットした場合、
該当するデータは自己のキャッシュメモリ５上には存在
しないが、＃２のプロセッサ２２　のキャッシュメモリ
５上に存在することを示している。したがって、この場
合には、キャッシュ専用バス用Ｉ／Ｆコンバータ９はキ
ャッシュ専用バス８を介して＃２のプロセッサ２２　の
キャッシュメモリ５にアクセスし、該当するアドレス位
置のデータを読み出す。

【００１６】さらに、タグ６とタグ１０のいずれにおい
ても当該アドレス情報をヒットできなかった場合、該当
するデータは自己のキャッシュメモリ５および他方のプ
ロセッサ２２　のキャッシュメモリ５のいずれにも存在
しないことを示している。したがって、この場合に初め
て、キャッシュ専用バス用Ｉ／Ｆコンバータ９は共通バ
ス３を介して主記憶装置１にアクセスし、主記憶装置１
から該当するデータを読み出す。

【００１７】このようにして、自己のキャッシュメモリ
上に目的のデータが存在しない場合でも、他のプロセッ
サのキャッシュメモリ上に該当するデータが存在する場
合には、そのプロセッサのキャッシュメモリから当該デ
ータを読み出して利用できるようになる。

【００１８】なお、上記実施例は、各プロセッサに他の
キャッシュメモリのアドレス情報をコピーして格納する
タグ１０を付設し、このタグ１０により他のキャッシュ
メモリのデータ内容を間接的に検索するようにしたが、
各キャッシュメモリ間を結ぶキャッシュ専用バス８を通
じて他のプロセッサのタグ６に直接アクセスして検索す
るように構成することもできる。

【００１９】

【発明の効果】以上述べたところから明らかなように、
本発明のキャッシュ制御方式によるときは、各プロセッ
サのキャッシュメモリ間を共通バスとは独立のキャッシ
ュ専用バスで接続し、自己のキャッシュメモリ上に存在
しないデータが他のキャッシュメモリ上に存在するとき
は前記キャッシュ専用バスを通じて他のキャッシュメモ
リから該当データを読み出すようにしたので、各プロセ
ッサにおけるキャッシュメモリの見かけ上のヒット率を
向上することができ、主記憶装置と各プロセッサを結ぶ
共通バスの稼動率をその分だけ低減し、マルチプロセッ
サシステムの性能を向上することができる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明方式を適用して構成したマルチプロセッ
サシステムの実施例を示す図である。

【図３】マルチプロセッサシステムの従来例を示す図で
ある。

【符号の説明】

１　　　　　　　　　　主記憶装置 ２１　〜２ｎ　　　プロセッサ ３　　　　　　　　　　共通バス ４　　　　　　　　　　命令処理ユニット５　　　　　
　　　　　キャッシュメモリ６　　　　　　　　　　自
己のキャッシュメモリ用のタグ７　　　　　　　　　　
共通バス用インターフェースコンバータ８　　　　　　
　　　　キャッシュ専用バス９　　　　　　　　　　キ
ャッシュ専用バス用インターフェースコンバータ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　共通バスを介して複数のプロセッサを
   主記憶装置に接続したマルチプロセッサシステムであっ
   て、各プロセッサにそれぞれ専用のキャッシュメモリを
   設け、自己のキャッシュメモリ上に目的のデータがある
   場合には当該キャッシュメモリから該当データを読み出
   し、目的のデータが存在しない場合には共通バスを介し
   て主記憶装置から該当データを読み出すようにしたマル
   チプロセッサシステムにおいて、前記各プロセッサのキ
   ャッシュメモリ間を共通バスとは独立のキャッシュ専用
   バスで接続し、自己のキャッシュメモリ上に存在しない
   データが他のキャッシュメモリ上に存在するときは前記
   キャッシュ専用バスを通じて他のキャッシュメモリから
   該当データを読み出すことを特徴とするキャッシュ制御
   方式。
2. 【請求項２】　　各プロセッサに、他のプロセッサのキ
   ャッシュメモリに格納されているデータのアドレス情報
   を格納するタグを設け、該タグのアドレス情報を参照す
   ることにより他のキャッシュメモリに格納されているデ
   ータを検索することを特徴とする請求項１記載のキャッ
   シュ制御方式。