JPH07307450A - 電気光学的集積回路および製造方法 - Google Patents
電気光学的集積回路および製造方法Info
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- JPH07307450A JPH07307450A JP13108295A JP13108295A JPH07307450A JP H07307450 A JPH07307450 A JP H07307450A JP 13108295 A JP13108295 A JP 13108295A JP 13108295 A JP13108295 A JP 13108295A JP H07307450 A JPH07307450 A JP H07307450A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
- H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
- H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
-
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- Y10S257/921—Radiation hardened semiconductor device
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Abstract
(57)【要約】 （修正有）
【目的】 より小さな半導体チップ面積でより大きなア
レイの発光装置を容易に形成可能にした電気光学的集積
回路を提供する。 【構成】 電気光学的集積回路は基板上に形成された発
光装置のアドレス可能なアレイ、コラムデコーダ３５お
よび複数のアドレスライン５０を含む。発光装置の列よ
り実質的に少ない数のアドレスラインがある。デコーダ
は各列に接続されて列をアクティベイトするスイッチン
グ回路３６，３７，３８およびアドレスラインおよびス
イッチング回路に接続された複数組のダイオード４５を
含み、それによって各組のダイオードがその組のダイオ
ードおよびその組のダイオードが接続されるアドレスラ
インの組合わせによって生成される独自の符号を持つ。
レイの発光装置を容易に形成可能にした電気光学的集積
回路を提供する。 【構成】 電気光学的集積回路は基板上に形成された発
光装置のアドレス可能なアレイ、コラムデコーダ３５お
よび複数のアドレスライン５０を含む。発光装置の列よ
り実質的に少ない数のアドレスラインがある。デコーダ
は各列に接続されて列をアクティベイトするスイッチン
グ回路３６，３７，３８およびアドレスラインおよびス
イッチング回路に接続された複数組のダイオード４５を
含み、それによって各組のダイオードがその組のダイオ
ードおよびその組のダイオードが接続されるアドレスラ
インの組合わせによって生成される独自の符号を持つ。
Description
【０００１】
【産業上の利用分野】本発明はアレイ走査のための電子
工学的装置に関し、かつより特定的には光学的アレイそ
の他のためのドライブおよび相互接続回路に関する。
工学的装置に関し、かつより特定的には光学的アレイそ
の他のためのドライブおよび相互接続回路に関する。
【０００２】
【従来の技術】発光ダイオード（ＬＥＤ）のような、可
視光放射装置の２次元アレイは、電話、セルラ電話、２
方向無線機、ページャ、その他のような、携帯用電子装
置のための表示装置において非常に有用なものとなって
きている。一般に、これらの２次元アレイは５０００か
ら８０，０００またはそれ以上までの、多数の発光装置
を含み、特定の例としては１４４行（ｒｏｗｓ）×２４
０列（ｃｏｌｕｍｎｓ）のものがある。この特定の例の
大きさのアレイはその上に画像を生成するために適切に
走査し、または作動させるため合計３８４の外部相互接
続を必要とする。
視光放射装置の２次元アレイは、電話、セルラ電話、２
方向無線機、ページャ、その他のような、携帯用電子装
置のための表示装置において非常に有用なものとなって
きている。一般に、これらの２次元アレイは５０００か
ら８０，０００またはそれ以上までの、多数の発光装置
を含み、特定の例としては１４４行（ｒｏｗｓ）×２４
０列（ｃｏｌｕｍｎｓ）のものがある。この特定の例の
大きさのアレイはその上に画像を生成するために適切に
走査し、または作動させるため合計３８４の外部相互接
続を必要とする。
【０００３】
【発明が解決しようとする課題】そのようなアレイを生
産する上で直面する主たる問題は該アレイに情報を提供
するために必要とされるこの非常に多数の接続、または
接合パッドのために払わなければならないペナルティで
ある。主要な問題は該接合パッドと該接合パッドを前記
行および列に接続するための相互接続ファンアウトのた
めに必要とされる半導体ダイ領域の増大である。アレイ
がその上に構築される半導体チップの予測されるコスト
のかなりの部分は出発材料（ｓｔａｒｔｉｎｇ ｍａｔ
ｅｒｉａｌ）にありかつ、ワイヤボンドされる外部相互
接続のためにセットアップされた１４４×２４０の例に
よれば、発光領域（発光ダイオードアレイ）は全体のダ
イ面積の２０％より少ない面積を占有し、残りの８０％
はボンディングパッドおよび相互接続ファンアウトのた
めに必要とされる。直接チップ取り付け（Ｄｉｒｅｃｔ
ｃｈｉｐ ａｔｔａｃｈ：ＤＣＡ）ボンディングはこ
の比率を少し改善するのみであるが、それは現在の技術
の状況に関連するより大きなパッドのサイズおよび相互
接続ピッチのためである。
産する上で直面する主たる問題は該アレイに情報を提供
するために必要とされるこの非常に多数の接続、または
接合パッドのために払わなければならないペナルティで
ある。主要な問題は該接合パッドと該接合パッドを前記
行および列に接続するための相互接続ファンアウトのた
めに必要とされる半導体ダイ領域の増大である。アレイ
がその上に構築される半導体チップの予測されるコスト
のかなりの部分は出発材料（ｓｔａｒｔｉｎｇ ｍａｔ
ｅｒｉａｌ）にありかつ、ワイヤボンドされる外部相互
接続のためにセットアップされた１４４×２４０の例に
よれば、発光領域（発光ダイオードアレイ）は全体のダ
イ面積の２０％より少ない面積を占有し、残りの８０％
はボンディングパッドおよび相互接続ファンアウトのた
めに必要とされる。直接チップ取り付け（Ｄｉｒｅｃｔ
ｃｈｉｐ ａｔｔａｃｈ：ＤＣＡ）ボンディングはこ
の比率を少し改善するのみであるが、それは現在の技術
の状況に関連するより大きなパッドのサイズおよび相互
接続ピッチのためである。
【０００４】より大きなボンディング用基板領域もまた
必要であり、それは同様のパッドおよび相互接続ファン
アウトのパターンがドライブ用エレクトロニクスを含む
付随する半導体チップ上に反復されなければならないか
らである。さらに、ドライブ用チップそれ自体も多数の
ボンディングパッド（この例では３８４）を収容するた
めに大きくなければならない。正味の結果は小さな物理
的容積に関してプレミアムが付けられる携帯用電子装置
の用途にとっては魅力的ではない全体として大きなモジ
ュールとなる。
必要であり、それは同様のパッドおよび相互接続ファン
アウトのパターンがドライブ用エレクトロニクスを含む
付随する半導体チップ上に反復されなければならないか
らである。さらに、ドライブ用チップそれ自体も多数の
ボンディングパッド（この例では３８４）を収容するた
めに大きくなければならない。正味の結果は小さな物理
的容積に関してプレミアムが付けられる携帯用電子装置
の用途にとっては魅力的ではない全体として大きなモジ
ュールとなる。
【０００５】したがって、改善された相互接続装置およ
び該改善された相互接続装置を製造する方法を達成する
のが極めて望ましい。
び該改善された相互接続装置を製造する方法を達成する
のが極めて望ましい。
【０００６】本発明の目的は、半導体装置の大きなアレ
イをドライブするための新規なかつ改善された集積回路
を提供することにある。
イをドライブするための新規なかつ改善された集積回路
を提供することにある。
【０００７】本発明の他の目的は、より大きなアレイの
装置に対し必要な半導体チップ面積がより小さい新規な
かつ改善された集積回路を提供することにある。
装置に対し必要な半導体チップ面積がより小さい新規な
かつ改善された集積回路を提供することにある。
【０００８】本発明のさらに他の目的は、製造しかつ使
用するのが比較的容易な新規なかつ改善された集積回路
を提供することにある。
用するのが比較的容易な新規なかつ改善された集積回路
を提供することにある。
【０００９】本発明のさらに他の目的は、新規なかつ改
善されたアレイの発光装置を備えた新規なかつ改善され
た集積回路を提供することにある。
善されたアレイの発光装置を備えた新規なかつ改善され
た集積回路を提供することにある。
【００１０】本発明のさらに他の目的は、携帯用電子機
器において都合よく使用するのに充分小さな新規かつ改
善された電気光学的集積回路を提供することにある。
器において都合よく使用するのに充分小さな新規かつ改
善された電気光学的集積回路を提供することにある。
【００１１】
【課題を解決するための手段および作用】上記問題およ
び他のものは、すべての半導体装置が行（ｒｏｗｓ）お
よび列（ｃｏｌｕｍｎｓ）に接続され、基板上に形成さ
れる半導体装置のアドレス可能なアレイを含む集積回路
によって少なくとも部分的に解決され、かつ上記目的お
よび他のものが達成される。コラムデコーダが前記基板
上に形成されかつ前記アレイの列の数と同じ数の複数の
スイッチング回路を含み、前記各々の列は該列に接続さ
れた複数のスイッチング回路の内の異なる１つを有し該
スイッチング回路の作動に応じてその列を作動（ａｃｔ
ｉｖａｔｅ）させる。複数のアドレスライン、ｎ＝２
｛整数［ｌｏｇ（ｍ）／ｌｏｇ（２）］＋１｝、この場
合ｍは列の数に等しい、もまた前記基板上に形成されか
つ各々のアドレスラインは外部接続パッドを含む。複数
組のダイオードが前記基板上に形成されかつ前記アドレ
スラインおよび前記スイッチング回路に接続され、それ
によって各々の組のダイオードがその組のダイオードお
よびその組のダイオードが接続されたアドレスラインの
組合わせによって生成される独自の符号を持つ。
び他のものは、すべての半導体装置が行（ｒｏｗｓ）お
よび列（ｃｏｌｕｍｎｓ）に接続され、基板上に形成さ
れる半導体装置のアドレス可能なアレイを含む集積回路
によって少なくとも部分的に解決され、かつ上記目的お
よび他のものが達成される。コラムデコーダが前記基板
上に形成されかつ前記アレイの列の数と同じ数の複数の
スイッチング回路を含み、前記各々の列は該列に接続さ
れた複数のスイッチング回路の内の異なる１つを有し該
スイッチング回路の作動に応じてその列を作動（ａｃｔ
ｉｖａｔｅ）させる。複数のアドレスライン、ｎ＝２
｛整数［ｌｏｇ（ｍ）／ｌｏｇ（２）］＋１｝、この場
合ｍは列の数に等しい、もまた前記基板上に形成されか
つ各々のアドレスラインは外部接続パッドを含む。複数
組のダイオードが前記基板上に形成されかつ前記アドレ
スラインおよび前記スイッチング回路に接続され、それ
によって各々の組のダイオードがその組のダイオードお
よびその組のダイオードが接続されたアドレスラインの
組合わせによって生成される独自の符号を持つ。
【００１２】本発明に係わる電気光学的集積回路を製造
する方法によって上記の問題および他のものは少なくと
も部分的に解決されかつ上記の目的および他のものが実
現される。該方法は、主要面および該主要面上に配置さ
れた複数の材料層を備えた非導電性材料の基板を提供す
る段階、前記複数の材料層の各部分を行および列に配置
された複数の発光装置へと分離する段階、前記複数の発
光装置に隣接して基板の電子回路領域を提供する段階、
そして前記電子回路領域に複数のスイッチングトランジ
スタおよびスイッチングダイオードを形成しかつ前記電
子回路領域と前記発光装置の列との間にアドレスライン
を形成する段階であって、電気的に行および列に前記複
数の発光装置を接続しかつ前記スイッチングトランジス
タ、スイッチングダイオードおよびアドレスラインを前
記発光装置の列に接続する第１および第２のメタリゼー
ション層を被着して発光装置の列よりも少ないアドレス
ラインを有するコラムデコーダを形成する段階を含むも
の、を備えている。
する方法によって上記の問題および他のものは少なくと
も部分的に解決されかつ上記の目的および他のものが実
現される。該方法は、主要面および該主要面上に配置さ
れた複数の材料層を備えた非導電性材料の基板を提供す
る段階、前記複数の材料層の各部分を行および列に配置
された複数の発光装置へと分離する段階、前記複数の発
光装置に隣接して基板の電子回路領域を提供する段階、
そして前記電子回路領域に複数のスイッチングトランジ
スタおよびスイッチングダイオードを形成しかつ前記電
子回路領域と前記発光装置の列との間にアドレスライン
を形成する段階であって、電気的に行および列に前記複
数の発光装置を接続しかつ前記スイッチングトランジス
タ、スイッチングダイオードおよびアドレスラインを前
記発光装置の列に接続する第１および第２のメタリゼー
ション層を被着して発光装置の列よりも少ないアドレス
ラインを有するコラムデコーダを形成する段階を含むも
の、を備えている。
【００１３】
【実施例】特に図１を参照すると、発光ダイオードのア
レイの製造プロセスにおける第１の構造が単純化された
断面図で、その一部が取り出されて示されている。示さ
れた構造は基板１５を含み、該基板１５は上部面を有
し、該上部面上には、以下の順序で、導電層１６、第１
のキャリア閉じ込め層（ｃａｒｒｉｅｒ ｃｏｎｆｉｎ
ｅｍｅｎｔ ｌａｙｅｒ）１７、アクティブ層１８、第
２のキャリア閉じ込め層１９および導電キャップ層２０
が配置されている。
レイの製造プロセスにおける第１の構造が単純化された
断面図で、その一部が取り出されて示されている。示さ
れた構造は基板１５を含み、該基板１５は上部面を有
し、該上部面上には、以下の順序で、導電層１６、第１
のキャリア閉じ込め層（ｃａｒｒｉｅｒ ｃｏｎｆｉｎ
ｅｍｅｎｔ ｌａｙｅｒ）１７、アクティブ層１８、第
２のキャリア閉じ込め層１９および導電キャップ層２０
が配置されている。
【００１４】この製造プロセスの特定の実施例において
は、基板１５はドーピングされていないガリウムひ素
（ＧａＡｓ）から形成され、それによって基板１５が半
絶縁性の半導体となるようにされる。導電層１６は基板
１５の表面上にエピタキシャル成長されたＧａＡｓの層
であり、かつ比較的良好なＮ＋形の導電体を形成するた
めシリコンによって強くドーピングされている（１０
１８）。この特定の例では、導電層１６はほぼ１０００
〜１０，０００オングストロームの範囲の厚さに成長さ
れる。第１のキャリア閉じ込め層１７は導電層１６の表
面上にエピタキシャル成長されたインジウム−ガリウム
−アルミニウムリン化物（ｉｎｄｉｕｍ−ｇａｌｌｉｕ
ｍ−ａｌｕｍｉｎｕｍ ｐｈｏｓｐｈｉｄｅ）の層であ
りかつＮ形半導電性のためにシリコンによって（ほぼ１
０１７〜１０１８の範囲で）ドーピングされている。こ
の特定の実施例では、キャリア閉じ込め層１７はほぼ１
０００〜８０００オングストロームの範囲の厚さまで成
長される。アクティブ層１８は前記キャリア閉じ込め層
１７の表面上にほぼ１００〜１０００オングストローム
の範囲の厚さまでエピタキシャル成長されたインジウム
−ガリウム−アルミニウムリン化物のドーピングされて
いない層である。第２のキャリア閉じ込め層１９は前記
アクティブ層１８の表面上にエピタキシャル成長されか
つＰ形半導電性のために亜鉛（ｚｉｎｃ）によって（ほ
ぼ１０１６〜１０１８の範囲で）ドーピングされたイン
ジウム−ガリウム−アルミニウムリン化物の層である。
この特定の実施例においては、キャリア閉じ込め層１９
はほぼ１０００〜８０００オングストロームの範囲の厚
さまで成長される。導電キャップ層２０はほぼ２００〜
１０００オングストロームの範囲の厚さまでキャリア閉
じ込め層１９の表面上にエピタキシャル成長されかつそ
れを良好なＰ＋形導電体とするために亜鉛によって強く
（ほぼ１０１９）ドーピングされている。キャリア閉じ
込め層１７および１９におけるアルミニウムの分子画分
（ｍｏｌｅｃｕｌａｒ ｆｒａｃｔｉｏｎ）はほぼ０．
７〜１．０の範囲にあり、かつアクティブ層１８におい
てはほぼ０．０〜０．２４の範囲にある。開示された特
定の例において製造を簡単化するために、層１６〜２０
は基板１５全体の上にブランケット層としてエピタキシ
ャル成長されるが、マスキングおよび選択的成長または
選択的エッチングを含む、他の方法を使用して以下のス
テップに必要な領域を提供することができることも理解
されるであろう。
は、基板１５はドーピングされていないガリウムひ素
（ＧａＡｓ）から形成され、それによって基板１５が半
絶縁性の半導体となるようにされる。導電層１６は基板
１５の表面上にエピタキシャル成長されたＧａＡｓの層
であり、かつ比較的良好なＮ＋形の導電体を形成するた
めシリコンによって強くドーピングされている（１０
１８）。この特定の例では、導電層１６はほぼ１０００
〜１０，０００オングストロームの範囲の厚さに成長さ
れる。第１のキャリア閉じ込め層１７は導電層１６の表
面上にエピタキシャル成長されたインジウム−ガリウム
−アルミニウムリン化物（ｉｎｄｉｕｍ−ｇａｌｌｉｕ
ｍ−ａｌｕｍｉｎｕｍ ｐｈｏｓｐｈｉｄｅ）の層であ
りかつＮ形半導電性のためにシリコンによって（ほぼ１
０１７〜１０１８の範囲で）ドーピングされている。こ
の特定の実施例では、キャリア閉じ込め層１７はほぼ１
０００〜８０００オングストロームの範囲の厚さまで成
長される。アクティブ層１８は前記キャリア閉じ込め層
１７の表面上にほぼ１００〜１０００オングストローム
の範囲の厚さまでエピタキシャル成長されたインジウム
−ガリウム−アルミニウムリン化物のドーピングされて
いない層である。第２のキャリア閉じ込め層１９は前記
アクティブ層１８の表面上にエピタキシャル成長されか
つＰ形半導電性のために亜鉛（ｚｉｎｃ）によって（ほ
ぼ１０１６〜１０１８の範囲で）ドーピングされたイン
ジウム−ガリウム−アルミニウムリン化物の層である。
この特定の実施例においては、キャリア閉じ込め層１９
はほぼ１０００〜８０００オングストロームの範囲の厚
さまで成長される。導電キャップ層２０はほぼ２００〜
１０００オングストロームの範囲の厚さまでキャリア閉
じ込め層１９の表面上にエピタキシャル成長されかつそ
れを良好なＰ＋形導電体とするために亜鉛によって強く
（ほぼ１０１９）ドーピングされている。キャリア閉じ
込め層１７および１９におけるアルミニウムの分子画分
（ｍｏｌｅｃｕｌａｒ ｆｒａｃｔｉｏｎ）はほぼ０．
７〜１．０の範囲にあり、かつアクティブ層１８におい
てはほぼ０．０〜０．２４の範囲にある。開示された特
定の例において製造を簡単化するために、層１６〜２０
は基板１５全体の上にブランケット層としてエピタキシ
ャル成長されるが、マスキングおよび選択的成長または
選択的エッチングを含む、他の方法を使用して以下のス
テップに必要な領域を提供することができることも理解
されるであろう。
【００１５】特に図２を参照すると、第２の構造が示さ
れており、該構造においてはキャップ層２０、キャリア
閉じ込め層１９、アクティブ層１８、キャリア閉じ込め
層１７および導電層１６の一部の部分が分離されて行お
よび列の２次元アレイまたはマトリクスに編成されたメ
サ（ｍｅｓａｓ）を形成している（便宜上１つのメサの
みが図示されいる）。該アレイの各々のメサの上部面は
発光ダイオードのための発光領域を規定する。図示され
た特定の例においては、メサを規定するために種々の層
を通してエッチングするためメタン−水素（ｍｅｔｈａ
ｎｅ−ｈｙｄｒｏｇｅｎ）ドライエッチング剤が使用さ
れる。このエッチング工程のためのマスクとして誘電体
（Ｓｉ３Ｎ４）の層が使用される。
れており、該構造においてはキャップ層２０、キャリア
閉じ込め層１９、アクティブ層１８、キャリア閉じ込め
層１７および導電層１６の一部の部分が分離されて行お
よび列の２次元アレイまたはマトリクスに編成されたメ
サ（ｍｅｓａｓ）を形成している（便宜上１つのメサの
みが図示されいる）。該アレイの各々のメサの上部面は
発光ダイオードのための発光領域を規定する。図示され
た特定の例においては、メサを規定するために種々の層
を通してエッチングするためメタン−水素（ｍｅｔｈａ
ｎｅ−ｈｙｄｒｏｇｅｎ）ドライエッチング剤が使用さ
れる。このエッチング工程のためのマスクとして誘電体
（Ｓｉ３Ｎ４）の層が使用される。
【００１６】この特定の例の次のステップでは、図３に
示されるように、Ｎ形コンタクト金属が標準的なリフト
オフ技術を使用して導電層１６の露出した面に付加され
る。この例において使用されるＮ形コンタクト金属はＮ
ｉ／Ｇｅ／Ａｕであり、かつほぼ４５０℃で合金化され
て発光ダイオードの各々のカソードのための、２５で示
される、オーミックコンタクトを形成する。該メタリゼ
ーション、またはオーミックコンタクト２５、は隣接メ
サ間の各々の行（ｒｏｗ）の全長に伸びておりかつした
がって行電流バスとして作用する。２次元アレイに１４
４行の発光ダイオードを含む例では、１４４の行電流バ
スまたはオーミックコンタクト２５がある。
示されるように、Ｎ形コンタクト金属が標準的なリフト
オフ技術を使用して導電層１６の露出した面に付加され
る。この例において使用されるＮ形コンタクト金属はＮ
ｉ／Ｇｅ／Ａｕであり、かつほぼ４５０℃で合金化され
て発光ダイオードの各々のカソードのための、２５で示
される、オーミックコンタクトを形成する。該メタリゼ
ーション、またはオーミックコンタクト２５、は隣接メ
サ間の各々の行（ｒｏｗ）の全長に伸びておりかつした
がって行電流バスとして作用する。２次元アレイに１４
４行の発光ダイオードを含む例では、１４４の行電流バ
スまたはオーミックコンタクト２５がある。
【００１７】特に図４を参照すると、導電層１６を通っ
てかつ部分的に基板１５内にトレンチ２７をエッチング
することにより行アイソレーション工程が行なわれる。
トレンチ２７はオーミックコンタクト２５と次の隣接す
る行のメサとの間でエッチングされ、かつ各々の行の全
長にわたり伸びており、それによって各々のオーミック
コンタクト２５が１つの行のメサのみと関連しかつ各々
の行のメサが他の行のメサと互いに電気的に分離され
る。この例においては、行アイソレーションのエッチン
グはＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏおよびフォトレジス
トマスクを使用したウェット化学エッチングである。
てかつ部分的に基板１５内にトレンチ２７をエッチング
することにより行アイソレーション工程が行なわれる。
トレンチ２７はオーミックコンタクト２５と次の隣接す
る行のメサとの間でエッチングされ、かつ各々の行の全
長にわたり伸びており、それによって各々のオーミック
コンタクト２５が１つの行のメサのみと関連しかつ各々
の行のメサが他の行のメサと互いに電気的に分離され
る。この例においては、行アイソレーションのエッチン
グはＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏおよびフォトレジス
トマスクを使用したウェット化学エッチングである。
【００１８】この特定の例ではＳｉ３Ｎ４である、誘電
体材料の層２８が次にウェーハ上に被着されて図５に示
されるようにエッチングされた面のパッシベイションお
よび金属層の間のアイソレーションを提供する。ウェー
ハ表面がポリイミドの層２９によって再び平坦化され
る。次に、各々のメサの頭部上において層２９および層
２８にビアがエッチングされて導電キャップ層２０への
アクセスを提供する。この特定の例の次のステップで
は、図５にさらに示されるように、Ｐ形コンタクト金属
が標準的なリフトオフ技術を使用して導電キャップ層２
０の露出面に付加される。この例において使用されるＰ
形コンタクト金属はＴｉ／Ｐｔ／Ａｕでありかつほぼ２
５０℃で合金化されて各々の発光ダイオードのアノード
のための、３０で示される、オーミックコンタクトを形
成する。該メタリゼーション、またはオーミックコンタ
クト３０、は、例えば図１４において見られるように、
各々のメサの頭部から隣接する列のメサの間のスペース
内へかつ隣接するメサの間の各々の列の全長にわたり伸
びており、かつしたがって列（コラム）電流バスとして
作用する。２４０列の発光ダイオードを２次元アレイに
含む例においては、２４０の列電流バスまたはオーミッ
クコンタクト３０がある。
体材料の層２８が次にウェーハ上に被着されて図５に示
されるようにエッチングされた面のパッシベイションお
よび金属層の間のアイソレーションを提供する。ウェー
ハ表面がポリイミドの層２９によって再び平坦化され
る。次に、各々のメサの頭部上において層２９および層
２８にビアがエッチングされて導電キャップ層２０への
アクセスを提供する。この特定の例の次のステップで
は、図５にさらに示されるように、Ｐ形コンタクト金属
が標準的なリフトオフ技術を使用して導電キャップ層２
０の露出面に付加される。この例において使用されるＰ
形コンタクト金属はＴｉ／Ｐｔ／Ａｕでありかつほぼ２
５０℃で合金化されて各々の発光ダイオードのアノード
のための、３０で示される、オーミックコンタクトを形
成する。該メタリゼーション、またはオーミックコンタ
クト３０、は、例えば図１４において見られるように、
各々のメサの頭部から隣接する列のメサの間のスペース
内へかつ隣接するメサの間の各々の列の全長にわたり伸
びており、かつしたがって列（コラム）電流バスとして
作用する。２４０列の発光ダイオードを２次元アレイに
含む例においては、２４０の列電流バスまたはオーミッ
クコンタクト３０がある。
【００１９】特に図６を参照すると、本発明にしたがっ
て図５に示されたものと同様のアレイと組合わせて動作
するよう設計された、コラムデコーダ３５の回路図がそ
の一部を取り出して示されている。コラムデコーダ３５
は複数のスイッチング回路３６，３７および３８を含ん
でおり、それらのそれぞれの１つが各コラム電流バス
（図５におけるオーミックコンタクト３０）に接続され
ている。各々のスイッチング回路３６，３７，…，３８
は同じものであり、かつ、したがって、スイッチング回
路３６のみを詳細に説明する。
て図５に示されたものと同様のアレイと組合わせて動作
するよう設計された、コラムデコーダ３５の回路図がそ
の一部を取り出して示されている。コラムデコーダ３５
は複数のスイッチング回路３６，３７および３８を含ん
でおり、それらのそれぞれの１つが各コラム電流バス
（図５におけるオーミックコンタクト３０）に接続され
ている。各々のスイッチング回路３６，３７，…，３８
は同じものであり、かつ、したがって、スイッチング回
路３６のみを詳細に説明する。
【００２０】スイッチング回路３６は、この実施例では
ディプレッションモードのＭＥＳＦＥＴである、一対の
スイッチングトランジスタ３９および４０を含む。トラ
ンジスタ３９はドレインがＶｄｄで示された端子に接続
されており、該端子Ｖｄｄはそこに電源が接続されるよ
う構成されている。トランジスタ３９はまたソースが前
記アレイの第１の列に接続されている。トランジスタ３
９がターンオンすると、電源Ｖｄｄが第１の列の各々の
発光ダイオードのアノードに接続される。トランジスタ
３９はさらにトランジスタ４０のソースに接続されたゲ
ートを有する。トランジスタ４０のドレインは端子Ｖ
ｄｄに接続され、かつゲートはグランドのような基準電
位に接続されている。トランジスタ４０のソースはさら
に１組のダイオード４５の共通接続されたアノードに接
続されており、該ダイオード４５のカソードは複数のア
ドレスライン５０のうちの特定のものに接続されてい
る。前記１組のダイオード４５、および各々他のスイッ
チング回路３７〜３８に対するダイオードの組、および
アドレスライン５０は各々のスイッチング回路３６〜３
８のための独自のコードを生成するよう接続される。コ
ラムデコーダ３５は各々の行電流バスに対し独自のアド
レスを提供するから、実質的により少ないアドレスライ
ン５０を設ける必要があるのみである。アドレスライン
５０は、ほどなく説明するように、基板上に形成され、
かつ各々のアドレスラインは外部発生源（オフチップ）
からアドレスを受けるための外部接続パッドを含む。
ディプレッションモードのＭＥＳＦＥＴである、一対の
スイッチングトランジスタ３９および４０を含む。トラ
ンジスタ３９はドレインがＶｄｄで示された端子に接続
されており、該端子Ｖｄｄはそこに電源が接続されるよ
う構成されている。トランジスタ３９はまたソースが前
記アレイの第１の列に接続されている。トランジスタ３
９がターンオンすると、電源Ｖｄｄが第１の列の各々の
発光ダイオードのアノードに接続される。トランジスタ
３９はさらにトランジスタ４０のソースに接続されたゲ
ートを有する。トランジスタ４０のドレインは端子Ｖ
ｄｄに接続され、かつゲートはグランドのような基準電
位に接続されている。トランジスタ４０のソースはさら
に１組のダイオード４５の共通接続されたアノードに接
続されており、該ダイオード４５のカソードは複数のア
ドレスライン５０のうちの特定のものに接続されてい
る。前記１組のダイオード４５、および各々他のスイッ
チング回路３７〜３８に対するダイオードの組、および
アドレスライン５０は各々のスイッチング回路３６〜３
８のための独自のコードを生成するよう接続される。コ
ラムデコーダ３５は各々の行電流バスに対し独自のアド
レスを提供するから、実質的により少ないアドレスライ
ン５０を設ける必要があるのみである。アドレスライン
５０は、ほどなく説明するように、基板上に形成され、
かつ各々のアドレスラインは外部発生源（オフチップ）
からアドレスを受けるための外部接続パッドを含む。
【００２１】動作においては、アドレスされていないい
ずれのアドレスライン５０もロー論理レベルに保持さ
れ、種々の組のダイオードを順方向バイアスしかつ（例
えば）トランジスタ３９のゲートの電位をロー電位に引
く。したがって、特にアドレスされていない場合、トラ
ンジスタ３９はオフ状態にバイアスされかつスイッチン
グ回路３６はオフである。第１の列電流バスを特定的に
アドレスするためには、１組のダイオード４５の各々の
ダイオードを逆バイアスするために正しいアドレスをア
ドレスライン５０に印加しなければならない。ダイオー
ドセット４５のすべてのダイオードが逆バイアス（ハイ
論理レベル）にされると、トランジスタ３９のゲート電
位は上昇しかつ導通モードに切り替わり、電流が第１の
列電流バスを通して流れることができるようになる。す
べての組のダイオードがアドレスバス５０に接続されて
おり、したがって各々の組は独自のアドレスを持ちかつ
すべての他の組のダイオードは少なくとも１つの順方向
バイアスされたダイオードをその中に有することにな
る。
ずれのアドレスライン５０もロー論理レベルに保持さ
れ、種々の組のダイオードを順方向バイアスしかつ（例
えば）トランジスタ３９のゲートの電位をロー電位に引
く。したがって、特にアドレスされていない場合、トラ
ンジスタ３９はオフ状態にバイアスされかつスイッチン
グ回路３６はオフである。第１の列電流バスを特定的に
アドレスするためには、１組のダイオード４５の各々の
ダイオードを逆バイアスするために正しいアドレスをア
ドレスライン５０に印加しなければならない。ダイオー
ドセット４５のすべてのダイオードが逆バイアス（ハイ
論理レベル）にされると、トランジスタ３９のゲート電
位は上昇しかつ導通モードに切り替わり、電流が第１の
列電流バスを通して流れることができるようになる。す
べての組のダイオードがアドレスバス５０に接続されて
おり、したがって各々の組は独自のアドレスを持ちかつ
すべての他の組のダイオードは少なくとも１つの順方向
バイアスされたダイオードをその中に有することにな
る。
【００２２】次に図７〜図９を参照すると、本発明を実
施する電気光学的集積回路の実施例の製造プロセスにお
ける種々の工程が単純化された断面図で、一部が取り出
されて、示されている。５５で示された、図７における
メサ構造は実質的に図１に関連して説明したように構築
されかつ基板および種々のエピタキシャル層は図１と同
じ番号で示されている。行および列のアレイに配列され
た複数のメサ５５を規定するために種々のエピタキシャ
ル層１６，１７，１８，１９および２０がエッチングさ
れ、導電層１６を通りかつ基板１５内へとチャネル５７
を形成するためにアイソレーションエッチングが行なわ
れる。同時に、前記アイソレーションエッチング工程は
すべてのエピタキシャル層を除去しかつ電子回路領域６
０にある基板１５の面を露出する。この特定の例では、
電子回路領域６０は発光ダイオードのアレイに隣接して
おりかつ最少量のチップ領域を利用するよう配置されて
いる。
施する電気光学的集積回路の実施例の製造プロセスにお
ける種々の工程が単純化された断面図で、一部が取り出
されて、示されている。５５で示された、図７における
メサ構造は実質的に図１に関連して説明したように構築
されかつ基板および種々のエピタキシャル層は図１と同
じ番号で示されている。行および列のアレイに配列され
た複数のメサ５５を規定するために種々のエピタキシャ
ル層１６，１７，１８，１９および２０がエッチングさ
れ、導電層１６を通りかつ基板１５内へとチャネル５７
を形成するためにアイソレーションエッチングが行なわ
れる。同時に、前記アイソレーションエッチング工程は
すべてのエピタキシャル層を除去しかつ電子回路領域６
０にある基板１５の面を露出する。この特定の例では、
電子回路領域６０は発光ダイオードのアレイに隣接して
おりかつ最少量のチップ領域を利用するよう配置されて
いる。
【００２３】通常の注入手順を使用し、各部分が電子回
路領域６０において選択的に注入されて複数の導電性チ
ャネル６１および６２を形成する。この実施例では、Ｎ
＋形の導電性チャネル６１および６２を提供するために
注入不純物としてシリコンが使用される。導電性チャネ
ル６１および６２は代表的なものにすぎずかつスイッチ
ング回路３６〜３８およびダイオードの組４５、その他
（図６）を製作するために充分な導電性チャネルが提供
されなければならないことが理解されるべきである。次
にアニール工程が行なわれて各々の導電性チャネル６１
および６２がアクティベイトされる。
路領域６０において選択的に注入されて複数の導電性チ
ャネル６１および６２を形成する。この実施例では、Ｎ
＋形の導電性チャネル６１および６２を提供するために
注入不純物としてシリコンが使用される。導電性チャネ
ル６１および６２は代表的なものにすぎずかつスイッチ
ング回路３６〜３８およびダイオードの組４５、その他
（図６）を製作するために充分な導電性チャネルが提供
されなければならないことが理解されるべきである。次
にアニール工程が行なわれて各々の導電性チャネル６１
および６２がアクティベイトされる。
【００２４】次に、第１の、またはＮ形の、メタリゼー
ション工程が行なわれて各々の発光ダイオードのカソー
ドのための、６５で示される、オーミックコンタクトを
形成する。該メタリゼーション、またはオーミックコン
タクト６５、は隣接するメサの間で各々の行の全長にわ
たり伸びておりかつしたがって行電流バスとして作用す
る。また、ドレインおよびソースコンタクト６６および
６７が導電性チャネル６１の上に形成されており、かつ
オーミックコンタクト６８が導電性チャネル６２の上に
形成されダイオードのカソードを規定する。Ｎ形コンタ
クト金属が標準的なリフトオフ技術を使用して導電層１
６および導電性チャネル６１および６２の露出面に付加
される。この例において使用されるＮ形コンタクト金属
はＮｉ／Ｇｅ／Ａｕでありかつほぼ４５０℃で合金化さ
れる。
ション工程が行なわれて各々の発光ダイオードのカソー
ドのための、６５で示される、オーミックコンタクトを
形成する。該メタリゼーション、またはオーミックコン
タクト６５、は隣接するメサの間で各々の行の全長にわ
たり伸びておりかつしたがって行電流バスとして作用す
る。また、ドレインおよびソースコンタクト６６および
６７が導電性チャネル６１の上に形成されており、かつ
オーミックコンタクト６８が導電性チャネル６２の上に
形成されダイオードのカソードを規定する。Ｎ形コンタ
クト金属が標準的なリフトオフ技術を使用して導電層１
６および導電性チャネル６１および６２の露出面に付加
される。この例において使用されるＮ形コンタクト金属
はＮｉ／Ｇｅ／Ａｕでありかつほぼ４５０℃で合金化さ
れる。
【００２５】この例ではＳｉ３Ｎ４である、誘電体材料
の層７０が次にウェーハ上に被着されて、図８に示され
るように、エッチングされた面のパッシベーションおよ
び金属層の間のアイソレーションを提供する。ウェーハ
表面はポリイミドの層７１によって再び平坦化される。
次にビアが各々のメサの頭部上の層７１および７０にお
いてエッチングされて導電キャップ層２０へのアクセス
を提供する。同じエッチングプロセスを使用して、ポリ
イミドの層７１を電子回路領域６０において完全にエッ
チング除去することができ、あるいは電子回路領域６０
をマスクしてポリイミドの層７１がそこに被着されない
ようにすることができる。当業者に理解されるようにか
つ電子回路領域６０上に形成される構成要素の特定の接
続に応じて、前記再平坦化は発光ダイオードのアレイの
みに限定することもできる。
の層７０が次にウェーハ上に被着されて、図８に示され
るように、エッチングされた面のパッシベーションおよ
び金属層の間のアイソレーションを提供する。ウェーハ
表面はポリイミドの層７１によって再び平坦化される。
次にビアが各々のメサの頭部上の層７１および７０にお
いてエッチングされて導電キャップ層２０へのアクセス
を提供する。同じエッチングプロセスを使用して、ポリ
イミドの層７１を電子回路領域６０において完全にエッ
チング除去することができ、あるいは電子回路領域６０
をマスクしてポリイミドの層７１がそこに被着されない
ようにすることができる。当業者に理解されるようにか
つ電子回路領域６０上に形成される構成要素の特定の接
続に応じて、前記再平坦化は発光ダイオードのアレイの
みに限定することもできる。
【００２６】図９に示される、次のステップでは、Ｐ形
コンタクト金属が導電キャップ層２０、導電性チャネル
６１および導電性チャネル６２の露出面に標準的なリフ
トオフ技術を使用して付加される。７２で示される、オ
ーミックコンタクトが各々の発光ダイオードのアノード
のために各々のメサ５５の頭部に形成される。該メタリ
ゼーション、またはオーミックコンタクト７２、は、図
１４の例から分かるように、各々のメサの頭部から隣接
する列のメサ間のスペース内へかつ隣接するメサ間の各
々の列の全長にわたり伸びており、かつしたがって列電
流バスとして作用する。ゲート電極７３が各々の導電性
チャネル６１の表面上に形成され複数のスイッチング回
路３６〜３８において使用される各々のスイッチングト
ランジスタを完成させる。さらに、ショットキコンタク
ト７４が形成され、各々の導電性チャネル６２が各々の
組のダイオード４５の各ダイオードのためのアノードを
形成している。一般に、各組のショットキダイオードの
アノードは同じメタリゼーション工程によって一緒に接
続される。さらに、該メタリゼーション工程の間に、一
般に、種々の回路の相互接続が形成され、アドレスライ
ン５０および相互接続はＰ形コンタクトのメタリゼーシ
ョンステップの間に形成される。この例において使用さ
れるＰ形コンタクト金属はＴｉ／Ｐｔ／Ａｕでありかつ
ほぼ２５０℃で合金化される（ａｌｌｏｙｅｄ）。
コンタクト金属が導電キャップ層２０、導電性チャネル
６１および導電性チャネル６２の露出面に標準的なリフ
トオフ技術を使用して付加される。７２で示される、オ
ーミックコンタクトが各々の発光ダイオードのアノード
のために各々のメサ５５の頭部に形成される。該メタリ
ゼーション、またはオーミックコンタクト７２、は、図
１４の例から分かるように、各々のメサの頭部から隣接
する列のメサ間のスペース内へかつ隣接するメサ間の各
々の列の全長にわたり伸びており、かつしたがって列電
流バスとして作用する。ゲート電極７３が各々の導電性
チャネル６１の表面上に形成され複数のスイッチング回
路３６〜３８において使用される各々のスイッチングト
ランジスタを完成させる。さらに、ショットキコンタク
ト７４が形成され、各々の導電性チャネル６２が各々の
組のダイオード４５の各ダイオードのためのアノードを
形成している。一般に、各組のショットキダイオードの
アノードは同じメタリゼーション工程によって一緒に接
続される。さらに、該メタリゼーション工程の間に、一
般に、種々の回路の相互接続が形成され、アドレスライ
ン５０および相互接続はＰ形コンタクトのメタリゼーシ
ョンステップの間に形成される。この例において使用さ
れるＰ形コンタクト金属はＴｉ／Ｐｔ／Ａｕでありかつ
ほぼ２５０℃で合金化される（ａｌｌｏｙｅｄ）。
【００２７】特に図１０を参照すると、本発明を実施し
た電気光学的集積回路の他の実施例が、その一部を取り
出して示されている。この実施例では、Ｎ形ＧａＡｓ導
電性チャネル層１１６が基板１１５の表面上にエピタキ
シャル成長され、かつＡｌＧａＡｓスプレッド層（ｓｐ
ｒｅａｄｉｎｇ ｌａｙｅｒ）１１４、キャリア閉じ込
め層１１７、アクティブ層１１８、第２のキャリア閉じ
込め層１１９、および導電キャップ層１２０が、概略的
に前に述べたように、頭部上にエピタキシャル成長され
ている。次に、層１２０，１１９，１１８，１１７を通
りかつ１１４内へ、選択的エッチングが行なわれて行お
よび列に分離された発光ダイオードのメサのアレイを規
定する。第２のエッチング工程が行なわれてＮ形ＧａＡ
ｓチャネル層１１６の電子回路領域１６０を露出する。
次にアイソレーションエッチングが行なわれてメサ１５
５を電気的に各行へと分離しかつ電子回路領域１６０を
別個のチャネル１６１および１６２などへと分離する。
次に、実質的に上に述べたようにして、第１のメタリゼ
ーション工程、パッシベイションおよび再平坦化工程、
そして第２のメタリゼーション工程が行なわれて、それ
ぞれ行および列電極および電流バス１６５および１７
２、それぞれＦＥＴソース、ドレインおよびゲート電極
１６６，１６７および１７３、そしてそれぞれショット
キダイオードのカソードおよびアノード電極１６８およ
び１７４を形成する。
た電気光学的集積回路の他の実施例が、その一部を取り
出して示されている。この実施例では、Ｎ形ＧａＡｓ導
電性チャネル層１１６が基板１１５の表面上にエピタキ
シャル成長され、かつＡｌＧａＡｓスプレッド層（ｓｐ
ｒｅａｄｉｎｇ ｌａｙｅｒ）１１４、キャリア閉じ込
め層１１７、アクティブ層１１８、第２のキャリア閉じ
込め層１１９、および導電キャップ層１２０が、概略的
に前に述べたように、頭部上にエピタキシャル成長され
ている。次に、層１２０，１１９，１１８，１１７を通
りかつ１１４内へ、選択的エッチングが行なわれて行お
よび列に分離された発光ダイオードのメサのアレイを規
定する。第２のエッチング工程が行なわれてＮ形ＧａＡ
ｓチャネル層１１６の電子回路領域１６０を露出する。
次にアイソレーションエッチングが行なわれてメサ１５
５を電気的に各行へと分離しかつ電子回路領域１６０を
別個のチャネル１６１および１６２などへと分離する。
次に、実質的に上に述べたようにして、第１のメタリゼ
ーション工程、パッシベイションおよび再平坦化工程、
そして第２のメタリゼーション工程が行なわれて、それ
ぞれ行および列電極および電流バス１６５および１７
２、それぞれＦＥＴソース、ドレインおよびゲート電極
１６６，１６７および１７３、そしてそれぞれショット
キダイオードのカソードおよびアノード電極１６８およ
び１７４を形成する。
【００２８】この構造に対しては付加的なプロセス工程
は必要ではないが、前記メサのエッチング工程はＡｌＧ
ａＡｓ層１１４の選択的ウェットエッチングを含めるよ
う修正され、ＦＥＴおよびダイオード電極によってコン
タクトするためにチャネル層１１６を露出する。該ウェ
ットエッチングのためにＨＦをベースとしたエッチング
溶液を使用することができる。この方法および回路の実
施例の利点はそれが注入およびアニール工程を避けるこ
とができかつ付加的なプロセス工程が必要とされないこ
とである。不利な点はチャネル層１１６が層１２０，１
１９，１１８，１１７および１１４の下に埋め込まれ、
それに対するアクセスをより複雑にしていることであ
る。さらに、ＦＥＴ特性はウェーハにわたるチャネル層
１１６の厚さおよびドーピングの不均一性の影響を受け
ることである。
は必要ではないが、前記メサのエッチング工程はＡｌＧ
ａＡｓ層１１４の選択的ウェットエッチングを含めるよ
う修正され、ＦＥＴおよびダイオード電極によってコン
タクトするためにチャネル層１１６を露出する。該ウェ
ットエッチングのためにＨＦをベースとしたエッチング
溶液を使用することができる。この方法および回路の実
施例の利点はそれが注入およびアニール工程を避けるこ
とができかつ付加的なプロセス工程が必要とされないこ
とである。不利な点はチャネル層１１６が層１２０，１
１９，１１８，１１７および１１４の下に埋め込まれ、
それに対するアクセスをより複雑にしていることであ
る。さらに、ＦＥＴ特性はウェーハにわたるチャネル層
１１６の厚さおよびドーピングの不均一性の影響を受け
ることである。
【００２９】特に図１１を参照すると、本発明を実施し
た電気光学的集積回路の他の例が、その一部を取り出し
て、示されている。この実施例では、導電チャネル層２
１６が基板２１５の表面上にエピタキシャル成長されか
つキャリア閉じ込め層２１７、アクティブ層２１８、第
２のキャリア閉じ込め層２１９および導電キャップ層２
２０が、ほぼ前に述べたようにして、頭部上にエピタキ
シャル成長されている。次に、層２２０，２１９，２１
８，２１７を通りかつ２１６内へと選択的エッチングが
行なわれて行および列に分離された発光ダイオードのメ
サ２５５のアレイを規定する。次に行アイソレーション
エッチングが行なわれてメサ２５５を各行へと電気的に
分離しかつメサ２５５から電子回路領域（単数または複
数）２６０を分離する。次にパッシベイションおよび再
平坦化工程が行なわれてパッシベイション層２７０およ
び再平坦化層２７１を被着する。
た電気光学的集積回路の他の例が、その一部を取り出し
て、示されている。この実施例では、導電チャネル層２
１６が基板２１５の表面上にエピタキシャル成長されか
つキャリア閉じ込め層２１７、アクティブ層２１８、第
２のキャリア閉じ込め層２１９および導電キャップ層２
２０が、ほぼ前に述べたようにして、頭部上にエピタキ
シャル成長されている。次に、層２２０，２１９，２１
８，２１７を通りかつ２１６内へと選択的エッチングが
行なわれて行および列に分離された発光ダイオードのメ
サ２５５のアレイを規定する。次に行アイソレーション
エッチングが行なわれてメサ２５５を各行へと電気的に
分離しかつメサ２５５から電子回路領域（単数または複
数）２６０を分離する。次にパッシベイションおよび再
平坦化工程が行なわれてパッシベイション層２７０およ
び再平坦化層２７１を被着する。
【００３０】ビア（単数または複数）が電子回路領域２
６０に開けられてＭＥＳＦＥＴ２８０の形成のための領
域を提供する。軽くドーピングされたＰ形ＡｌＧａＡｓ
層２７５が直接導電キャップ層２２０上にエピタキシャ
ル成長され、かつＮ形ＧａＡｓチャネル層２７６が層２
７５上に成長される。もちろん当業者にはエピタキシャ
ル層２７５および２７６は通常エピタキシャル層２１
６，２１７，２１８，２１９および２２０と共に（同じ
プロセスの間に）成長されかつ次にそれらが必要とされ
ない領域においてエッチング除去されることが理解され
るであろう。第１のメタリゼーション工程が、実質的に
上に述べたのと同様に、行なわれてカソードのオーミッ
クコンタクトおよび行電流バス２６５、そしてＭＥＳＦ
ＥＴのドレインおよびソースコンタクト２８１および２
８２を形成する。インシュレーションまたはパッシベイ
ション層（図示せず）が被着されて種々の電極を被着の
間にお互いから絶縁する。もし行アイソレーションエッ
チングが前もって行なわれていなければ、それはこの時
点で行なうことができる。ビアが正しい位置に開かれて
Ｐ形金属の被着を可能にする。Ｐ形メタリゼーションが
次に、ほぼ前に述べたのと同様に、行なわれて各々のメ
サ２５５の頭部および列電流バス２７２に発光ダイオー
ドのアノードのオーミックコンタクトを形成する。ま
た、各々のＭＥＳＦＥＴ２８０に対してＭＥＳＦＥＴゲ
ートコンタクト２８３が形成され、かつピンチオフコン
タクト２８４が電子回路領域２６０に、しかしながら、
ＭＥＳＦＥＴ２８０に隣接する導電キャップ層２２０の
上に直接形成される。
６０に開けられてＭＥＳＦＥＴ２８０の形成のための領
域を提供する。軽くドーピングされたＰ形ＡｌＧａＡｓ
層２７５が直接導電キャップ層２２０上にエピタキシャ
ル成長され、かつＮ形ＧａＡｓチャネル層２７６が層２
７５上に成長される。もちろん当業者にはエピタキシャ
ル層２７５および２７６は通常エピタキシャル層２１
６，２１７，２１８，２１９および２２０と共に（同じ
プロセスの間に）成長されかつ次にそれらが必要とされ
ない領域においてエッチング除去されることが理解され
るであろう。第１のメタリゼーション工程が、実質的に
上に述べたのと同様に、行なわれてカソードのオーミッ
クコンタクトおよび行電流バス２６５、そしてＭＥＳＦ
ＥＴのドレインおよびソースコンタクト２８１および２
８２を形成する。インシュレーションまたはパッシベイ
ション層（図示せず）が被着されて種々の電極を被着の
間にお互いから絶縁する。もし行アイソレーションエッ
チングが前もって行なわれていなければ、それはこの時
点で行なうことができる。ビアが正しい位置に開かれて
Ｐ形金属の被着を可能にする。Ｐ形メタリゼーションが
次に、ほぼ前に述べたのと同様に、行なわれて各々のメ
サ２５５の頭部および列電流バス２７２に発光ダイオー
ドのアノードのオーミックコンタクトを形成する。ま
た、各々のＭＥＳＦＥＴ２８０に対してＭＥＳＦＥＴゲ
ートコンタクト２８３が形成され、かつピンチオフコン
タクト２８４が電子回路領域２６０に、しかしながら、
ＭＥＳＦＥＴ２８０に隣接する導電キャップ層２２０の
上に直接形成される。
【００３１】ＭＥＳＦＥＴ２８０は伝統的なものではな
く、それは典型的なＧａＡｓ ＭＥＳＦＥＴは伝統的な
アイソレーションおよびチャネルがそれに対してゲート
によってピンチオフされ得る電位障壁を提供する半絶縁
性基板上に形成されるからである。ＭＥＳＦＥＴ２８０
においては、バリアはチャネル層２７６および２７５の
間に形成されるＰ−Ｎ接合によって提供される。層２７
５の電位が固定された状態に留まっているかぎり、チャ
ネル層２７６はゲート端子２８３に適切な電位を印加す
ることによりピンチオフすることができかつＭＥＳＦＥ
Ｔ２８０はスイッチングトランジスタとして作用する。
ＭＥＳＦＥＴ２８０においては、層２７５は、層２７５
の下の導電層２２０にコンタクトする、ピンチオフコン
タクト２８４により一定の電位（典型的にはソース電
位）に保持される。
く、それは典型的なＧａＡｓ ＭＥＳＦＥＴは伝統的な
アイソレーションおよびチャネルがそれに対してゲート
によってピンチオフされ得る電位障壁を提供する半絶縁
性基板上に形成されるからである。ＭＥＳＦＥＴ２８０
においては、バリアはチャネル層２７６および２７５の
間に形成されるＰ−Ｎ接合によって提供される。層２７
５の電位が固定された状態に留まっているかぎり、チャ
ネル層２７６はゲート端子２８３に適切な電位を印加す
ることによりピンチオフすることができかつＭＥＳＦＥ
Ｔ２８０はスイッチングトランジスタとして作用する。
ＭＥＳＦＥＴ２８０においては、層２７５は、層２７５
の下の導電層２２０にコンタクトする、ピンチオフコン
タクト２８４により一定の電位（典型的にはソース電
位）に保持される。
【００３２】発光ダイオードはスイッチング回路および
ＭＥＳＦＥＴ２８０の非干渉性に関連するのみならず、
該構造の間にはいくつかの共働作用（ｓｙｎｅｒｇｙ）
がある。Ｐ形層の機能はオーバラップしており、発光ダ
イオードのアノードへのコンタクトおよびＭＥＳＦＥＴ
２８０の層２７５を提供する。ＭＥＳＦＥＴ２８０の必
要とされる周波数応答は表示装置の用途においては非常
に最小限のものであるから、Ｐ−Ｎ接合に関連する容量
は主たる要因ではない。ショットキダイオードは、ほぼ
前に述べたようにして、チャネル層上のゲート金属と共
に形成することができ、あるいはＰ−Ｎ接合ダイオード
をチャネル層２７６および層２７５へのオーミックコン
タクトの間に形成することができる。
ＭＥＳＦＥＴ２８０の非干渉性に関連するのみならず、
該構造の間にはいくつかの共働作用（ｓｙｎｅｒｇｙ）
がある。Ｐ形層の機能はオーバラップしており、発光ダ
イオードのアノードへのコンタクトおよびＭＥＳＦＥＴ
２８０の層２７５を提供する。ＭＥＳＦＥＴ２８０の必
要とされる周波数応答は表示装置の用途においては非常
に最小限のものであるから、Ｐ−Ｎ接合に関連する容量
は主たる要因ではない。ショットキダイオードは、ほぼ
前に述べたようにして、チャネル層上のゲート金属と共
に形成することができ、あるいはＰ−Ｎ接合ダイオード
をチャネル層２７６および層２７５へのオーミックコン
タクトの間に形成することができる。
【００３３】ＭＥＳＦＥＴ２８０の製造はＭＥＳＦＥＴ
の形成のために２つの付加的な層２７５および２７６を
エピタキシャル的に成長しかつ電子回路領域２６０の上
を除きそれらをいずれの場所からもエッチング除去する
付加的なプロセス工程のみを必要とする。種々のエッチ
ング工程はほぼ前に述べたようにして行なわれ、かつ残
りの工程の大部分は、前に述べたように、同時に行なわ
れまたは行なうことができる。
の形成のために２つの付加的な層２７５および２７６を
エピタキシャル的に成長しかつ電子回路領域２６０の上
を除きそれらをいずれの場所からもエッチング除去する
付加的なプロセス工程のみを必要とする。種々のエッチ
ング工程はほぼ前に述べたようにして行なわれ、かつ残
りの工程の大部分は、前に述べたように、同時に行なわ
れまたは行なうことができる。
【００３４】特に図１２を参照すると、本発明を実施し
た電気光学的集積回路の他の実施例が、その一部を取り
出して、示されている。この実施例はその上に強くドー
ピングされた導電層３１２を有する基板３１０を含んで
いる。第１のキャリア閉じ込め層３１３、アクティブ層
３１４および第２のキャリア閉じ込め層３１５が導電層
３１２の上に形成される。一般に、これらの層は上に述
べたものと同様の材料および工程を使用して形成され
る。キャップ層３１６がいくつかの良く知られた方法の
うちの任意のものによってキャリア閉じ込め層３１５上
に選択的に形成される。例えば、キャップ層３１６はブ
ランケット層としてエピタキシャル成長されかつ領域３
１７はエッチングのようないずれかの都合の良い方法に
よって除去されてキャリア閉じ込め層３１５の面を露出
する。キャリア閉じ込め層３１５の露出された領域は露
出された行領域および露出された列領域を規定しそれに
よってキャップ層３１６の残りの部分を発光ダイオード
領域３１８のマトリクスへと分離する。この説明の間に
図１４の頭部平面図を参照することは構造の理解を助け
ることになる。
た電気光学的集積回路の他の実施例が、その一部を取り
出して、示されている。この実施例はその上に強くドー
ピングされた導電層３１２を有する基板３１０を含んで
いる。第１のキャリア閉じ込め層３１３、アクティブ層
３１４および第２のキャリア閉じ込め層３１５が導電層
３１２の上に形成される。一般に、これらの層は上に述
べたものと同様の材料および工程を使用して形成され
る。キャップ層３１６がいくつかの良く知られた方法の
うちの任意のものによってキャリア閉じ込め層３１５上
に選択的に形成される。例えば、キャップ層３１６はブ
ランケット層としてエピタキシャル成長されかつ領域３
１７はエッチングのようないずれかの都合の良い方法に
よって除去されてキャリア閉じ込め層３１５の面を露出
する。キャリア閉じ込め層３１５の露出された領域は露
出された行領域および露出された列領域を規定しそれに
よってキャップ層３１６の残りの部分を発光ダイオード
領域３１８のマトリクスへと分離する。この説明の間に
図１４の頭部平面図を参照することは構造の理解を助け
ることになる。
【００３５】導電層３１２への複数の表面コンタクトが
キャリア閉じ込め層３１５におけるＰ形半導体材料の垂
直のピラー３２０およびアクティブ層３１４の材料を強
くドーピングしたＮ形導電材料に変換することによって
形成される。この変換は垂直なピラー３２０の所定の位
置において露出した行領域３１７に不純物を注入するこ
とによって達成される。この実施例では、前記表面コン
タクトは各行において形成されかつ１つの表面コンタク
トが各行の各々の発光ダイオードに対して設けられ、各
々の発光ダイオードのより下部のコンタクトに対する接
続の抵抗を低減している。
キャリア閉じ込め層３１５におけるＰ形半導体材料の垂
直のピラー３２０およびアクティブ層３１４の材料を強
くドーピングしたＮ形導電材料に変換することによって
形成される。この変換は垂直なピラー３２０の所定の位
置において露出した行領域３１７に不純物を注入するこ
とによって達成される。この実施例では、前記表面コン
タクトは各行において形成されかつ１つの表面コンタク
トが各行の各々の発光ダイオードに対して設けられ、各
々の発光ダイオードのより下部のコンタクトに対する接
続の抵抗を低減している。
【００３６】各々の発光ダイオードの閉じ込め（ｃｏｎ
ｆｉｎｅｍｅｎｔ）は各々の規定された発光領域３１８
の回りに絶縁抵抗容積、またはほり（モート：ｍｏａ
ｔ）３２５を形成するために不純物を注入することによ
って達成される。抵抗性のモート３２５は各々の発光ダ
イオードのＰ−Ｎ接合（キャリア閉じ込め層３１５、ア
クティブ層３１４およびキャリア閉じ込め層３１３）に
わたり流れる電流を横方向に閉じ込め、かつ、したがっ
て、発光ダイオードの各々の発光領域を規定する。抵抗
性のモート３２５はまたは各々の発光ダイオード（Ｐ形
キャリア閉じ込め層３１５およびアクティブ層３１４）
とＮ形垂直ピラー３２０との間の境界における寄生的、
注入Ｐ−Ｎ接合を除去するよう作用することを理解すべ
きである。また、Ｐ形ＧａＡｓキャップ層３１６が抵抗
性モート３２５の上でエッチング除去され何らかの寄生
的Ｐ−Ｎ接合が形成されるのを防止する。
ｆｉｎｅｍｅｎｔ）は各々の規定された発光領域３１８
の回りに絶縁抵抗容積、またはほり（モート：ｍｏａ
ｔ）３２５を形成するために不純物を注入することによ
って達成される。抵抗性のモート３２５は各々の発光ダ
イオードのＰ−Ｎ接合（キャリア閉じ込め層３１５、ア
クティブ層３１４およびキャリア閉じ込め層３１３）に
わたり流れる電流を横方向に閉じ込め、かつ、したがっ
て、発光ダイオードの各々の発光領域を規定する。抵抗
性のモート３２５はまたは各々の発光ダイオード（Ｐ形
キャリア閉じ込め層３１５およびアクティブ層３１４）
とＮ形垂直ピラー３２０との間の境界における寄生的、
注入Ｐ−Ｎ接合を除去するよう作用することを理解すべ
きである。また、Ｐ形ＧａＡｓキャップ層３１６が抵抗
性モート３２５の上でエッチング除去され何らかの寄生
的Ｐ−Ｎ接合が形成されるのを防止する。
【００３７】本実施例においては、露出された行領域お
よび露出された列領域は発光ダイオード領域３１８のマ
トリクスを規定し、該マトリクスは、例えば、２００ま
たは３００列および１００または２００行の発光ダイオ
ード、あるいはいくつかの特別の用途においてはそれ以
上を含むことができる。発光ダイオードをアレイにおけ
る行へと分離することは発光ダイオードの各々の隣接す
る対の行の間に実質的に連続的な壁のように伸びたアイ
ソレーション注入部３３０によって提供される。注入部
３３０はキャリア閉じ込め層３１５、アクティブ層３１
４、キャリア閉じ込め層３１３および導電層３１２を通
り下方向に伸びて隣接する行を互いに電気的に絶縁す
る。
よび露出された列領域は発光ダイオード領域３１８のマ
トリクスを規定し、該マトリクスは、例えば、２００ま
たは３００列および１００または２００行の発光ダイオ
ード、あるいはいくつかの特別の用途においてはそれ以
上を含むことができる。発光ダイオードをアレイにおけ
る行へと分離することは発光ダイオードの各々の隣接す
る対の行の間に実質的に連続的な壁のように伸びたアイ
ソレーション注入部３３０によって提供される。注入部
３３０はキャリア閉じ込め層３１５、アクティブ層３１
４、キャリア閉じ込め層３１３および導電層３１２を通
り下方向に伸びて隣接する行を互いに電気的に絶縁す
る。
【００３８】電子回路領域３６０は、前に述べたプロセ
スの場合と同様に、ダイオードマトリクスに隣接して形
成される。図１２に示された実施例においては、基板３
１０の表面の一部がエッチングにより発光ダイオードア
レイから分離され、かつ図７〜図９に関連して説明した
ものといくらか同様の工程が便宜上使用される。通常の
注入手順を使用して、電子回路領域３６０に各部分が選
択的に注入されて複数の導電性チャネル３６１および３
６２を規定する。この実施例では、Ｎ＋形導電性チャネ
ル３６１および３６２を提供するために注入不純物とし
てシリコンが使用される。前に述べたように、導電性チ
ャネル３６１および３６２は代表的なものにすぎずかつ
スイッチング回路およびダイオードの組（例えば図６）
を製造するために充分な導電性チャネルが提供されなけ
ればならない。次にアニール工程が行なわれて前記導電
性チャネル３６１および３６２の各々を活性化する。
スの場合と同様に、ダイオードマトリクスに隣接して形
成される。図１２に示された実施例においては、基板３
１０の表面の一部がエッチングにより発光ダイオードア
レイから分離され、かつ図７〜図９に関連して説明した
ものといくらか同様の工程が便宜上使用される。通常の
注入手順を使用して、電子回路領域３６０に各部分が選
択的に注入されて複数の導電性チャネル３６１および３
６２を規定する。この実施例では、Ｎ＋形導電性チャネ
ル３６１および３６２を提供するために注入不純物とし
てシリコンが使用される。前に述べたように、導電性チ
ャネル３６１および３６２は代表的なものにすぎずかつ
スイッチング回路およびダイオードの組（例えば図６）
を製造するために充分な導電性チャネルが提供されなけ
ればならない。次にアニール工程が行なわれて前記導電
性チャネル３６１および３６２の各々を活性化する。
【００３９】次に、Ｎ形およびＰ形メタリゼーション工
程が行なわれて、図７、図８および図９に関して前に述
べたように、オーミックコンタクト３６６，３６７およ
び３６８およびオーミックまたはショットキコンタクト
３７３および３７４を形成し、かつ発光ダイオードの各
々のカソードおよびアノードを形成する。これらの工程
を使用して、複数のＭＥＳＦＥＴ３８０および複数のシ
ョットキダイオード３８５が電子回路領域３６０に形成
される。誘電体材料の層がウェーハ上に被着されて、ほ
ぼ図８に示されるように、エッチングされた面のパッシ
ベイションおよび金属層の間のアイソレーションを提供
する。前記メサの再平坦化はこの特定の製造方法では一
般に必要ではなく、それは各メサはエッチングではなく
注入によって規定されるからである。
程が行なわれて、図７、図８および図９に関して前に述
べたように、オーミックコンタクト３６６，３６７およ
び３６８およびオーミックまたはショットキコンタクト
３７３および３７４を形成し、かつ発光ダイオードの各
々のカソードおよびアノードを形成する。これらの工程
を使用して、複数のＭＥＳＦＥＴ３８０および複数のシ
ョットキダイオード３８５が電子回路領域３６０に形成
される。誘電体材料の層がウェーハ上に被着されて、ほ
ぼ図８に示されるように、エッチングされた面のパッシ
ベイションおよび金属層の間のアイソレーションを提供
する。前記メサの再平坦化はこの特定の製造方法では一
般に必要ではなく、それは各メサはエッチングではなく
注入によって規定されるからである。
【００４０】図１３に示された実施例においては、図１
１に関して説明したものといくらか同様の工程が便宜上
使用される。図１２の構成要素と同じである図１３の構
成要素は同じ番号で示されており、かつ各番号はそれが
異なる実施例であることを示すためにプライム（ｐｒｉ
ｍｅ）が付加されている。この実施例では、電子回路領
域３６０′はエッチングされず、図１１に示された実施
例に関連して説明したのとほぼ同じ工程を使用してキャ
ップ層２２０′の頭部上に単に形成される。同じ工程を
使用して、複数のＭＥＳＦＥＴ３８０′および複数のシ
ョットキダイオード３８５′が電子回路領域３６０′に
形成される。
１に関して説明したものといくらか同様の工程が便宜上
使用される。図１２の構成要素と同じである図１３の構
成要素は同じ番号で示されており、かつ各番号はそれが
異なる実施例であることを示すためにプライム（ｐｒｉ
ｍｅ）が付加されている。この実施例では、電子回路領
域３６０′はエッチングされず、図１１に示された実施
例に関連して説明したのとほぼ同じ工程を使用してキャ
ップ層２２０′の頭部上に単に形成される。同じ工程を
使用して、複数のＭＥＳＦＥＴ３８０′および複数のシ
ョットキダイオード３８５′が電子回路領域３６０′に
形成される。
【００４１】前記ＭＥＳＦＥＴ３８０′は伝統的なＭＥ
ＳＦＥＴとして形成できることが理解されるが、この特
定の実施例においては、図１１に示されたものと同様の
従来と異なるＭＥＳＦＥＴが示されている。各々のＭＥ
ＳＦＥＴ３８０′はＰ−Ｎバリアおよびピンチオフコン
タクト３８４′を含み、基本的には前に延べたように動
作する。もちろん、ＭＥＳＦＥＴおよびダイオードの組
を電子回路領域に形成する他の方法のうちの任意のもの
を発光ダイオードの注入されたアレイと組合わせて使用
することができることを理解すべきである。
ＳＦＥＴとして形成できることが理解されるが、この特
定の実施例においては、図１１に示されたものと同様の
従来と異なるＭＥＳＦＥＴが示されている。各々のＭＥ
ＳＦＥＴ３８０′はＰ−Ｎバリアおよびピンチオフコン
タクト３８４′を含み、基本的には前に延べたように動
作する。もちろん、ＭＥＳＦＥＴおよびダイオードの組
を電子回路領域に形成する他の方法のうちの任意のもの
を発光ダイオードの注入されたアレイと組合わせて使用
することができることを理解すべきである。
【００４２】発光ダイオードアレイの注入形式および製
造方法に関するさらに他の情報は、本件出願と同じ譲渡
人に譲渡され、１９９４年５月９日に出願された、米国
特許出願シリアル番号第０８／２４０，０５５号の、
「注入されたＬＥＤアレイおよび製造方法（ＩＭＰＬＡ
ＮＴＥＤ ＬＥＤ ＡＲＲＡＹ ＡＮＤ ＭＥＴＨＯＤ
ＯＦ ＦＡＢＲＩＣＡＴＩＯＮ）」と題する同時係属の
出願において得ることができる。
造方法に関するさらに他の情報は、本件出願と同じ譲渡
人に譲渡され、１９９４年５月９日に出願された、米国
特許出願シリアル番号第０８／２４０，０５５号の、
「注入されたＬＥＤアレイおよび製造方法（ＩＭＰＬＡ
ＮＴＥＤ ＬＥＤ ＡＲＲＡＹ ＡＮＤ ＭＥＴＨＯＤ
ＯＦ ＦＡＢＲＩＣＡＴＩＯＮ）」と題する同時係属の
出願において得ることができる。
【００４３】
【発明の効果】したがって、本発明を実施する集積回路
の種々の例が開示された。開示された例はオフチップド
ライブ回路その他に導く列に関連する外部接続パッドを
実質的に低減し、かつ発光ダイオードアレイを有するチ
ップならびにオフチップドライブ回路の実質的に低減さ
れた寸法を実現する結果となる。さらに、発光ダイオー
ドアレイを有するチップの製造は実質的に複雑さが増大
することはなく、それは大部分の相互接続要素は発光ダ
イオードアレイと共に形成されるからである。したがっ
て、コストが低減されかつ信頼性が改善される。さら
に、寸法およびコストの実質的な低減のため、得られた
表示装置は容易に携帯用電子装置に導入することができ
る。
の種々の例が開示された。開示された例はオフチップド
ライブ回路その他に導く列に関連する外部接続パッドを
実質的に低減し、かつ発光ダイオードアレイを有するチ
ップならびにオフチップドライブ回路の実質的に低減さ
れた寸法を実現する結果となる。さらに、発光ダイオー
ドアレイを有するチップの製造は実質的に複雑さが増大
することはなく、それは大部分の相互接続要素は発光ダ
イオードアレイと共に形成されるからである。したがっ
て、コストが低減されかつ信頼性が改善される。さら
に、寸法およびコストの実質的な低減のため、得られた
表示装置は容易に携帯用電子装置に導入することができ
る。
【００４４】この明細書の記述にわたり、行および列へ
の参照は開示の簡略化のために行なわれているが、当業
者にはこれらの用語は完全に相互交換可能であり、それ
はマトリクスの行（ｒｏｗｓ）および列（ｃｏｌｕｍｎ
ｓ）は一般に物理的な方向に依存し、かつ、例えば、単
に装置を９０度回転することによって変更されるからで
ある。さらに、特定のシーケンスの工程が開示されかつ
特許請求されているが、当業者には該工程の多くは相互
交換可能であり、かつ使用される正確なシーケンスは、
化学薬品、温度、その他を含め、適用される特定の方法
に依存することが理解されるであろう。さらに、開示さ
れたまたは特許請求されたシーケンスはいずれも本発明
を特定のシーケンスの工程に制限すること意図したもの
でないことが理解されるべきである。
の参照は開示の簡略化のために行なわれているが、当業
者にはこれらの用語は完全に相互交換可能であり、それ
はマトリクスの行（ｒｏｗｓ）および列（ｃｏｌｕｍｎ
ｓ）は一般に物理的な方向に依存し、かつ、例えば、単
に装置を９０度回転することによって変更されるからで
ある。さらに、特定のシーケンスの工程が開示されかつ
特許請求されているが、当業者には該工程の多くは相互
交換可能であり、かつ使用される正確なシーケンスは、
化学薬品、温度、その他を含め、適用される特定の方法
に依存することが理解されるであろう。さらに、開示さ
れたまたは特許請求されたシーケンスはいずれも本発明
を特定のシーケンスの工程に制限すること意図したもの
でないことが理解されるべきである。
【図１】本発明の一実施例に係わる発光ダイオードのア
レイの製造プロセスにおける種々のステップを、その一
部を取り出して、示す単純化された断面図である。
レイの製造プロセスにおける種々のステップを、その一
部を取り出して、示す単純化された断面図である。
【図２】本発明の一実施例に係わる発光ダイオードのア
レイの製造プロセスにおける種々のステップを、その一
部を取り出して、示す単純化された断面図である。
レイの製造プロセスにおける種々のステップを、その一
部を取り出して、示す単純化された断面図である。
【図３】本発明の一実施例に係わる発光ダイオードのア
レイの製造プロセスにおける種々のステップを、その一
部を取り出して、示す単純化された断面図である。
レイの製造プロセスにおける種々のステップを、その一
部を取り出して、示す単純化された断面図である。
【図４】本発明の一実施例に係わる発光ダイオードのア
レイの製造プロセスにおける種々のステップを、その一
部を取り出して、示す単純化された断面図である。
レイの製造プロセスにおける種々のステップを、その一
部を取り出して、示す単純化された断面図である。
【図５】本発明の一実施例に係わる発光ダイオードのア
レイの製造プロセスにおける種々のステップを、その一
部を取り出して、示す単純化された断面図である。
レイの製造プロセスにおける種々のステップを、その一
部を取り出して、示す単純化された断面図である。
【図６】本発明に係わる図５のアレイと関連して動作す
るよう設計されたコラムデコーダを、その一部を取り出
して、示す電気回路図である。
るよう設計されたコラムデコーダを、その一部を取り出
して、示す電気回路図である。
【図７】本発明を実施した電気光学的集積回路の一実施
例の製造プロセスにおける種々のステップを、その一部
を取り出して、示す単純化した断面図である。
例の製造プロセスにおける種々のステップを、その一部
を取り出して、示す単純化した断面図である。
【図８】本発明を実施した電気光学的集積回路の一実施
例の製造プロセスにおける種々のステップを、その一部
を取り出して、示す単純化した断面図である。
例の製造プロセスにおける種々のステップを、その一部
を取り出して、示す単純化した断面図である。
【図９】本発明を実施した電気光学的集積回路の一実施
例の製造プロセスにおける種々のステップを、その一部
を取り出して、示す単純化した断面図である。
例の製造プロセスにおける種々のステップを、その一部
を取り出して、示す単純化した断面図である。
【図１０】本発明を実施した他の実施例の電気光学的集
積回路を、その一部を取り出して、示す単純化した断面
図である。
積回路を、その一部を取り出して、示す単純化した断面
図である。
【図１１】本発明を実施した他の実施例の電気光学的集
積回路を、その一部を取り出して、示す単純化した断面
図である。
積回路を、その一部を取り出して、示す単純化した断面
図である。
【図１２】本発明を実施した他の実施例の電気光学的集
積回路を、その一部を取り出して、示す単純化した断面
図である。
積回路を、その一部を取り出して、示す単純化した断面
図である。
【図１３】本発明を実施した他の実施例の電気光学的集
積回路を、その一部を取り出して、示す単純化した断面
図である。
積回路を、その一部を取り出して、示す単純化した断面
図である。
【図１４】図１２のアレイの一部を示す頭部平面図であ
る。
る。
１５ 基板 １６ 導電層 １７ 第１のキャリア閉じ込め層 １８ アクティブ層 １９ 第２のキャリア閉じ込め層 ２０ 導電キャップ層 ３６，３７，３８ スイッチング回路 ４５ ダイオードの組 ５０ アドレスライン ３５ コラムデコーダ ５５ 発光ダイオード ６０ 電子回路領域 ６５ 第１のメタリゼーション層 ７２ 第２のメタリゼーション層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョージ・ダブリュ・ライン アメリカ合衆国アリゾナ州85251、スコッ ツデイル、イースト・ミネゾナ・アベニュ ー 3714 (72)発明者 トーマス・ジェイ・ウォルクザック アメリカ合衆国イリノイ州60098、ウッド ストック、ボーダイジ・ウェイ 3070
Claims (3)
- 【請求項１】 集積回路であって、 基板（１５）、 前記基板上に形成された半導体装置（５５）のアドレス
可能なアレイであって、各々の装置は２つの端子（６
５，７２）を有し前記装置の全ては行および列に接続さ
れているもの、 前記基板上に形成されかつ前記アレイにおける列の数
（１，２，Ｍ）に等しい数の複数のスイッチング回路
（３６，３７，３８）を含むコラムデコーダであって、
前記列の各々は前記列に接続され前記スイッチング回路
の作動に応じて前記列を活性化するための前記複数のス
イッチング回路のうちの異なる１つを有するもの、 前記基板上に形成された複数のアドレスライン（５０）
であって各々のアドレスラインは外部接続パッドを含む
もの、そして前記基板上に形成されかつ前記アドレスラ
インおよび前記スイッチング回路に接続された複数組の
ダイオード（４５）であって、各々の組のダイオードは
その組のダイオードおよびその組のダイオードが接続さ
れるアドレスラインの組合わせによって生成される独自
の符号を有するもの、 を具備することを特徴とする集積回路。 - 【請求項２】 電気光学的集積回路であって、 基板（１５）、 前記基板上に形成されかつ行および列に配置された発光
装置（５５）のアレイであって、各々の装置は第１およ
び第２の制御電極（６５，７２）を含み、前記各々の列
における各装置の第１の電極は同じ列のその他すべての
装置の第１の電極に接続され、かつ前記各々の行の各装
置の第２の電極は同じ行のその他すべての装置の第２の
電極に接続されているもの、そして前記基板上に形成さ
れたコラムデコーダであって、 前記アレイの列の数と同じ数の複数のスイッチング回路
（３６，３７，３８）であって、各々の列はその列にお
けるすべての前記第１の電極（６５）が前記複数のスイ
ッチング回路の内の異なる１つに接続されているもの、 前記基板上に形成された複数のアドレスライン（５０）
であって、各々のアドレスラインは外部接続パッドを含
むもの、そして前記基板上に形成された複数組のダイオ
ード（４５）であって、該組の数は前記アレイの列の数
と等しく、かつ各々の組のダイオードの数は１からアド
レスラインの数までに等しく、各々のダイオードは第１
および第２の端子を有しかつ各々の組の各ダイオードの
第１の端子は一緒に接続されかつ前記複数のスイッチン
グ回路の内の異なる１つに接続され、１つの組の各ダイ
オードの前記第２の端子は異なるアドレスラインに接続
され、それによって各組のダイオードの組合わせが各々
のスイッチング回路に対し独自の符号を生成するもの、
を含む前記コラムデコーダ、 を具備することを特徴とする電気光学的集積回路。 - 【請求項３】 電気光学的集積回路を製造する方法であ
って、 主要面を備えた基板（１５）および該基板の主要面上に
複数層の材料（１６〜２０）を提供する段階であって、
前記複数層の材料は共働して発光装置（５５）を形成す
るもの、 前記複数層の材料の各部を行および列に配置された複数
の発光装置へと分離する段階、 前記複数の発光装置に隣接する基板の電子回路領域（６
０）を提供する段階、そして前記電子回路領域に複数の
スイッチングトランジスタ（３９，４０）およびスイッ
チングダイオード（４５）を形成しかつ前記電子回路領
域と前記発光装置の列との間にアドレスライン（５０）
を形成する段階であって、電気的に行および列に前記複
数の発光装置を接続しかつ前記スイッチングトランジス
タ、スイッチングダイオードおよびアドレスラインを前
記発光装置の列に接続する第１および第２のメタリゼー
ション層（６５，７２）を被着して発光装置の列より少
ないアドレスラインを有するコラムデコーダ（３５）を
形成する段階を含むもの、 を具備することを特徴とする電気光学的集積回路を製造
する方法。
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