JPH02168229A - 液晶表示装置の駆動方式 - Google Patents
液晶表示装置の駆動方式Info
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- JPH02168229A JPH02168229A JP32215088A JP32215088A JPH02168229A JP H02168229 A JPH02168229 A JP H02168229A JP 32215088 A JP32215088 A JP 32215088A JP 32215088 A JP32215088 A JP 32215088A JP H02168229 A JPH02168229 A JP H02168229A
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Landscapes
- Liquid Crystal (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、液晶表示装置の駆動方式の改良に関する。
(従来の技術)
薄膜トランジスタ(T P T)をスイッチング素子と
して用いた液晶表示装置の一般的な等価回路を第6図に
示し、その入出力特性を第7図に示す。尚、第7図にお
いて、5は液晶画素、6はTPTである。
して用いた液晶表示装置の一般的な等価回路を第6図に
示し、その入出力特性を第7図に示す。尚、第7図にお
いて、5は液晶画素、6はTPTである。
ここで、第m番目の信号線電圧をV sm、第n番目の
ゲート線電圧をv gn、両方の線により駆動される液
晶画素5の電圧をVD+流れる電流を■αとすると、V
p −Vsm<Vgn−Vsm−VtY7)領域では、 I a −Coxμ (W/ L) (V(、−V
sm)−**−IVgn−Vth −(VD + Vs
a+)/21 − (1)だだし、 Cox:ゲート絶縁膜容量 μ:易動度 Vth:Lきい値電圧 W:TFTのチャネル幅 L:チャネル長 である。
ゲート線電圧をv gn、両方の線により駆動される液
晶画素5の電圧をVD+流れる電流を■αとすると、V
p −Vsm<Vgn−Vsm−VtY7)領域では、 I a −Coxμ (W/ L) (V(、−V
sm)−**−IVgn−Vth −(VD + Vs
a+)/21 − (1)だだし、 Cox:ゲート絶縁膜容量 μ:易動度 Vth:Lきい値電圧 W:TFTのチャネル幅 L:チャネル長 である。
一般に、a−5t−TPTを用いた場合、易動度μは0
.1〜1cd/V−seeとなり、しかもW/Lをさほ
ど大きくとれないことから、信号が正極性に振れた場合
、(1)式よりオン電流が不足する可能性がある。
.1〜1cd/V−seeとなり、しかもW/Lをさほ
ど大きくとれないことから、信号が正極性に振れた場合
、(1)式よりオン電流が不足する可能性がある。
このオン電流の不足は、特に、ゲート線電圧Vgnのパ
ルス幅、つまり画素の選択時間が短くなる場合(走査線
数が増加する場合等)や、温度変化によってvthが大
きくなる場合に顕著に現れる。
ルス幅、つまり画素の選択時間が短くなる場合(走査線
数が増加する場合等)や、温度変化によってvthが大
きくなる場合に顕著に現れる。
一方、負極性に振れる場合は十分なオン電流が確保され
るので、液晶画素5の動作は正確に入力信号に追従する
ことができる。
るので、液晶画素5の動作は正確に入力信号に追従する
ことができる。
このようにして、フィールド毎に正負反転駆動を行うフ
ィールド反転駆動において正極性におけるオン電流不足
が生ずると、フレーム周期のフリッカが生じて画質を劣
化させる。
ィールド反転駆動において正極性におけるオン電流不足
が生ずると、フレーム周期のフリッカが生じて画質を劣
化させる。
しかも、このフリッカ量は入力信号により変化するため
、液晶を交流駆動するために設定する中心電圧V co
Mを動かすことによってこれを補正することはできない
。
、液晶を交流駆動するために設定する中心電圧V co
Mを動かすことによってこれを補正することはできない
。
以上述べたところは、正極性のみオン電流が不足する場
合であるが、画素選択時間がさらに短くなった場合には
、負極性に対しても同様な現象が生じ、コントラストの
低下、輝度の変化等により画質を一層劣化させることに
なる。
合であるが、画素選択時間がさらに短くなった場合には
、負極性に対しても同様な現象が生じ、コントラストの
低下、輝度の変化等により画質を一層劣化させることに
なる。
このような画質劣化時の従来駆動による各部の信号状態
を示すタイミングチャートを第8図に示す。
を示すタイミングチャートを第8図に示す。
また、液晶表示装置をフルライン駆動する方式としては
、2ライン同時に1水平走査期間(IH明期間に駆動す
る方法があるが、第9図に示すように、画素がライン毎
に半ピツチずれて配列されている場合には、この方式を
用いることができない。
、2ライン同時に1水平走査期間(IH明期間に駆動す
る方法があるが、第9図に示すように、画素がライン毎
に半ピツチずれて配列されている場合には、この方式を
用いることができない。
そこで、第9図に示されるように、各ラインの画素の水
平位置に従って互いに半ピツチずらせてIH期間サンプ
ルホールドする回路を2個用い、これらをブランキング
期間に切替えて2ラインをIH明期間書込む方法が考え
られる(第9図、第10図参照)。
平位置に従って互いに半ピツチずらせてIH期間サンプ
ルホールドする回路を2個用い、これらをブランキング
期間に切替えて2ラインをIH明期間書込む方法が考え
られる(第9図、第10図参照)。
尚、第9図において、lはアンプ、2及び3はサンプル
ホールド回路、4は選択スイッチ、5は液晶画素16は
TPTである。
ホールド回路、4は選択スイッチ、5は液晶画素16は
TPTである。
ところが、この方式ではブランキング期間の1/2であ
る約5μsの間に書込みを終了することが必要になり、
書込み不足が顕著に現れる。
る約5μsの間に書込みを終了することが必要になり、
書込み不足が顕著に現れる。
(発明が解決しようとする課@)
以上説明したように、従来の駆動方式では、l水平走査
期間もしくはそれ以下の期間内に1画素の書込みを行っ
ていたために、スイッチング素子として用いられる薄膜
トランジスタの特性か不十分(例えば易動度が小さい等
)であったり、あるいは温度によってしきい値等の特性
が変化することによってオン電流が不足すると、フリッ
カの増大、コントラストの低下等が生じて画質を大きく
劣化させるという問題点があった。
期間もしくはそれ以下の期間内に1画素の書込みを行っ
ていたために、スイッチング素子として用いられる薄膜
トランジスタの特性か不十分(例えば易動度が小さい等
)であったり、あるいは温度によってしきい値等の特性
が変化することによってオン電流が不足すると、フリッ
カの増大、コントラストの低下等が生じて画質を大きく
劣化させるという問題点があった。
この発明は、上述の問題点に鑑みなされたものであり、
その目的とするところは、オン電流不足によるフリッカ
を減少させ、高画質化を可能とする液晶表示装置の駆動
方式を提供することにある。
その目的とするところは、オン電流不足によるフリッカ
を減少させ、高画質化を可能とする液晶表示装置の駆動
方式を提供することにある。
[発明の構成]
(課題を解決するための手段)
本発明は、液晶を駆動する際に、線順位で任意のライン
の走査を行うと同時に、少なくとも他の1ラインの予備
走査を行うものである。
の走査を行うと同時に、少なくとも他の1ラインの予備
走査を行うものである。
(作用)
このような構成によれば、予;+111 L、た電圧で
あらかじめ各画素を駆動することにより、1走査線を駆
動する実質的な走査期間が増加し、オン電流不足による
画質劣化を減少させることができる。
あらかじめ各画素を駆動することにより、1走査線を駆
動する実質的な走査期間が増加し、オン電流不足による
画質劣化を減少させることができる。
これは、画像が垂直及び水平方向に相関が強く、前の走
査線で書込まれた画素電圧が、実際に害込むべき画素電
圧に近いことを利用したもので、特にフリッカは平坦な
部分で目立つことを考えれば、よりこの作用の有効性を
は明らかである。
査線で書込まれた画素電圧が、実際に害込むべき画素電
圧に近いことを利用したもので、特にフリッカは平坦な
部分で目立つことを考えれば、よりこの作用の有効性を
は明らかである。
また、駆動素子の駆動能力を小さくすることができ開口
率の向上にも繋がる。
率の向上にも繋がる。
(実施例)
以下、本発明の1実施例を図面を参照して詳述する。
第1図は本発明方式を説明するためのタイミングチャー
!・であり、その前提となる駆動回路のノ1Fウェア(
1カ成は第9図に示されるものと同様である。
!・であり、その前提となる駆動回路のノ1Fウェア(
1カ成は第9図に示されるものと同様である。
同図において、HB L Kは水平のブランキング期間
を現す信号、Vs+nはm列の信号線から入力される電
圧、 Vg2nは2nラインのゲート入力電圧。
を現す信号、Vs+nはm列の信号線から入力される電
圧、 Vg2nは2nラインのゲート入力電圧。
VDはm列2nラインで囲まれた画素の電圧波形を示し
ている。
ている。
入力ビデオ信号は各々の水平画素位置に相当したサンプ
リング位相でサンプルホールド回路2゜3にサンプルホ
ールドされた後、水平ブランキング期間でそれぞれ2n
、2n+1ライン選択信号に同期して選択スイッチ4に
より切替えられ液晶画素5にホールドされる。
リング位相でサンプルホールド回路2゜3にサンプルホ
ールドされた後、水平ブランキング期間でそれぞれ2n
、2n+1ライン選択信号に同期して選択スイッチ4に
より切替えられ液晶画素5にホールドされる。
液晶画素5の駆動方法は液晶自体の保護のために交流駆
動が一般的であり、切替期間であるブランキング期間の
半分で負から正、または正から負への書込みを行わねば
ならない。
動が一般的であり、切替期間であるブランキング期間の
半分で負から正、または正から負への書込みを行わねば
ならない。
このような高速書込みは、特に易動度μの小さL)a−
3i−TPTを用いた場合に極めて困難である。
3i−TPTを用いた場合に極めて困難である。
そこで、画素の垂直方向の相関を利用する。
般に画素は水平垂直に対して0.8〜0.9程度の高い
相関を示している。
相関を示している。
つまり、隣接する画素の電圧はかなり近い値を示してい
ることが多い。
ることが多い。
また、フリッカに対する視角感度は低域で高く高域で低
いため、特に低域で起こるオン電流不足は大きく画質を
劣化させる。
いため、特に低域で起こるオン電流不足は大きく画質を
劣化させる。
以上の事実を考慮すると、前ラインで同じ列の信号を予
ill電圧として実際の電圧を書込む前にプリチャージ
しておくことがオン電流不足解消に有効であると言える
。
ill電圧として実際の電圧を書込む前にプリチャージ
しておくことがオン電流不足解消に有効であると言える
。
つまり、第1図において、2nラインのゲート電圧V
g2nを2n−2ラインの出力がでた時点から立ち上げ
てプリチャージを行い、2nラインの実際値がセントさ
れた段階でその電圧を書込む。
g2nを2n−2ラインの出力がでた時点から立ち上げ
てプリチャージを行い、2nラインの実際値がセントさ
れた段階でその電圧を書込む。
このようにすると、画素電圧■。はオン電流が不足して
いるにも拘らず、約1水平走査期間で実際の電圧に近い
値にまで達することができ、前回の値に対して若モの変
化であればこれに追従することができる。
いるにも拘らず、約1水平走査期間で実際の電圧に近い
値にまで達することができ、前回の値に対して若モの変
化であればこれに追従することができる。
以上説明してきた第1実施例では、1フイールドの期間
中は、液晶画素を同じ極性で駆動したが、この方式では
オン電流不足以外の原因によりフリッカを生ずるおそれ
がある。
中は、液晶画素を同じ極性で駆動したが、この方式では
オン電流不足以外の原因によりフリッカを生ずるおそれ
がある。
そこで、ライン毎にまたフィールド毎に極性を反転させ
る駆動方式があるが、この場合は前ラインの極性が異な
るために、本発明を適用する場合第1実施例とは若干タ
イミングが異なる。
る駆動方式があるが、この場合は前ラインの極性が異な
るために、本発明を適用する場合第1実施例とは若干タ
イミングが異なる。
以下、第2図及び第3図を参照して第2の実施例を詳述
する。
する。
第2図は第2実施例の駆動回路を示す図、第3図はその
駆動信号及び出力信号の状態を示すタイミングチャート
である。
駆動信号及び出力信号の状態を示すタイミングチャート
である。
同図において、サンプルホールド回路2.3を選択する
スイッチ4は、水平ブランキング期間の半分に対応して
それぞれオンされた後、両方ともオーブンになる。
スイッチ4は、水平ブランキング期間の半分に対応して
それぞれオンされた後、両方ともオーブンになる。
サンプルホールド回路2には正極性信号が、またサンプ
ルホールド回路3には反転アンプ7の作用により負極性
信号が入力されるものとする。
ルホールド回路3には反転アンプ7の作用により負極性
信号が入力されるものとする。
m列目の信号線電圧vfflとしては、先ず正極性電圧
v1が選択され、次に負極性電圧v2が選択され、ブラ
ンキング期間終了とともにスイッチはオーブンとなるが
、信号線容量 CSSにチャージされた電荷によってI
H期間保持される。
v1が選択され、次に負極性電圧v2が選択され、ブラ
ンキング期間終了とともにスイッチはオーブンとなるが
、信号線容量 CSSにチャージされた電荷によってI
H期間保持される。
次に、負極性電圧■3が選択され、さらに正極性電圧■
4が選択され保持される。以下、同様にして繰返される
。
4が選択され保持される。以下、同様にして繰返される
。
次に、VSaを画素電圧に取り込む過程を説明する。
先ずゲート電圧V g2nの実線部分を考える。これは
、v4を画素に書き込むためのタイミングである。
、v4を画素に書き込むためのタイミングである。
始めに、短いプリチャージパルスにより負極性に保持さ
れた画素電圧VDIからv1方向に電圧が変化するが、
オン電流不足のためにVlまでは到達しない。
れた画素電圧VDIからv1方向に電圧が変化するが、
オン電流不足のためにVlまでは到達しない。
次に、長い選択パルスによってV4まで十分にチャージ
される。この時は変化の激しい信号でも十分に対応でき
ることは明らかである。
される。この時は変化の激しい信号でも十分に対応でき
ることは明らかである。
次に、V g2Qの点線で示された駆動波形によりV5
を取り込む過程を考える。
を取り込む過程を考える。
v4の場合は、信号線容量Cssにチャージされた電圧
がほぼIHの期間保持されるのを(り用することができ
たが、v5の場合は信号線容Qcssの保持電圧がv6
であるために短い期間(ブランキングの半分程度)で取
り込む必要がある。そこでv4を予測電圧として画像の
垂直相関を利用する。
がほぼIHの期間保持されるのを(り用することができ
たが、v5の場合は信号線容Qcssの保持電圧がv6
であるために短い期間(ブランキングの半分程度)で取
り込む必要がある。そこでv4を予測電圧として画像の
垂直相関を利用する。
このような動作を繰返し行った後、次のフィールドでは
v4を保持した画素は垂直相関を利用して予備走査を行
い、■5を保持した画素は信号線容fikcssを利用
して正確な画素電位にチャージするようにすればオン電
流によってフリッカ−がでるとしても2ライン毎になり
、視覚的に目立たないたけでなく消費電力も半分になる
。
v4を保持した画素は垂直相関を利用して予備走査を行
い、■5を保持した画素は信号線容fikcssを利用
して正確な画素電位にチャージするようにすればオン電
流によってフリッカ−がでるとしても2ライン毎になり
、視覚的に目立たないたけでなく消費電力も半分になる
。
以上の場合は、1水平走査毎に2つのサンプルホールド
回路から液晶セルへの書き込み順序を変えたが、負極性
への書き込みが速く十分な場合には常に正方向のみ予備
走査を行う方式も考えられる。
回路から液晶セルへの書き込み順序を変えたが、負極性
への書き込みが速く十分な場合には常に正方向のみ予備
走査を行う方式も考えられる。
次に第4図、第5図を参照して第3の実施例について詳
述する。
述する。
上述の第2実施例では、構成は簡単であるが、垂直相関
がない場合にはオン電流不足によるラインフリッカを生
じる虞れがある。
がない場合にはオン電流不足によるラインフリッカを生
じる虞れがある。
これは面フリッカに比べてかなり目立たないが、必要な
らば若干の回路の追加により、これを減少させることが
できる。第5図はその実施例である。
らば若干の回路の追加により、これを減少させることが
できる。第5図はその実施例である。
入力信号は、バッファー1を通った正極性信号とH/2
遅延回路8を通った負極性信号に別れ、各々液晶セルの
水平位置に従ってサンプルホールド回路2,3でホール
ドされる。
遅延回路8を通った負極性信号に別れ、各々液晶セルの
水平位置に従ってサンプルホールド回路2,3でホール
ドされる。
ここで、正極性信号は負極性信号よりH/ 2153間
速く1ラインのホールドが完了するため、その時点でス
イッチ6をオンにすることにより液晶セル5への書き込
みが行われる。
速く1ラインのホールドが完了するため、その時点でス
イッチ6をオンにすることにより液晶セル5への書き込
みが行われる。
更に、次のラインの負極性信号が書き込まれるまで(H
/2期間)信号線容量Cssに保持された電圧で液晶セ
ル5への書き込みが引き続き行われる。
/2期間)信号線容量Cssに保持された電圧で液晶セ
ル5への書き込みが引き続き行われる。
このようにすると、本走査の書き込み時間か全て)I/
2期間になるので、IH期間前からH/2期間おこなわ
れる予備走査による予alll ?ti圧と相関が無い
場合に於いても、かなり書き込み不足を解消することが
できる。
2期間になるので、IH期間前からH/2期間おこなわ
れる予備走査による予alll ?ti圧と相関が無い
場合に於いても、かなり書き込み不足を解消することが
できる。
C発明の効果コ
本発明によれば、画素数の増大等による画素への書き込
み不足を減少させ、オン電流不足によるフリッカの増大
やコントラストの低下を防ぐことができ、高速駆動が可
能となる。
み不足を減少させ、オン電流不足によるフリッカの増大
やコントラストの低下を防ぐことができ、高速駆動が可
能となる。
また、駆動素子の小型化により開口率つまり輝度を向上
させることもできる。
させることもできる。
第1図は本発明の第1実施例の動作を示すタイミングチ
ャート、第2図は本発明の第2実施例の駆動回路を示す
図、第3図は第2実施例の動作を示すタイミングチャー
ト、第4図は本発明の第3実施例の駆動回路を示す図、
第5図は第3実施例の動作を示すタイミングチャート、
第6図はTPTを用いた液晶表示装置の等価回路を示す
図、第7図はTPTの入出力特性の概略図、第8図乃至
第10図は従来の駆動方式を示す図である。 1・・・アンプ 2.3・・・サンプルホールド回路 4・・・選択スイッチ 5・・・液晶 6・・・TPT 7・・・反転アンプ ・・H/2遅延回路
ャート、第2図は本発明の第2実施例の駆動回路を示す
図、第3図は第2実施例の動作を示すタイミングチャー
ト、第4図は本発明の第3実施例の駆動回路を示す図、
第5図は第3実施例の動作を示すタイミングチャート、
第6図はTPTを用いた液晶表示装置の等価回路を示す
図、第7図はTPTの入出力特性の概略図、第8図乃至
第10図は従来の駆動方式を示す図である。 1・・・アンプ 2.3・・・サンプルホールド回路 4・・・選択スイッチ 5・・・液晶 6・・・TPT 7・・・反転アンプ ・・H/2遅延回路
Claims (3)
- (1)各画素にスイッチング用アクティブ駆動素子を設
けた液晶表示装置において、線順位で任意のラインの走
査を行うと同時に、少なくとも他の1ラインの予備走査
を行うことを特徴とする液晶表示装置の駆動方式。 - (2)1水平走査期間に2ライン駆動を行うノンインタ
ーレース走査において、各ラインの入力ビデオ信号を各
画素の水平位置に従ってサンプルホールドする第1及び
第2のサンプルホールド回路を設け、水平ブランキング
期間に第1及び第2のサンプルホールド回路を切替えて
液晶セルに書込む際に、書込む順番を1水平走査毎に変
更することを特徴とする請求項1に記載の液晶表示装置
の駆動方式。 - (3)1水平走査期間に2ライン駆動を行うノンインタ
ーレース走査において、各ラインの入力ビデオ信号を各
画素の水平位置に従ってサンプルホールドする第1及び
第2のサンプルホールド回路を設けるとともに、第1も
しくは第2のサンプルホールド回路の前段には、入力ビ
デオ信号を水平走査期間の1/2だけ遅延する遅延回路
を設けることを特徴とする請求項1に記載の液晶表示装
置の駆動方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32215088A JPH02168229A (ja) | 1988-12-22 | 1988-12-22 | 液晶表示装置の駆動方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32215088A JPH02168229A (ja) | 1988-12-22 | 1988-12-22 | 液晶表示装置の駆動方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02168229A true JPH02168229A (ja) | 1990-06-28 |
Family
ID=18140492
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32215088A Pending JPH02168229A (ja) | 1988-12-22 | 1988-12-22 | 液晶表示装置の駆動方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02168229A (ja) |
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-
1988
- 1988-12-22 JP JP32215088A patent/JPH02168229A/ja active Pending
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