KR0134794B1 - 전도도 변조형 반도체 장치 및 그 제조방법 - Google Patents
전도도 변조형 반도체 장치 및 그 제조방법Info
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Abstract
온 전압과 턴 오프 시간의 트레이드 오프를 개선할 수 있어서 안정한 소자 특성이 얻어지는 새로운 애노드 구조를 갖는 고내압의 전도도 변조형 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
N자형 실리콘 반도체 기판(1)을 드레인 영역(12)로 하고, 그 표면에 애노드 영역(11)을 기상 성장시킨다. 또, 애노드 영역(11)에 고농도의 다결정 실리콘으로 이루어지는 P+애노드 영역(21)을 형성한다. 애노드 전극(19)는 영역(21) 상에 형성된다. 드레인 영역에서의 캐리어 라이프타임이 길어도 캐리어의 주입량을 작게 억제할 수 있다. 또, 애노드 영역과 애노드 전극과의 접촉을 양호하게 할 수 있다.
Description
제1도는 본 발명의 제1 실시예의 IGBT의 단면도.
제2도는 본 발명의 제1 실시예의 IGBT의 제조 공정 단면도.
제3도는 본 발명의 제1 실시예의 IGBT의 제조 공정 단면도.
제4도는 본 발명의 제1 실시예의 IGBT의 평면도.
제5도는 본 발명의 제2 실시예의 IGBT의 제조 공정 단면도.
제6도는 본 발명의 제2 실시예의 IGBT의 단면도.
제7도는 본 발명의 제3 실시예의 IGBT의 단면도.
제8도는 본 발명의 제4 실시예의 IGBT의 제조 공정 단면도.
제9도는 본 발명의 제5 실시예의 IGBT의 단면도.
제10도는 본 발명의 IGBT의 온 전압과 스위칭 타임의 P 애노드 영역의 불순물 농도를 변화시킨 때의 트레이드 오프 곡선 및 종래예의 IGBT의 온 전압과 스우칭 타임의 트레이드 오프 곡선을 도시하는 특성도.
제11도는 본 발명의 IGBT의 P 애노드 영역을 부분적으로 형성한 경우에 그 면적을 변화시킨 때의 온 전압과 스위칭 타임의 트레이드 오프 곡선, 및 종래예의 IGBT의 온 전압과 스위칭 타임의 트레이드 오프 곡선을 도시하는 특성도.
제12도는 종래예의 IGBT의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 반도체 층
3 : 반도체 기판의 제1주요면 4 : 반도체 기판의 제2주요면
11 : P-애노드 영역 12 : N-드레인 영역
13 : P형 베이스 영역 14 : N+소스 영역
15 : 게이트 산화막 16 : 다결정 실리콘 게이트
17 : 금속 소스 전극 18 : 금속 게이트 전극
19 : 금속 애노드 전극 20 : N+버퍼층
21 : 다결정 실리콘 P+애노드 영역 22,23 : 절연막
24 : N-반도체 기판 25: P-반도체 기판
본 발명은 전력용 반도체 장치에 관한 것으로, 특히 1200V이상의 고내압(高耐壓) IGBT(Insulated Gate Bipolar Transistor)에 관한 것이다.
IGBT는 제12도로 대표되는 유니트 셀 단면 구조를 갖는 트랜지스터로, 상부에 MOSFET 구조부, 하부에 바이폴라 트랜지스터 구조부를 갖는 복합 구조로 형성할 수 있다. 이 구조 및 기본 동작은 일본국 특허 공개(소)제57-120369호에 기재되어 있다. 제12도를 참조하여 실리콘 웨이퍼에 형성된 N 채널 IGBT를 예로 해서 그 구조 및 동작을 설명한다. 이 웨이퍼에 포함되는 실리콘 반도체 기판(1)은 두께가 약 150μm, 불순물 농도가 약 1020cm-3인 P+애노드 영역(11)로 이루어지고, 그 제1 주요면 상에 N-드레인 영역(12)가 형성된 반도체층(2)가 적층되어 있다. N-드레인 영역(12) 내에는 1쌍의 P형 베이스 영역(13)이, 또 P형 베이스 영역(13) 내에는 N+소스 영역(14)가 통상의 불순물 확산법에 의해 형성되어 있다.
드레인 영역이 형성된 반도체층(2)의 표면에는 얇은 게이트 산화막(15)를 통해 다결정 실리콘 게이트(16)이 설치되어 있다. 소스 영역(14)와 베이스 영역(13)을 반도체층(2)의 표면에서 단락하도록 금속 소스 전극(17)이 설치되고, 다결정 실리콘 게이트(16)에 접속해서 금속 게이트 전극(18)이 형성되며, P+애노드 영역(11)에 접속해서 반도체 기판(1)의 제2 주요면상에 금속 애노드 전극(19)가 설치되어 있다.
또, P+애노드 영역(11)과 N-드레인 영역(12) 사이에 N+버퍼층을 설치한 구조도 일반적으로 사용된다. 이것은 애노드 영역에서의 정공(正孔)의 유입을 억제함과 동시에 반도체층(2)의 표면에서 확산하는 공핍층을 억제할 수도 있고, 이 버퍼층에 의해 N-드레인 영역(12)를 얇게 할 수 있다.
다음에, N채널 IGBT의 일반적인 제조 방법에 대해 설명하면, P+반도체 기판(1)에 N-드레인 영역(12)[또는, N+버퍼층에 이어서 N-드레인 영역(12)]를 기상 성장시켜서 P+- N-(또는, P+- N+- N-) 웨이퍼를 형성한다. 그 후 상기한 바와 같이, N- 드레인 영역(12) 중에 P형 베이스 영역을 선택적으로 형성하고, P형 베이스 영역 중에 2개의 N형 소스 영역(14)를 형성해서 이른바 2중 확산형으로 한다. 상기 P형 베이스 영역(13) 및 N형 소스 영역(14)는 그 단부를 N-드레인 영역(12)의 표면에 노출하지만, 각 단부는 절연막(22)로 피복되고, 이 절연막(22) 내의 각 베이스 영역(13) 사이의 영역상에 게이트 산화막(15)를 통해 다결정 실리콘 게이트(16)을 형성한다. 다결정 실리콘 게이트(16) 상의 절연막(22)를 부분적으로 소거할 수 있는 상기 다결정 실리콘 게이트(16)의 노출부에 알루미늄 등을 퇴적해서 금속 게이트 전극(18)을 형성한다. 또, 선택적으로 피복한 상기 절연막(22) 사이에 노출한 상기 P형 베이스 영역(13) 및 N형 소스영역(14)에는 금속 소스 전극(17)이 형성된다. 애노드 영역(11)로 되는 P+반도체 기판(1)의 제2 주요면에는 금속 애노드 전극(19)가 형성된다.
이와 같이 형성한 반도체 장치는 소스 전극(17)을 접지하고, 애노드 전극(19)에 정(正)전압이 인가된 상태에서 다결정 실리콘 게이트(16)을 부(-) 전위로 유지하면 반도체 장치는 저지 상태로 된다. 다결정 실리콘 게이트(16)에 정전압을 인가하면, 일반적인 MOSFET와 마찬가지로 P 베이스 영역(13)의 표면에 반전 채널 영역이 형성되어, 소스영역(14)에서 채널을 통해 드레인 영역(12)의 표면 부분으로 전자가 유입해서 전자 축적층이 형성된다. 전자는 또 소스와 애노드 사이에 인가되는 전압에 의해 드레인 영역(12) 내를 애노드 전극(19) 측으로 이동하고, P+애노드 영역(11)과 N-드레인 영역(12) 사이에 N+버퍼층 사이를 순바이어스 상태로 한다. 따라서, P+애노드 영역(11)에서 N-드레인 영역(12)로 정공이 주입되고, N-드레인 영역(12) 내의 전도도가 변조됨과 동시에 소자는 통전 상태로 된다. 이 상태에서 게이트 전극(18)을 영(0) 또는 음의 전위로 하면 채널이 닫혀서 소자는 다시 저지 상태로 된다.
일반적인 MOSFET에서는 드레인 영역에 전자만 주입되기 때문에, 드레인 영역의 농도가 낮은 경우나 드레인 영역이 두꺼운 경우에는 드레인 영역이 전자 흐름에서는 매우 큰 저항으로 되어 이것이 MOSFET의 온 저항 최대 성분이었다. 한편, IGBT에서는 상기 드레인 영역이 전도도 변조를 받으므로 그 저항 성분은 매우 작아지고, 드레인 영역의 농도가 낮고 이 영역이 두꺼운 경우에도 온 저항이 적은 반도체 장치로 된다.
상기 IGBT는 애노드 영역에서 드레인 영역내로 주입된 소수 캐리어(정공)의 일부가 과잉 소수 캐리어로서 드레인 영역내에 축적된다. 따라서, IGBT를 오프하기 위해 게이트 인가 전압을 0으로 해서 채널을 닫고 전자의 흐름을 멈추어도 축적된 소수 캐리어(정공)가 배출될 때까지 IGBT는 오프 상태로 되지 않는다. 또, IGBT에서는 오프시에 드레인 영역에 존재하는 전자가 애노드 영역을 통과하는 때에 애노드 영역부터 새로운 정공 주입을 유기하여, 결과적으로는 턴 오프 시간이 매우 길어진다. 이러한 이유 때문에, IGBT에서는 일반적인 MOSFET와 비교해서 약 10배의 전류를 흘릴 수 있지만, 턴 오프 시간은 역으로 10배 이상 길어지는 결점이 있다. 이와 같은 IGBT를 인버터 등의 스위칭 용도로 응용하는 경우, 긴 턴 오프 시간은 스위칭 주파수를 높일 수 없어서 그 응용 범위가 매우 한정된다.
상기 IGBT의 턴 오프 시간을 개선하는 방법으로서 캐리어 라이프 타임을 짧게 하는 방법이 제안되어 있다. 예를 들면, Au,Pt 등의 중금속 확산법, 또는 중성자선, 감마선, 전자선 등의 방사선 등을 조사하는 방법을 사용해서 캐리어 라이프 타임을 작게 할 수 있다. 그러나, 턴 오프 시간은 개선되지만, 동시에 전도도 변조 정도도 저하시키는 결과가 되어, IGBT의 최대 이점인 낮은 온 저항 특성이 악화한다.
또, 다른 방법으로서 애노드에서의 정공 주입을 억제하기 때문에, P+애노드 영역의 불순물 농도를 낮추거나, N+버퍼층의 불순물 농도를 높이는 등의 방법도 고려된다.
그러나, P+애노드 영역의 불순물 농도를 낮추면 금속 전극과의 접속 저항이 커지고 오차도 커지기 때문에, 이 저항이 소자의 온 저항을 악화시켜 버린다.
또, N+버퍼층에 있어서는 현상태의 기상 성장법에서는 불순물 농도를 높이면 제어성이 떨어지고, 안정한 버퍼층이 형성되지 않는다. 즉, IGBT의 제조 공정에서의 열이력(熱履歷)으로 N-드레인 층으로 확산하고, 최종적으로는 불순물 농도가 떨어져 버퍼층이 두꺼워지므로 기대한 효과는 얻어지지 않는다. 또, 1200V 이상의 고내압으로 되면 매우 낮은 불순물 농도(약 5 x 1013/cm-3)에서 두꺼운(100μm 이상) N-드레인 영역이 필요해져서, 현상태의 기상 성장법에서는 안정적으로 제조하기가 곤란하다. 이와 같이, N-드레인 영역이 저농도의 N-반도체 기판의 한쪽 주요면에 2중 확산형 DMOS 구조를 형성하고, 또 한쪽의 주요면에 P+애노드 영역을 이온 주입으로 형성하는 구조가 일본국 특허 공개(평)제2-7569호 공보에 개시되어 있지만, 이와 같은 구조에서는 P+애노드 영역이 1μm 정도의 매우 얕은 정합이기 때문에 표면 상태의 영향을 받기 쉬워져서 안정한 소자 특성을 얻을 수 없다.
본 발명은 온 전압과 턴 오프 시간의 트레이드 오프를 개선할 수 있어서 안정한 소자 특성이 얻어지는 새로운 애노드 구조를 갖는 고내압 반도체 장치를 제공하는 것을 목적으로 한다.
저 불순물 농도의 드레인 영역상의 저불순물 농도의 애노드 영역상에 고불순물 농도의 다결정 실리콘층을 성장시키고, 이것을 고불순물 농도의 애노드 영역으로 하는 것을 특징으로 한다. 즉, 본 발명의 전도도 변조형 반도체 장치는 반도체 기판과, 상기 반도체 기판에 형성된 제1 도전형의 드레인 영역과, 상기 드레인 영역내에 형성되어 상기 반도체 기판의 제1 주요면에 노출해 있는 제2 도전형 베이스 영역과, 상기 베이스 영역내에 형성되어 상기 반도체 기판의 상기 제1 주요면에 노출해 있는 제1 도전형의 소스 영역과, 상기 반도체 기판의 상기 제1 주요면상에서 상기 소스 영역과 상기 드레인 영역에 걸쳐 상기 베이스 영역상에 형성된 게이트 절연막과, 상기 게이트 절연막상에 형성된 게이트와, 상기 소스 영역 및 상기 베이스 영역상에 걸쳐 형성되어 소스 영역과 베이스 영역을 단락하는 소스 전극과, 상기 반도체 기판의 제2 주요면에 형성되어 상기 드레인 영역과 접하고 있는 제2 도전형의 저불순물 농도 애노드 영역과, 상기 저불순물 농도의 애노드 영역상에 형성된 고불순물 농도의 다결정 실리콘으로 이루어지는 제2 도전형의 고불순물 농도 애노드 영역과, 상기 고불순물 농도 애노드 영역 상에 형성된 애노드 전극을 구비하는 것을 제1 특징으로 한다.
또, 반도체 기판과, 상기 반도체 기판에 형성된 제1 도전형의 드레인 영역과, 상기 드레인 영역내에 형성되고 상기 반도체 기판의 제1 주요면에 노출해 있는 제2 도전형의 베이스 영역과, 상기 베이스 영역내에 형성되고 상기 반도체 기판의 상기 제1 주요면에 노출해 있는 제1 도전형의 소스 영역과, 상기 반도체 기판의 상기 제1 주요면상에서 상기 소스 영역과 상기 드레인 영역에 걸쳐 상기 베이스 영역 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트와, 상기 소스 영역 및 상기 베이스 영역상에 걸쳐 형성되어 이 소스 영역과 베이스 영역을 단락하는 소스 전극과, 상기 반도체 기판의 제2 주요면에 노출하고 상기 드레인 영역내에 형성된 복수의 영역으로 이루어지는 제2 도전형의 저불순물 농도 애노드 영역과, 상기 저불순물 농도의 애노드 영역상에 형성된 고불순물 농도의 다결정 실리콘으로 이루어지는 제2 도전형의 고불순물 농도 애노드 영역과, 상기 고불순물 농도 애노드 영역상에 형성된 애노드 전극을 구비하는 것을 제2 특징으로 한다. 상기 드레인 영역과 상기 저불순물 농도의 애노드 영역 사이에는 제1 도전형의 버퍼층을 형성할 수 있다. 상기 저불순물 농도 애노드 영역의 불순물 농도는 1×1016∼1×1018cm-3의 범위가 적당하다.
또, 상기 저불순물 농도 애노드 영역의 불순물 농도를 낮춤으로써 그 턴 오프 시간을 짧게 하고, 이 불순물 농도를 높임으로써 그 온 전압을 낮추는 것을 특징으로 한다. 또, 상기 저불순물 농도 애노드 영역의 상기 고불순물 농도 애노드 영역에 대한 면적비를 크게 함으로써 그 턴 오프 타임을 짧게 하고, 이 면적비를 작게함으로써 그 온 전압을 내리는 것을 특징으로 한다.
본 발명의 전도도 변조형 반도체 장치의 제조 방법은 제1 도전형의 드레인 영역으로 되는 반도체 기판내에 이 반도체 기판의 제1 주요면에 노출해 있는 제2 도전형의 베이스 영역을 형성하는 공정과, 상기 베이스 영역 내에 상기 반도체 기판의 제1 주요면에 노출해 있는 제1 도전형의 소스 영역을 형성하는 공정과, 상기 반도체 기판의 제1 주요면상에서 상기 소스 영역과 상기 드레인 영역에 걸쳐 상기 베이스 영역상에 게이트 절연막을 형성하는 공정과, 상기 게이트 영역 상에서 상기 소스 영역과 상기 드레인 영역에 걸쳐 상기 베이스 영역 상에 게이트를 형성하는 공정과, 상기 반도체 기판의 제2 주요면에 제2 도전형의 저불순물 농도 애노드 영역을 기상 성장에 의해 형성하는 공정과, 상기 저불순물 농도 애노드 영역 상에 다결정 실리콘으로 이루어지는 고불순물 농도 애노드 영역을 형성하는 공정을 구비하는 것을 제1 특징으로 한다.
또, 제1 도전형의 드레인 영역으로 되는 반도체 기판내에 이 반도체 기판의 제1 주요면에 노출해 있는 제2 도전형의 베이스 영역을 형성하는 공정과, 상기 베이스 영역 내에 상기 반도체 기판의 제1 주요면에 노출해 있는 제1 도전형의 소스 영역을 형성하는 공정과, 상기 반도체 기판의 제1 주요면상에서 상기 소스 영역과 상기 드레인 영역에 걸쳐 상기 베이스 영역상에 게이트 절연막을 형성하는 공정과, 상기 게이트 영역상에서 상기 소스 영역과 상기 드레인 영역에 걸쳐 상기 베이스 영역상에 게이트를 형성하는 공정과, 상기 반도체 기판의 제2 주요면에 불순물을 확산해서 상기 드레인 영역 상에 제2 도전형의 주불순물 농도 애노드 영역을 형성하는 공정과, 상기 저불순물 농도 애노드 영역상에 다결정 실리콘으로 이루어지는 고불순물 농도 애노드 영역을 형성하는 공정을 구비하는 것을 제2 특징으로 한다.
IGBT가 형성된 웨이퍼의 한쪽 주요면의 저불순물 농도 애노드 영역 상에 고농도의 불순물을 도핑한 다결정 실리콘의 고불순물 농도 애노드 영역을 형성함으로써, 애노드 영역에서 드레인 영역으로의 정공 주입량을 적정화해서 라이프 타임 제어가 필요없으며, 금속 애노드 전극과의 접합 저항이 작고, 낮은 온 전압과 고속 스위칭 특성이 안정적으로 실현된다.
제1도 내지 제4도를 참조하여 본 발명의 제1 실시예의 N 채널형 IGBT를 설명한다. 제1도는 IGBT의 한 소자를 나타내는 단면도이고, 제2도 및 제3도는 그 제조 공정 단면도이며, 제4도는 그 평면도이다. 웨이퍼는 N-실리콘 반도체 기판(1)로 이루어지는 N-드레인 영역(12)와 기상 성장법으로 형성한 반도체 층(2)로 이루어지는 P-애노드 영역(11)로 구성된다. 웨이퍼의 두께는 250-300μm 정도이고, 그 중 P-애노드 영역(11)은 두께가 약 10μm 이하이다. N-드레인 영역(12) 중에는 상기 반도체 기판(1)의 주요면(웨이퍼의 제1 주요면에도 있다)에 인접해서 1쌍의 P형 베이스 영역(13)이 형성되고, 또 P형 베이스 영역(13) 중에는 역시 상기 제1 주요면에 인접해서 N+소스 영역(14)가 주지의 불순물 확산 영역으로 형성되어 있다. 제1 주요면 상에는 얇은 게이트 산화막(15)를 통해 다결정 실리콘 게이트(16)이 설치되어 있다. 다결정 실리콘 게이트(16)은 1쌍의 소스 영역(14)와 베이스 영역(13) 사이에 걸치도록 배치되어 있다. 다결정 실리콘 게이트(16)에 접속하여 금속 게이트 전극(18)이 형성되고, 소스 영역(14)와 베이스 영역(13)을 단락하도록 금속 소스 전극(17)이 상기 제1 주요면상에 설치되어 있다.
상기 제1 주요면상의 게이트 산화막(15)는 SiO2등의 절연막(22)에 의해 피복되어 있다. 한편, 반도체 기판(1)의 제2 주요면상에는 불순물 농도가 1×1016∼1×1018 cm-3정도의 P-애노드 영역(11)의 기상 성장층이 형성되어 있다. 그래서, 이 기상 성장층의 표면에 본 발명의 특징인 P형 불순물이 고농도로 도프된 다결정 실리콘의 P+애노드 영역(21)의 불순물 농도는 대체로 1×1018∼1020cm-3범위이고, 그 두께는 1μm 정도 이하면 좋고, 0.1∼1.0μm 정도가 가장 적당하다. N-드레인 영역(12)의 불순물 농도는 1×1013∼1×1014cm-3정도이다. P+애노드 영역(21) 상에 알루미늄 등의 금속 애노드 전극(19)가 형성된다. 이와 같이, P형 애노드 영역(11)의 불순물 농도를 가능한한 낮게 해두고, 그 표면에 고불순물 농도의 다결정 실리콘층으로 이루어지는 P+애노드 영역(21)을 형성함으로써 금속 애노드 전극(19)와의 접촉을 양호하게 할 수 있다. 또, 결정성이 없으므로 정공(홀)의 발생이 적고, 따라서 N-드레인 영역(12)로의 정공 공급이 과잉으로 되는 일도 없다. 또, 다결정 실리콘은 불순물을 고농도로 도프할 수 있으므로, 온 저항을 작게하는 등 그 특성을 자유롭게 조정할 수 있다.
N-드레인 영역(12)의 캐리어 라이프 타임이 길더라도 정공의 주입량을 적게 억제할 수 있어서 양호한 고속 스위칭 특성이 얻어진다. N-드레인 영역(12)에서의 캐리어 라이프 타임이 길고 재결합 중심이 적기 때문에, P-애노드 영역(11)로부터 주입된 정공은 효율이 좋은 전도도 변조에 기여하기 위해 온 전압도 낮아지고, 낮은 온 전압 특성과 고속 스위칭 특정을 겸비한 IGBT를 제공할 수 있다. 제4도는 제1도의 전극 부분을 생략한 평면도(이 도면의 E-E′부의 단면이 제1도이다)이지만, 상기 IGBT를 구성하는 복수의 소자가 형성된 웨이퍼의 일부가 도시되어 있다. 웨이퍼는 이 IGBT가 형성된 칩마다 분리 절단되어 제품화된다. 이 칩을 적절히 조합해서.
예를 들면 인버터를 형성한다. 제4도의 점선으로 표시되는 범위 D는 이들 소자의 1소자분을 나타낸다. 즉, 하나의 다결정 실리콘 게이트(16)에 2개의 소자가 형성되어 있다. 복수의 다결정 실리콘 게이트(16)은 하나로 접속되고, 그 접속 배선은 절연막을 통해 반도체 기판(1) 상에 형성되며, 베이스 영역(13)과 소스 영역(14)를 단락해서 형성된 금속 소스 전극도 도시하지 않았지만 각 소자에 공통으로 절연막을 통해 반도체 기판(1) 상에 형성되어 있다.
소스 전극은 이들 소자 상에 절연막을 통해 형성되어 있다. 소스 전극은 소자부의 대부분을 차지하고, 상기 접속 배선은 전체 게이트 내의 몇개의 게이트를 묶어서 이것을 하나의 배선으로 하고, 이것들을 몇개 형성해서 이루어지므로, 이 접속 배선이 소자부 상에서 점유하는 비율은 상기 소스 전극보다 상당히 적다.
다음에, 제2도 및 제3도를 참조하여 제1 실시예의 제조 방법을 설명한다.
먼저, 인 등의 N형 불순물을 도프한 N-실리콘 반도체 기판(1)의 제2 주요면(4)에 1×1016∼1×1018cm-3정도의 비교적 낮은 농도의 붕소를 도핑한 P-애노드 영역(11)로 되는 반도체 층(2)를 기상 성장법에 의해 약 10μm 퇴적한다. 다음에, N-드레인 영역(12)로 되는 반도체 기판(1)의 두께를 조정하기 위해 반도체 기판(1)의 제1 주요면(3)을 경면(鏡面) 연마해서 반도체 기판(1)과 기상 성장법에 의한 반도체 층(2)로 구성되는 웨이퍼를 형성한다. 그 후, 상기 제1 주요면(3)의 N-드레인 영역(12) 상의 전체면에 게이트 산화막(15)를 형성하고, 게이트 산화막(15) 상에 다결정 실리콘 게이트(16)을 형성한다. 이들의 게이트 산화막(15), 다결정 실리콘 게이트(16)을 패터닝해서 게이트 산화막(15), 다결정 실리콘 게이트(16)을 형성하고, 다결정 실리콘 게이트(16)을 마스크로 해서 붕소 등의 P형 불순물을, 예를 들면 이온 주입법에 의해 도프해서 확산함으로써 상기 제1 주요면에 노출하는 P형 베이스 영역(13)을 선택적으로 형성한다.
베이스 영역(13)은 다결정 실리콘 게이트(16)의 양단에서 마주하도록 1쌍 형성되고, 그 사이의 영역상에 다결정 실리콘 게이트(16)이 배치된다. 또, P형 베이스 영역(13) 내에 다결정 실리콘 게이트(16)이나 선택적으로 형성한, 예를 들어 레지스트나 열산화막 등의 절연막을 마스크로 해서 비소, 인 등의 N형 불순물을, 예를 들면 이온 주입에 의해 도프하고, 확산해서 상기 제1 주요면에 노출하는 N형 소스 영역(14)를 형성한다. N형 소스 영역(14)는 다결정 실리콘 게이트(16)의 양단에서 마주하도록 상기 베이스 영역 내에 1쌍 형성되고, 그 사이의 영역 상에 다결정 실리콘 게이트(16)이 배치된다. 다음에, 반도체 기판(1)의 제1주요면(3)의 전체면 및 제2 주요면(4) 상에 형성된 반도체 층(2)의 노출면의 전체면에, 예를 들면 실리콘 산화막 등으로 이루어지는 절연막(22 및 23)을 형성한다. 그 후, 반도체 층(2)의 P형 애노드 영역(11) 측의 절연막(23)을 제거하고, 붕소 등의 P형 불순물을 1×1018∼1020cm-3정도로 도핑한 다결정 실리콘으로 이루어지는 P+애노드 영역(21)을 저농도의 P-애노드 영역(11)상에 기상 성장법 등에 의해 형성한다. 다음에, 반대측의 상기 제1 주요면의 절연막(22)를 선택적으로 제거해서 P형 베이스 영역(13), N형 소스 영역(14), 다결정 실리콘 게이트 (16)을 부분적에 노출한다. 그리고, Al 등의 금속을 전체면에 형성한 후에 패터닝해서 게이트 전극(18) 및 소스 전극(17)을 형성한다.
또, 애노드 영역측에는 Au 등의 금속막을 형성하고, 이것을 애노드 전극(19)로 한다. 이후, 소정의 크기로 분리 절단되어 칩이 완성된다. 이 칩에는 상술한 소자가 복수개 형성되어 있는데, 동일 형상의 소자가 반복하여 형성되어 있다. 제1도에는 4개의 소자가 형성되어 있다. 다수의 소자를 동시에 형성하는 데는, 제4도에 도시하는 바와 같이, N-드레인 영역(12)에 복수의 P형 베이스 영역(13)을 형성한다.
다음에, 각 P형 베이스 영역(13)에는 각각 1쌍의 N+소스 영역(14)가 형성된다. 그리고, 인접하는 2개의 베이스 영역(13) 사이의 영역상에 다결정 실리콘 게이트(16)을 형성한다. 다결정 실리콘 게이트(16)은 이 영역은 물론 상기 인접하는 2개의 베이스 영역(13)의 서로 마주보는 단부나 이 2개의 베이스 영역의 각각에 형성된 소스 영역(14)의 서로 마주보는 단부를 피복하고 있다. 다결정 실리콘 게이트(16)은 모든 인접하는 베이스 영역(13) 사이의 상부에 형성되지만, 각 다결정 실리콘 게이트(16)은 다른 영역으로 연장하여 있고, 거기서 하나로 결합해 있다.
이상과 같이, 종래에는 드레인 영역을 기상 성장으로 형성하고 있으므로, 현재의 기상 성장법으로는 양산이 불가능할 정도로 불순물 농도가 낮고, 또 두꺼운 드레인 영역을 갖는 고내압 IGBT를 형성할 수 없었다. 본 발명에서는 본 실시예에서 설명한 바와 같이, 드레인 영역을 실리콘 단결정에서 잘라낸 반도체 기판에서 형성하므로, 불순물 농도나 각 영역의 두께를 자유로 설계할 수 있어서 1700V에 달하는 고내압이 얻어진다. 또, 웨이퍼 비용도 기상 성장법에서는 성장시킨 두께에 비례해서 상승하지만, 본 발명에서는 그다지 두껍게 할 필요가 없는 애노드 영역에 기상 성장법을 적용하기 때문에, 예를 들면 드레인 영역에 100μm 정도의 두께가 필요한 1200V 계에서는 종래에 비해 1/2 이하의 비용으로 실현할 수 있다.
다음에, 제5도 및 제6도를 참조하여 제2 실시예를 설명한다.
제5도는 제2 실시예의 제조 공정 단면도이고, 제6도는 그 완성된 단면도이다.
웨이퍼는 N-실리콘 반도체 기판(1)로 이루어지는 N-드레인 영역(12)와 기상 성장법으로 형성한 반도체층(2)로 이루어지는 P-애노드 영역(11)로 구성되어 있다. P-애노드 영역(11)은 복수의 섬모양으로 형성되어 있다. P-애노드 영역(11)은 두께가 약 10μm 이하이다. N-드레인 영역(12) 내에는 상기 반도체 기판(1)의 제1 주요면에 인접해서 1쌍의 P형 베이스 영역(13)이 형성되고, 또 P형 베이스 영역(13) 내에는 역시 상기 제1 주요면에 인접해서 N+소스 영역(14)가 형성되어 있다. 제1 주요면상에는 얇은 게이트 산화막(15)를 통해 다결정 실리콘 게이트(16)이 설치되어 있다. 다결정 실리콘 게이트(16)은 1쌍의 N형 소스 영역(14)와 P형 베이스 영역(13)의 사이를 전극(18)이 형성되고, N형 소스 영역(14)와 P형 베이스 영역(13)을 단락하도록 금속 소스 전극(17)이 상기 제1 주요면상에 설치되어 있다. 상기 제1 주요면 상의 게이트 산화막(15)는 절연막(22)에 의해 피복되어 있다. P-애노드 영역(11) 및 N-드레인 영역(12)의 표면에 본 발명의 특징인 P형 불순물 고농도로 도프된 다결정 실리콘의 P+애노드 영역(21)이 형성되어 있다.
상기와 같이, P형 애노드 영역(11)은 섬모양으로 형성되어 있으므로, N-드레인 영역(12)는 부분적으로 P+애노드 영역(21)에 접해 있다. P+애노드 영역(21)상에 알루미늄 등의 금속 애노드 전극(19)가 형성된다. 이와 같이, 섬모양으로 형성된 P-애노드 영역(11)의 불순물 농도는 가능한 한 낮게 해 두고, 그 표면에 고불순물 농도의 다결정 실리콘층으로 이루어지는 P+애노드 영역(21)을 형성함으로써, 금속 애노드 전극(19)와의 접촉을 양호하게 할 수 있다. 이 실시예와 같이 P-애노드 영역(11)이 섬모양으로 형성되어 있는 경우는 불순물량이 적어서 정공의 공급량을 적게 할 수 있고, 이 영역의 형상을 변경함으로써 정공의 공급량을 조정할 수 있다.
다음에, 제2 실시예의 제조 방법을 설명한다.
먼저, N-실리콘 반도체 기판(1)의 제2 주요면(4)에, 예를 들면 실리콘 산화막 등의 절연막(23)을 형성하고, 이것을 마스크 패턴을 이용하여 선택적으로 에칭 제거한다. 선택적으로 에칭된 절연막(23)을 마스크로 해서 붕소를 이온 주입하여 P-애노드 영역(11)를 섬모양으로 형성한다. 섬모양 부분을 열처리하여 이 주입된 이온을 열로 확산해서 두께 약 10μm인 P-애노드 영역(11)을 형성한다. 그 후, 제1 주요면(3)의 N-드레인 영역(12)상의 전체면에 게이트 산화막(15)를 형성하고, 이 게이트 산화막(15)상에 다결정 실리콘 게이트(16)을 형성한다. 이들의 게이트 산화막915), 다결정 실리콘 게이트(16)을 패터닝해서 게이트 산화막(15), 다결정 실리콘 게이트(16)을 형성한다. 그리고, 붕소 등의 P형 불순물을 N-드레인 영역(12)에 확산함으로써 상기 제1 주요면에 노출하는 P형 베이스 영역(13)을 선택적으로 형성한다. P형 베이스 영역(13)은 다결정 실리콘 게이트(16)의 양단에서 마주보도록 1쌍 형성되고, 그 사이의 영역상에 다결정 실리콘 게이트(16)이 배치된다. 또, P형 베이스 영역(13)내에 비소, 인 등의 N형 불순물을 N-드레인 영역(12)에 확산해서 상기 제1 주요면에 노출하는 N형 소스 영역(14)를 형성한다.
N형 소스 영역(14)는 다결정 실리콘 게이트(16)의 양단에서 마주보도록 상기 P형 베이스 영역내에 1쌍 형성되고, 그 사이의 영역 상에 다결정 실리콘 게이트(16)이 배치된다. 다음에, 반도체 기판(1)의 제1 주요면의 전체면에 절연막(22)를 형성한다. 그후, 애노드 영역측의 절연막(23)을 제거하고, 붕소 등의 P형 불순물을 1×1018∼1020cm-3정도로 도핑한 다결정 실리콘으로 이루어지는 P+애노드 영역(21)을 기상 성장법 등으로 형성한다. 다음에, 반대측의 상기 제1 주요면의 절연막(22)를 선택적으로 제거해서, P형 베이스 영역(13), N형 소스 영역(14), 다결정 실리콘 게이트(16)을 부분적에 노출한다. 그리고, Al 등의 금속을 전체면에 형성한 후 패터닝해서, 게이트 전극(18) 및 소스 전극(17)을 형성한다. 또, 애노드 영역측에는 Au 등의 애노드 전극(19)를 형성한다. 이후, 소정의 크기로 분리 절단되어 칩이 완성된다.
다음에, 제7도를 참조하여 제3 실시예를 설명한다. 이 실시예는 IGBT의 제조방법에 특징이 있다. 먼저, N-실리콘 반도체 기판(1)의 제2 주요면으로부터 그 내부로, 예를 들면 붕소를 이온 주입하고, 약 1100℃에서 10시간 정도 열확산 처리해서 상기 제2 주요면으로부터의 깊이가 약 10μm이고, 불순물 농도가 1×1016cm-3정도인 P-애노드 영역(11)을 형성한다. 다른 영역은 N-드레인 영역(12)로서 이용된다. 제2 주요면상에 다시 약 1μm의 고농도로 불순물을 도프한 다결정 실리콘막을 퇴적하고, 이것을 P+애노드 영역(21)로 한다. N-드레인 영역(12)에는 반도체 기판(1)의 제1 주요면에 인접해서 P형 베이스 영역(13) 및 N+소스 영역(14)가 형성되고, 제1 주요면 상에는 게이트 산화막(15)를 끼고 다결정 실리콘 게이트(16)이 형성되어 있다. 이 실시예에서는 기상 성장을 이용하지 않으므로, 1200V 이상의 고내압 IGBT를 용이하고 안정적으로 제조할 수 있다. 상기 P+애노드 영역(21) 상에는, 예를 들면 Au 등으로 이루어지는 애노드 전극(19)를 형성한다.
다음에, 제8도를 참조하여 제4 실시예를 설명한다. 제8도는 반도체 기판의 단면도이다. 이 실시예에서는 N-실리콘 반도체 기판(24)와 P-실리콘 반도체 기판(25)를 붙여서 형성하는 것이 특징이다. N-실리콘 반도체 기판(24)와 P-실리콘 반도체 기판(25)의 마주보는 어느 한쪽면 또는 양쪽면을 경면 연마해서 경면을 형성하다. 양쪽 반도체 기판의 경면끼리 중합하여, 약 1100℃에서 약 1시간 열처리하여 이들을 접합한다. 이 접합으로 이들의 결정 격자는 거의 일치한다. N-반도체 기판(24)를 약 200-250 μm로 될 때까지 경면 연마해서 N-드레인 영역(12)를 형성하고, 이어서 P-반도체 기판(25)를 경면 연마해서 두께 10μm 정도의 P-애노드 영역(11)을 형성한다. IGBT로서의 다른 구성 요소는 상기 실시예와 동일하다. 기상 성장법을 이용하지 않으므로, 제조 공정이 간단하고, 각 영역의 불순물 농도 조정이 용이하다.
다음에, 제9도를 참조하여 제5 실시예를 설명한다. 제9도는 N-드레인 영역(12)와 P-애노드 영역(11) 사이에 N+버퍼층(20)이 형성되어 있는 IGBT를 부분적으로 도시하는 단면도이다. N-드레인 영역(12)는 N-실리콘 반도체 기판(1)에 형성되어 있다. 그리고, N+버퍼층(20) 및 P-애노드 영역(11)은 기상 성장법에 의해 차례로 N-드레인 영역(12) 상에 형성된다. N+버퍼층(20)은 애노드 영역에서의 정공의 유입을 억제함과 동시에 N-드레인 영역(12)의 표면에서 확장하는 공핍층을 억제할 수 있으므로, N-드레인 영역(12)를 얇게할 수 있어서 턴 오프 시간이 개선되다. 또, P-애노드 영역(11)의 불순물 농도를 다소 높여도 소자의 특성에는 특별한 변화가 발견되지 않아서, 제조시에도 유리하다. N+버퍼층(20)은 이 실시예에서는 기상 성장법을 이용했지만, 다른 방법으로도 형성할 수 있다. 예를 들면, N-실리콘 반도체 기판(1)의 P형 베이스 영역(13)이나 N+소스 영역(14)가 형성되어 있지 않은 쪽의 주요면에 불순물을 이온 주입하고, 그후 열처리해서 N+버퍼층(20)을 형성한다.
다음에, 제10도를 참조하여 본 발명에 있어서의 P-애노드 영역(11)의 불순물 농도의 영향에 대해 설명한다. 제10도는 제1도에 도시하는 IGBT 소자의 P-애노드 영역(11)의 불순물 농도를 변화시킨 때의 온 전압과 턴 오프 타임의 관계를 도시하는 특성도이다. 세로축에 게이트 전압이 15V인 경우의 온 전압(V)을 취하고, 가로축에 턴 오프 타임(μs)을 취한다. 도시된 바와 같이, P-애노드 영역(11)의 불순물 농도를 5×1015∼5×1018cm-3범위에서 변화시킨다. 이 불순물 농도가 내려가면 턴 오프 타임이 빨라지지만, 온 전압은 높아진다. 역으로 불순물 농도가 상승하면 온 전압은 내려가지만, 턴오프 타임은 길어져버린다. 통상의 인버터의 사용 주파수는 수 K∼수십 KHz이고, 소자의 발열을 억제하기 위해 턴 오프 타임은 1μs이하가 요구되다. 온 전압도 4V 이하가 바람직하다. 따라서, P-애노드 영역(11)의 불순물 농도는 1×1016∼1×1017cm-3정도가 적당하다. 이 범위에서 불순물 농도를 적절히 변경함으로써 온 전압과 턴 오프 타임을 제어할 수 있다.
다음에, 제11도를 참조하여 본 발명에 있어서의 P+애노드 영역(21)의 영향에 대해 설명한다. 제11도는 제1도 및 제6도에 도시한 IGBT 소자의 P+애노드 영역(21)과 P-애노드 영역(11)의 면적비를 변화시킨 때의 온 전압과 턴 오프 타임과의 관계를 도시하는 특성도이다. 여기에서, P+애노드 영역(21)은 전혀 형성되지 않던가 또는 칩 전체면에 형성되어 있다. 세로축에 게이트 전압이 15V인 경우의 온 전압(V)을 취하고, 가로축에 턴오프 타임(μs)을 취한다. 제11도에서, 본 발명의 특성 곡선중의 A점은 P+애노드 영역(21)이 없고 P-애노드 영역(11)이 N-드레인 영역 전체면에 형성되어 있는 경우, 즉 P+애노드 영역/P-애노드 영역의 면적비가 0/1인 경우, B점은 P+애노드 영역(21)과 P-애노드 영역(11)과의 면적비가 대등한 경우(1/1), 즉 양쪽 애노드 영역(11 및 21)이 N-드레인 영역(12) 전체면에 적층해 있는 경우, 그리고 C점은 P-애노드 영역(11)이 없는 경우, 즉 P+애노드 영역(21)/P-애노드 영역(11)의 면적비가 1/0이고, P+애노드 영역(21)이 N-드레인 영역 전체면에 형성되어 있는 경우의 특성을 각각 나타낸다.
이 때의 P-애노드 영역(11)의 불순물 농도는 5×1016cm-3으로 일정하다. P+애노드 영역(21)이 작으면, 온 전압은 높아지고, 특성의 오차도 커진다. 역으로 P+애노드 영역만으로 되면, 온 전압은 낮아지지만 턴 오프 타임은 길어져서, 고주파 대응이 불가능해지는 0.4μs 정도로 된다. 따라서, 온 전압이 낮고, 턴 오프 타임을 0.4μs 보다 짧게 하기 위해서는 P+애노드 영역(21)/P-애노드 영역(11)의 면적비를 대략 1/1 보다 작게 하면 된다. 이상, 상기 실시예에서는 N 채널 IGBT에 대해 설명했지만, 본 발명에서는 P 채널 IGBT를 이용할 수도 있다. 웨이퍼의 비용은 기상 성장법에서는 성장시키는 두께에 비례해서 상승하지만, 본 발명에서는 그다지 기상 성장법에 의한 반도체층을 두껍게 할 필요가 없어서 100μm의 두께가 필요한 1200V계에서는 1/2 이하의 비용으로 실현한다. 본 발명에서 이용하는 애노드 전극(19)의 재료는 Ti, Al, Au, Pt, W, Mo 등을 이용한다. Al 등을 전극으로 이용하는 경우는 전극을 열처리해서 안정화할 필요가 있다. 또, 게이트 재료는 다결정 실리콘에 한하지 않고 실리사이드나 폴리사이드라도 좋다.
또, 본원 청구 범위의 각 구성 요건에 병기한 도면 참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정하는 것은 아니다.
본 발명은 저불순물 농도 애노드 영역의 농도를 낮게 하고, 표면에 불순물을 고농도로 도프한 다결정 실리콘의 고불순물 농도 애노드 영역을 형성해서, 금속 애노드 전극과의 양호한 접합을 얻을 수 있다. 또, 저불순물 농도 드레인 영역의 캐리처 라이프 타임이 길더라도 상기 다결정 실리콘에서의 정공 유입은 거의 일어나지 않기 때문에 정공의 주입량은 작게 억제되어 양호한 고속 스위칭 특성이 얻어진다. 또, 저불순물 농도 드레인 영역의 캐리어 라이프 타임이 길고 재결합 중심이 작기 때문에 애노드 영역에서 주입된 정공은 효율이 좋고, 전도도 변조에 기여하기 때문에 온 전압도 낮아지고, 낮은 온 전압 특성과 고속 스위칭 특성을 겸비한 IGBT를 제공할 수 있다. 또, 현상태의 기상 성장법에서는 양산 불가능한 저농도에서 두꺼운 드레인 영역이 필요한 고내압의 IGBT에 대해서는 드레인 영역을 실리콘 단결정에서 잘라낸 웨이퍼로 형성하기 때문에, 농도나 두께를 자유롭게 설계할 수 있고, 또 제조가 용이하여, 그 결과 저렴한 비용으로 IGBT를 형성할 수 있다.
Claims (11)
- 전도도 변조형 반도체 장치에 있어서, 제1 및 제2 주요면을 갖고 있으며 드레인 영역으로서 기능하는 제1 도전형의 반도체 기판, 상기 반도체 기판의 주요면 내에 형성되며 서로 일정 간격 떨어져 있는 복수의 베이스 영역, 상기 복수의 베이스 영역 각가에 형성되며 서로 일정 간격 떨어져 있는 상기 제1 도전형의 복수의 소스 영역, 각각이 연속 베이스 영역들 사이에 배치된 상기 드레인 영역의 일부 상에 형성되어 있는 복수의 게이트 절연막, 각각이 상기 복수의 게이트 절연막 각각에 형성되어 있는 복수의 게이트, 각각이 상기 복수의 베이스 영역 중 하나의 베이스 영역을 그 내부에 형성된 상기 복수의 소스 영역과 단락시키는 복수의 소스 전극, 상기 반도체 기판의 상기 제2 주요면과 접촉하는 상기 제2 도전형의 제1 애노드 영역, 상기 제1 애노드 영역 상에 형성되며 상기 제2 도전형의 다결정 실리콘으로 구성되며, 상기 제1 애노드 영역보다 불순물 농도가 높은 상기 제2 도전형의 제2 애노드 영역, 및 상기 제2 애노드 영역 상에 형성된 애노드 전극을 포함하는 것을 특징으로 하는 전도도 변조형 반도체 장치.
- 제1항에 있어서, 상기 드레인 영역과 상기 애노드 영역 사이에 삽입된 상기 제1 도전형의 버퍼층을 더 포함하는 것을 특징으로 하는 전도도 변조형 반도체 장치.
- 제1항에 있어서, 상기 제1 애노드 영역은 상기 제1 도전형의 상기 반도체 기판에 결합된 상기 제2 도전형의 반도체 기판으로 형성되는 것을 특징으로 하는 전도도 변조형 반도체 장치.
- 제1항에 있어서, 상기 제1 애노드 영역은 상기 반도체 기판의 상기 제2 주요면 내에 실질적으로 형성되며, 상기 제2 애노드 영역은 전체의 제1 애노드 영역과 실질적으로 접촉되는 것을 특징으로 하는 전도도 변조형 반도체 장치.
- 제1항에 있어서, 상기 제1 애노드 영역은 상기 반도체 기판의 상기 제2 주요면의 일부 내에 형성되며, 상기 제2 애노드 영역은 상기 제1 애노드 영역과 상기 드레인 영역을 접촉시키는 것을 특징으로 하는 전도도 변조형 반도체 장치.
- 제5항에 있어서, 상기 제2 애노드 영역이 상기 드레인 영역과 접촉되는 영역에 대한 상기 제2 애노드 영역이 상기 제1 애노드 영역과 접촉되는 영역의 비율을 증가시킴으로써 그 턴 오프 타임이 짧아지고, 상기 비율을 감소시킴으로써 그 턴 온 전압이 감소되는 것을 특징으로 하는 전도도 변조형 반도체 장치.
- 제1항에 있어서, 상기 제1 애노드 영역의 불순물 농도는 1×1016∼1×1018cm-3범위이며, 상기 제2 애노드 영역의 불순물 농도는 1×1018∼1×1020cm-3범위인 것을 특징으로 하는 전도도 변조형 반도체 장치.
- 제7항에 있어서, 상기 제2 애노드 영역의 상기 불순물 농도를 감소시킴으로써 그 턴 오프 타임이 짧아지고, 상기 제2 애노드 영역의 불순물 농도를 증가시킴으로써 턴 온 전압이 감소되는 것을 특징으로 하는 전도도 변조형 반도체 장치.
- 제1항에 있어서, 상기 제2 애노드 영역의 두께는 0.1 내지 1.0μm의 범위인 것을 특징으로 하는 전도도 변조형 반도체 장치.
- 전도도 변조형 반도체 장치의 제조 방법에 있어서, 제1 도전형의 드레인 영역으로 되는 반도체 기판내에, 이 반도체 기판의 제1 주요면에 노출해 있는 제2 도전형의 베이스 영역을 형성하는 공정, 상기 베이스 영역내에 상기 반도체 기판의 제1 주요면에 노출해 있는 제1 도전형의 소스 영역을 형성하는 공정, 상기 반도체 기판의 제1 주요면상에서 상기 소스 영역과 상기 드레인 영역에 걸쳐 상기 베이스 영역상에 게이트 절연막을 형성하는 공정, 상기 소스 영역과 상기 드레인 영역에 걸쳐 상기 베이스 영역상에 상기 게이트 절연막을 통해 게이트를 형성하는 공정, 상기 반도체 기판의 제2 주요면에 기상 성장에 의해 제2 도전형의 주불순물 농도 애노드 영역을 형성하는 공정, 및 상기 저불순물 농도 애노드 영역 상에 다결정 실리콘으로 이루어지는 고불순물 농도 애노드 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 전도도 변조형 반도체 장치의 제조 방법.
- 전도도 변조형 반도체 장치의 제조 방법에 있어서, 제1 도전형의 드레인 영역으로 되는 반도체 기판내에, 이 반도체 기판의 제1 주요면에 노출해 있는 제2 도전형의 베이스 영역을 형성하는 공정, 상기 베이스 영역내에 상기 반도체 기판의 제1 주요면에 노출해 있는 제1 도전형의 소스 영역을 형성하는 공정, 상기 반도체 기판의 제1 주요면상에서 상기 소스 영역과 상기 드레인 영역에 걸쳐 상기 베이스 영역상에 게이트 절연막을 형성하는 공정, 상기 소스 영역과 상기 드레인 영역에 걸쳐 상기 베이스 영역상에 상기 게이트 절연막을 통해 게이트를 형성하는 공정, 상기 반도체 기판의 제2 주요면에 불순물을 확산해서 상기 드레인 영역상에 제2 도전형의 저불순물 농도 애노드 영역을 형성하는 공정, 및 상기 저불순물 농도 애노드 영역상에 다결정 실리콘으로 이루어지는 고불순물 농도 애노드 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 전도도 변조형 반도체 장치의 제조 방법.
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