JPS61222260A - 導電変調型ｍｏｓｆｅｔ - Google Patents
導電変調型ｍｏｓｆｅｔInfo
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- JPS61222260A JPS61222260A JP6442685A JP6442685A JPS61222260A JP S61222260 A JPS61222260 A JP S61222260A JP 6442685 A JP6442685 A JP 6442685A JP 6442685 A JP6442685 A JP 6442685A JP S61222260 A JPS61222260 A JP S61222260A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、導電変調型ＭＯＳＦＥＴＴに関する。
（発明の技術的背景とその問題点）
近年、電力用スイッチング素子として、ＤＳＡ（Ｄｉｆ
ｆｕｓｉｏｎ ５ｅｌｆ Ａｌｉｇｎ）法によりソ
ース及びチャネル領域を形成するパワーＭＯＳＦＥＴＴ
が市場に現われている。しかしこの素子は１０００Ｖ以
上の高耐圧ではオン抵抗が高くなってしまい、大電流を
流すことが難しい。これに代わる有力な素子として、ド
レイン領域にソースとは逆の導電型層を設けることによ
り高抵抗層に導電変調を起こさせてオン抵抗を下げるよ
うにした、いわゆる導電変調型ＭＯＳＦＥＴＴが知られ
ている。
ｆｕｓｉｏｎ ５ｅｌｆ Ａｌｉｇｎ）法によりソ
ース及びチャネル領域を形成するパワーＭＯＳＦＥＴＴ
が市場に現われている。しかしこの素子は１０００Ｖ以
上の高耐圧ではオン抵抗が高くなってしまい、大電流を
流すことが難しい。これに代わる有力な素子として、ド
レイン領域にソースとは逆の導電型層を設けることによ
り高抵抗層に導電変調を起こさせてオン抵抗を下げるよ
うにした、いわゆる導電変調型ＭＯＳＦＥＴＴが知られ
ている。
この様な導電変調型ＭＯＳＦＥＴＴの基本構造を第７図
に示す、１１はドレイン層となるｐ＋型３ｉ基板であり
、この上に低不純物濃度の高抵抗ｎ−型層１２が形成さ
れ、このｎ−型層の表面にＤＳＡ法によりｐ型代−ス層
１３とｎ＋型ソース層１４が形成されている。即ちｐ型
代−ス層１３を拡散形成した拡散窓をそのままｎ”型ソ
ース層１４の拡散窓の一部として用いて二重拡散するこ
とにより、ｐ型代−ス層１３に自己整合的にチャネル領
域１９を残した状態でｎ＋型ソース層１４が形成される
。そしてチャネル領域１９上にはゲート絶縁膜１５を介
してゲート電極１６が形成され、ソース層１４上にはベ
ース層１３に同時にオーミック接触するソース電極１７
が形成される。
に示す、１１はドレイン層となるｐ＋型３ｉ基板であり
、この上に低不純物濃度の高抵抗ｎ−型層１２が形成さ
れ、このｎ−型層の表面にＤＳＡ法によりｐ型代−ス層
１３とｎ＋型ソース層１４が形成されている。即ちｐ型
代−ス層１３を拡散形成した拡散窓をそのままｎ”型ソ
ース層１４の拡散窓の一部として用いて二重拡散するこ
とにより、ｐ型代−ス層１３に自己整合的にチャネル領
域１９を残した状態でｎ＋型ソース層１４が形成される
。そしてチャネル領域１９上にはゲート絶縁膜１５を介
してゲート電極１６が形成され、ソース層１４上にはベ
ース層１３に同時にオーミック接触するソース電極１７
が形成される。
基板１１の裏面にはドレイン電＠１８が形成されている
。
。
この導電変調型ＭＯＳＦＥＴＴでは、ソース層１４から
チャネル領域１９を通ってｎ−型Ｂ１２に注入される電
子電流に対して、ｐ＋型基板１１から正孔注入が起り、
この結果ｎ−型層１２には多量のキャリア蓄積による導
電変調が起こる。
チャネル領域１９を通ってｎ−型Ｂ１２に注入される電
子電流に対して、ｐ＋型基板１１から正孔注入が起り、
この結果ｎ−型層１２には多量のキャリア蓄積による導
電変調が起こる。
ｎ″″型層１２に注入された正孔電流はｐ型代−ス層１
３のソース層１４直下を通り、ソース電極１７へ抜ける
。
３のソース層１４直下を通り、ソース電極１７へ抜ける
。
この構造はサイリスタと似ているが、サイリスタ動作は
しない。ソース電極１７がベース層１３とソース層１４
を短絡してサイリスタ動作を阻止しており、ゲート・ソ
ース間電圧を零とすれば素子はターンオフする。またこ
の構造は従来のパワーＭＯＳＦＥＴＴとも似ているが、
ドレイン領域にパワーＭＯＳＦＥＴＴとは逆の導電型層
を設けてバイポーラ動作を行わせている点で異なる。
しない。ソース電極１７がベース層１３とソース層１４
を短絡してサイリスタ動作を阻止しており、ゲート・ソ
ース間電圧を零とすれば素子はターンオフする。またこ
の構造は従来のパワーＭＯＳＦＥＴＴとも似ているが、
ドレイン領域にパワーＭＯＳＦＥＴＴとは逆の導電型層
を設けてバイポーラ動作を行わせている点で異なる。
この導電変調型ＭＯＳＦＥＴＴでは、高耐圧化した場合
にも、従来のパワーＭＯＳＦＥＴＴに比べて導電変調の
結果として十分低いオン抵抗が得られる。
にも、従来のパワーＭＯＳＦＥＴＴに比べて導電変調の
結果として十分低いオン抵抗が得られる。
しかしながらこの導電変調型ＭＯＳＦＥＴＴにも未だ問
題がある。即ち素子を流れる電流が大きくなると、ソー
ス層１４下の横方向抵抗による電圧降下が大きくなる。
題がある。即ち素子を流れる電流が大きくなると、ソー
ス層１４下の横方向抵抗による電圧降下が大きくなる。
そしてｐ型代−ス層１３とｎ＋型ソース層１４の間が順
方向バイアスされるようになるとサイリスタ動作に入り
、ゲート・ソース間電圧を零にしても素子がオフしない
、いわゆるラッチアップ現象を生じる。
方向バイアスされるようになるとサイリスタ動作に入り
、ゲート・ソース間電圧を零にしても素子がオフしない
、いわゆるラッチアップ現象を生じる。
この問題を解決するために従来は、第８図に示すように
、深いｐ＋型層２０を拡散形成して、ｐ型代−ス層１３
の抵抗を下げることが行われている。しかしこの方法だ
けでは、十分高い電流密度までラッチアップ現象を防ぐ
ことはできない。
、深いｐ＋型層２０を拡散形成して、ｐ型代−ス層１３
の抵抗を下げることが行われている。しかしこの方法だ
けでは、十分高い電流密度までラッチアップ現象を防ぐ
ことはできない。
本発明は上記した点に鑑みなされたもので、効果的に大
電流領域までラッチアップ現象を生じないようにした導
電変調型ＭＯＳＦＥＴＴを提供することを目的とする。
電流領域までラッチアップ現象を生じないようにした導
電変調型ＭＯＳＦＥＴＴを提供することを目的とする。
本発明は、第１導電型ドレイン層の上に第２導電型の高
抵抗層を有し、この高抵抗層にＤＳＡ法により第１導電
型ベース層とその表面に第２導電型ソース層が形成され
る導電変調型ＭＯＳＦＥＴＴにおいて、ドレイン側から
ベース層に注入されるキャリアの内ソース層下を通る成
分を少なくして、ソース層下の横方向抵抗による電圧降
下を小さくし、もって大電流領域までラッチアップを生
じないようにする。このようにソース層下を通る電流成
分を少なくするために本発明では、複数のベース層の内
にソース層を形成しないベース層を設け、このようなベ
ース層上に補助電極を設けて、この補助電極から高抵抗
層内の過剰なキャリアを排出し、ソース層の形成された
ベース層へ流入するキャリアの量を少なくする。ところ
でこの様な構成とすると、ラッチアップする時の電流密
度を増大させることができるが、スイッチング時でない
定常のオン状態の時もソース層のないベース層から電流
が流出し、高抵抗層に蓄積する過剰キャリア量を少なく
してしまい、順方向電圧降下が少し高くなる。これを避
けるためには、キャリアがソース層のないベース素子か
ら補助電極を介してソース電極へ抜ける時にｐｎ接合や
ショットキー障壁を通過するように構成することが有効
である。このようにすれば、定常状態ではこのバリアの
ためキャ°リアの流れが少なくなるので、オン電圧低下
は防止される。過剰キャリアを収集するための上述の補
助電極は、ソース電極ではなくゲート電極に接続しても
よい。
抵抗層を有し、この高抵抗層にＤＳＡ法により第１導電
型ベース層とその表面に第２導電型ソース層が形成され
る導電変調型ＭＯＳＦＥＴＴにおいて、ドレイン側から
ベース層に注入されるキャリアの内ソース層下を通る成
分を少なくして、ソース層下の横方向抵抗による電圧降
下を小さくし、もって大電流領域までラッチアップを生
じないようにする。このようにソース層下を通る電流成
分を少なくするために本発明では、複数のベース層の内
にソース層を形成しないベース層を設け、このようなベ
ース層上に補助電極を設けて、この補助電極から高抵抗
層内の過剰なキャリアを排出し、ソース層の形成された
ベース層へ流入するキャリアの量を少なくする。ところ
でこの様な構成とすると、ラッチアップする時の電流密
度を増大させることができるが、スイッチング時でない
定常のオン状態の時もソース層のないベース層から電流
が流出し、高抵抗層に蓄積する過剰キャリア量を少なく
してしまい、順方向電圧降下が少し高くなる。これを避
けるためには、キャリアがソース層のないベース素子か
ら補助電極を介してソース電極へ抜ける時にｐｎ接合や
ショットキー障壁を通過するように構成することが有効
である。このようにすれば、定常状態ではこのバリアの
ためキャ°リアの流れが少なくなるので、オン電圧低下
は防止される。過剰キャリアを収集するための上述の補
助電極は、ソース電極ではなくゲート電極に接続しても
よい。
本発明によれば、簡単かつ効果的に導電変調型ＭＯＳＦ
ＥＴＴのラッチアップ現象を抑制することができ、大電
流まで動作する導電変調型ＭＯＳＦＥＴＴが得られる。
ＥＴＴのラッチアップ現象を抑制することができ、大電
流まで動作する導電変調型ＭＯＳＦＥＴＴが得られる。
以下本発明の詳細な説明する。
第１図は一実施例の導電変調型ＭＯＳＦＥＴＴの断面図
である。第７図及び第８図と対応する部分にはそれらと
同一符号を付してある。これを製造工程に従って説明す
る。ドレイン層となるｐ＋型３ｉ基板１１を用意し、こ
れにエピタキシャル成長により低不純物濃度で比抵抗５
０Ω・ｍ以上の高抵抗ｎ−型層１２を１００μｍ程度形
成する。
である。第７図及び第８図と対応する部分にはそれらと
同一符号を付してある。これを製造工程に従って説明す
る。ドレイン層となるｐ＋型３ｉ基板１１を用意し、こ
れにエピタキシャル成長により低不純物濃度で比抵抗５
０Ω・ｍ以上の高抵抗ｎ−型層１２を１００μｍ程度形
成する。
次にこのｎ−型層１２の表面を酸化してゲート酸化膜１
５を形成し、その上に５０００人の多結晶３ｉ膜による
ゲート電極１６を形成する。この後ゲート電・極１６を
マスクとしてボロンを４μｍ程度拡散してｐ型ベース層
１３ （１３１，１３２。
５を形成し、その上に５０００人の多結晶３ｉ膜による
ゲート電極１６を形成する。この後ゲート電・極１６を
マスクとしてボロンを４μｍ程度拡散してｐ型ベース層
１３ （１３１，１３２。
・・・）を形成する。次いでゲート電極１６による拡散
窓の中にソース形成用の開口を持つ酸化膜（図示せず）
を形成し、この酸化膜とゲート電極１６をマスクとして
ソース層形成のためのドーズ量５Ｘ １０１’ ／ｃｔ
／ｌのＡＳイオン注入を行ない、熱処理してｎ＋型ソー
ス層１４を形成する。図では二個のベース層１３１，１
３２の内一方１３１にはソース層１４を形成し、他方１
３２にはソース層を形成しない。即ち複数個のベース層
のうち、所定個数のベース層にはソース層を形成し、他
のベース層にはソース層を形成しないようにする。この
後ベース層１３内に高濃度のｐ＋型層２０を形成し、ソ
ース層１４が形成されたベース層１３１にはソース層１
４とベース層１３１の両方にオーミック接触するソース
電極１７１を形成し、ソース層のないベース層１３２に
はこれにオーミック接触する。過剰キャリア排出のため
の補助電極１７２を形成する。補助電極１７２はソース
電極１７１に接続される。基板１１の裏面にはＶ−Ｎｉ
−Ａｕｌａの蒸着によりドレイン電極１８を形成する。
窓の中にソース形成用の開口を持つ酸化膜（図示せず）
を形成し、この酸化膜とゲート電極１６をマスクとして
ソース層形成のためのドーズ量５Ｘ １０１’ ／ｃｔ
／ｌのＡＳイオン注入を行ない、熱処理してｎ＋型ソー
ス層１４を形成する。図では二個のベース層１３１，１
３２の内一方１３１にはソース層１４を形成し、他方１
３２にはソース層を形成しない。即ち複数個のベース層
のうち、所定個数のベース層にはソース層を形成し、他
のベース層にはソース層を形成しないようにする。この
後ベース層１３内に高濃度のｐ＋型層２０を形成し、ソ
ース層１４が形成されたベース層１３１にはソース層１
４とベース層１３１の両方にオーミック接触するソース
電極１７１を形成し、ソース層のないベース層１３２に
はこれにオーミック接触する。過剰キャリア排出のため
の補助電極１７２を形成する。補助電極１７２はソース
電極１７１に接続される。基板１１の裏面にはＶ−Ｎｉ
−Ａｕｌａの蒸着によりドレイン電極１８を形成する。
これにより、チャネル領域１９（１９１゜１９２、・・
・）は、ＭＯＳＦＥＴＴ動作をする実効的チャネル領域
１９１と、ソース層がないためにＭＯＳＦＥＴＴ動作を
しない部分１９２とが規則性をもって配列された状態と
なる。
・）は、ＭＯＳＦＥＴＴ動作をする実効的チャネル領域
１９１と、ソース層がないためにＭＯＳＦＥＴＴ動作を
しない部分１９２とが規則性をもって配列された状態と
なる。
この実施例のＭＯＳＦＥＴでは、素子がオンの時にゲー
ト電極１６下に開口するｎ′″型層１２からｐ型ベース
層１３に注入される正孔電流のうち、チャネル部分１９
２を通るものはソース層１４の下を通らず補助電極１７
２に流れる。従って従来の構造に比べてソース層１４下
で横方向に流れる正孔の量が減り、大電流までラッチア
ップ現象を生じない。
ト電極１６下に開口するｎ′″型層１２からｐ型ベース
層１３に注入される正孔電流のうち、チャネル部分１９
２を通るものはソース層１４の下を通らず補助電極１７
２に流れる。従って従来の構造に比べてソース層１４下
で横方向に流れる正孔の量が減り、大電流までラッチア
ップ現象を生じない。
第２図は別の実施例のＭＯＳＦＥＴの断面図を第１図に
対応させて示す。この実施例では、補助電極１７２とソ
ース電極１７１の間に補助電極１７２側をアノードとす
るダイオード２１を接続している。それ以外は第１図と
同じである。
対応させて示す。この実施例では、補助電極１７２とソ
ース電極１７１の間に補助電極１７２側をアノードとす
るダイオード２１を接続している。それ以外は第１図と
同じである。
このように構成すれば、補助電極１７２の電位がソース
電極１７１のそれより高くなり、この補助電極１７２を
介して流出する電流が抑制される即ち補助電極１７２を
介しての正孔の流出を素子のスイッチング時に限ること
ができ、素子がオンの定常状態での順方向電圧降下を増
大させることなく、ラッチアップ現象を抑制することが
できる第３図は更に別の実施例のＭＯＳＦＥＴの断面図
で必る。この実施例では、ソース層のないベース層１３
２にｐ＋型層を設けず、このベース層１３２と補助電極
１７２の間にショットキー障壁２２を形成している。こ
のショットキー障壁２２は第２図の実施例のダイオード
２１と同じ働きをし、従って第２図の実施例と同様にオ
ン電圧の増大をもたらすことなくラッチアップ現象を抑
制できる、という効果が得られる。
電極１７１のそれより高くなり、この補助電極１７２を
介して流出する電流が抑制される即ち補助電極１７２を
介しての正孔の流出を素子のスイッチング時に限ること
ができ、素子がオンの定常状態での順方向電圧降下を増
大させることなく、ラッチアップ現象を抑制することが
できる第３図は更に別の実施例のＭＯＳＦＥＴの断面図
で必る。この実施例では、ソース層のないベース層１３
２にｐ＋型層を設けず、このベース層１３２と補助電極
１７２の間にショットキー障壁２２を形成している。こ
のショットキー障壁２２は第２図の実施例のダイオード
２１と同じ働きをし、従って第２図の実施例と同様にオ
ン電圧の増大をもたらすことなくラッチアップ現象を抑
制できる、という効果が得られる。
第４図は第２図の実施例を変形した実施例で、補助電極
１７２をダイオード２１を介してゲート電極１６に接続
している。ゲート電極１６の電位は素子のオン状態では
正であるため、ここからの正孔の流出はなく、またダイ
オード２１が逆バイアスされるのでゲート電流も素子内
に流れ込まな。 い。一方、素子のスイッチングオフ
時には、ゲート電極１６の電位は零または負になり、補
助電極１７２からダイオード２１を介して過剰な正孔電
流が排出される。従ってこの実施例によっても先。
の実施例と同様の効果が得られる。
１７２をダイオード２１を介してゲート電極１６に接続
している。ゲート電極１６の電位は素子のオン状態では
正であるため、ここからの正孔の流出はなく、またダイ
オード２１が逆バイアスされるのでゲート電流も素子内
に流れ込まな。 い。一方、素子のスイッチングオフ
時には、ゲート電極１６の電位は零または負になり、補
助電極１７２からダイオード２１を介して過剰な正孔電
流が排出される。従ってこの実施例によっても先。
の実施例と同様の効果が得られる。
第５図は第３図の実施例を変形した実施例である。この
実施例では、ショットキー障壁２２を形成する補助電極
１７２をゲート電極１６に接続している。この実施例に
よっても先の実施例の説明から明らかなように、オン電
圧の増大を伴うことなくラッチアップ現象を抑制するこ
とができる。
実施例では、ショットキー障壁２２を形成する補助電極
１７２をゲート電極１６に接続している。この実施例に
よっても先の実施例の説明から明らかなように、オン電
圧の増大を伴うことなくラッチアップ現象を抑制するこ
とができる。
第６図は第１図の実施例を変形した実施例である。この
実施例では、補助電極１７２とソース電極１７１の間に
スイッチ素子としてＭＯ８ＦＥＴ２３を設けている。こ
のような構成として、ＭＯ５ＦＥＴ２３を、素子がオン
の定常状態ではオフとし、素子がスイッチングオフ時に
のみオンとなるように制御する。これにより先の実施例
と同様、オン電圧の増大を伴うことなく、大電流までラ
ッチアップ現象を生じないようにすることかで・きる。
実施例では、補助電極１７２とソース電極１７１の間に
スイッチ素子としてＭＯ８ＦＥＴ２３を設けている。こ
のような構成として、ＭＯ５ＦＥＴ２３を、素子がオン
の定常状態ではオフとし、素子がスイッチングオフ時に
のみオンとなるように制御する。これにより先の実施例
と同様、オン電圧の増大を伴うことなく、大電流までラ
ッチアップ現象を生じないようにすることかで・きる。
本発明はその他、その趣旨を逸脱しない範囲で種々変形
して実施することができる。
して実施することができる。
第１図は本発明の一実施例の導電変調型ＭＯＳＦＥＴＴ
を示す断面図、第２図は他の実施例の導電変調型ＭＯＳ
ＦＥＴＴを示す断面図、第３図〜第６図は更に他の実施
例の導電変調型ＭＯＳＦＥＴＴを示す断面図、第７図及
び第８図は従来の導電変調型ＭＯ８ＦＥＴを示す断面図
である。 １１・・・ｐ＋型Ｓｉ基板（ドレイン層）、１２・・・
高抵抗ｎ−型層、１３ （１３１，１３２・・・）・・
・ｐ型ベース層、１４・・・ｎ＋型ソース層、１５・・
・ゲート絶縁膜、１６・・・ゲート電極、１７１・・・
ソース電極、１７２・・・補助電極、１８・・・ドレイ
ン電極、１９ （１９１，１９２、・・・）・・・チャ
ネル領域、２０・・・ｐ＋型層、２１・・・ダイオード
、２２・・・ショットキー障壁、２３・・・ＭＯＳＦＥ
Ｔ （スイッチ素子）。 第１図 第３図 Ｓ 第４図 第７図 第８図
を示す断面図、第２図は他の実施例の導電変調型ＭＯＳ
ＦＥＴＴを示す断面図、第３図〜第６図は更に他の実施
例の導電変調型ＭＯＳＦＥＴＴを示す断面図、第７図及
び第８図は従来の導電変調型ＭＯ８ＦＥＴを示す断面図
である。 １１・・・ｐ＋型Ｓｉ基板（ドレイン層）、１２・・・
高抵抗ｎ−型層、１３ （１３１，１３２・・・）・・
・ｐ型ベース層、１４・・・ｎ＋型ソース層、１５・・
・ゲート絶縁膜、１６・・・ゲート電極、１７１・・・
ソース電極、１７２・・・補助電極、１８・・・ドレイ
ン電極、１９ （１９１，１９２、・・・）・・・チャ
ネル領域、２０・・・ｐ＋型層、２１・・・ダイオード
、２２・・・ショットキー障壁、２３・・・ＭＯＳＦＥ
Ｔ （スイッチ素子）。 第１図 第３図 Ｓ 第４図 第７図 第８図
Claims (7)
- （１）第１導電型のドレイン層と、このドレイン層上に
連続してある第２導電型の高抵抗層と、この高抵抗層表
面部に拡散形成された複数個の第１導電型のベース層と
、これら複数個のベース層のうち所定個数のベース層の
表面部にベース層と自己整合的に拡散形成された第２導
電型のソース層と、このソース層と前記高抵抗層に挟ま
れたベース層表面に絶縁膜を介して形成されたゲート電
極と、前記ソース層が形成されたベース層内でソース層
とベース層の両方にオーミック接触するように形成され
たソース電極と、ソース層が形成されていないベース層
表面に形成された、ドレイン層から注入されたキャリア
による過剰電流を収集する補助電極と、前記ドレイン層
にオーミック接触するドレイン電極とを備えたことを特
徴とする導電変調型ＭＯＳＦＥＴ。 - （２）前記補助電極は、ベース層とオーミック接触し、
かつソース電極に接続されている特許請求の範囲第１項
記載の導電変調型ＭＯＳＦＥＴ。 - （３）前記補助電極は、ベース層とオーミック接触し、
かつ素子のオン状態での電流を抑制するダイオードを介
してソース電極と接続されている特許請求の範囲第１項
記載の導電変調型ＭＯＳＦＥＴ。 - （４）前記補助電極は、ベース層との間でショットキー
障壁を形成するものであり、かつソース電極に接続され
ている特許請求の範囲第１項記載の導電変調型ＭＯＳＦ
ＥＴ。 - （５）前記補助電極は、ベース層とオーミック接触し、
かつ素子のオン状態での電流を抑制するダイオードを介
してゲート電極に接続されている特許請求の範囲第１項
記載の導電変調型ＭＯＳＦＥＴ。 - （６）前記補助電極は、ベース層との間でショットキー
障壁を形成するものであり、かつゲート電極と接続され
ている特許請求の範囲第１項記載の導電変調型ＭＯＳＦ
ＥＴ。 - （７）前記補助電極とソース電極の間に、素子をオフに
する時にオンになるように制御されるスイッチを有する
特許請求の範囲第１項記載の導電変調型ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6442685A JPH0620141B2 (ja) | 1985-03-28 | 1985-03-28 | 導電変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6442685A JPH0620141B2 (ja) | 1985-03-28 | 1985-03-28 | 導電変調型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61222260A true JPS61222260A (ja) | 1986-10-02 |
| JPH0620141B2 JPH0620141B2 (ja) | 1994-03-16 |
Family
ID=13257941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6442685A Expired - Lifetime JPH0620141B2 (ja) | 1985-03-28 | 1985-03-28 | 導電変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620141B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145777A (ja) * | 1985-12-13 | 1987-06-29 | シリコニクス インコ−ポレイテツド | 絶縁ゲートトランジスタアレイ |
| JPH01256172A (ja) * | 1988-04-06 | 1989-10-12 | Fuji Electric Co Ltd | 伝導度変調型ｍｏｓｆｅｔの製造方法 |
| US4990978A (en) * | 1987-06-08 | 1991-02-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US5045901A (en) * | 1988-10-03 | 1991-09-03 | Mitsubishi Denki Kabushiki Kaisha | Double diffusion metal-oxide-semiconductor device having shallow source and drain diffused regions |
| US5331192A (en) * | 1989-06-15 | 1994-07-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US5381025A (en) * | 1989-08-17 | 1995-01-10 | Ixys Corporation | Insulated gate thyristor with gate turn on and turn off |
| US5780917A (en) * | 1992-04-03 | 1998-07-14 | Hitachi, Ltd. | Composite controlled semiconductor device and power conversion device using the same |
| JP2002176176A (ja) * | 2000-12-08 | 2002-06-21 | Denso Corp | 半導体装置 |
| US11282948B2 (en) | 2018-08-02 | 2022-03-22 | Mitsubishi Electric Corporation | Wide band gap semiconductor device and power conversion apparatus |
-
1985
- 1985-03-28 JP JP6442685A patent/JPH0620141B2/ja not_active Expired - Lifetime
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| US11282948B2 (en) | 2018-08-02 | 2022-03-22 | Mitsubishi Electric Corporation | Wide band gap semiconductor device and power conversion apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0620141B2 (ja) | 1994-03-16 |
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |