JP3321864B2 - 半導体装置とその製法 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置及びその
製法に関し、特に平坦状の層間絶縁膜の下にフィールド
絶縁膜上の配線層と上面レベルをほぼ等しくするように
ドレイン等の電極層に重ねて追加の導電層を形成するこ
とにより配線層及び電極層にそれぞれ対応する接続孔を
層間絶縁膜に形成する際にエッチ深さを近似させ、過剰
エッチングを防止するようにしたものである。
製法に関し、特に平坦状の層間絶縁膜の下にフィールド
絶縁膜上の配線層と上面レベルをほぼ等しくするように
ドレイン等の電極層に重ねて追加の導電層を形成するこ
とにより配線層及び電極層にそれぞれ対応する接続孔を
層間絶縁膜に形成する際にエッチ深さを近似させ、過剰
エッチングを防止するようにしたものである。
【０００２】
【従来の技術】従来、集積回路に含まれるＭＯＳ型トラ
ンジスタの製法としては、図９，１０に示すものが提案
されている。
ンジスタの製法としては、図９，１０に示すものが提案
されている。
【０００３】図９の工程では、Ｐ型Ｓｉ等の半導体基板
の表面に選択酸化処理等により素子孔を有するフィール
ド絶縁膜１２を形成した後、素子孔内の基板表面を酸化
するなどしてゲート絶縁膜１４を形成する。そして、基
板上面に不純物を含むポリＳｉを堆積してパターニング
することによりゲート電極層１６を形成してから、電極
層１６及び絶縁膜１２をマスクとする不純物イオン注入
処理によりＮ+ 型のソース領域１８及びドレイン領域２
０を形成する。
の表面に選択酸化処理等により素子孔を有するフィール
ド絶縁膜１２を形成した後、素子孔内の基板表面を酸化
するなどしてゲート絶縁膜１４を形成する。そして、基
板上面に不純物を含むポリＳｉを堆積してパターニング
することによりゲート電極層１６を形成してから、電極
層１６及び絶縁膜１２をマスクとする不純物イオン注入
処理によりＮ+ 型のソース領域１８及びドレイン領域２
０を形成する。
【０００４】次に、基板上面に平坦状に層間絶縁膜２２
を形成する。絶縁膜２２は、例えばＣＶＤ（ケミカル・
ベーパー・デポジション）法等による堆積絶縁膜と、回
転塗布法等による塗布絶縁膜とを組合せるなどして形成
することができ、あるいはＣＭＰ（化学・機械研磨）処
理によっても形成可能である。そして、基板上面にレジ
スト層２４を形成した後、このレジスト層２４にホトリ
ソグラフィ処理によりソース，ゲート，ドレイン用の接
続孔に対応した孔２４ｓ，２４ｇ，２４ｄを形成する。
を形成する。絶縁膜２２は、例えばＣＶＤ（ケミカル・
ベーパー・デポジション）法等による堆積絶縁膜と、回
転塗布法等による塗布絶縁膜とを組合せるなどして形成
することができ、あるいはＣＭＰ（化学・機械研磨）処
理によっても形成可能である。そして、基板上面にレジ
スト層２４を形成した後、このレジスト層２４にホトリ
ソグラフィ処理によりソース，ゲート，ドレイン用の接
続孔に対応した孔２４ｓ，２４ｇ，２４ｄを形成する。
【０００５】次に、図１０の工程では、レジスト層２４
をマスクとするドライエッチング処理により層間絶縁膜
２２をエッチングしてソース，ゲート，ドレイン用の接
続孔２２ｓ，２２ｇ，２２ｄを形成する。このとき、接
続孔２２ｓ，２２ｄについては、ゲート絶縁膜１４の対
応部分がエッチ除去され、領域１８，２０の被コンタク
ト部が孔２２ｓ，２２ｄ内にそれぞれ露呈される。この
後、レジスト層２４を除去してから基板上面に配線材を
被着してパターニングすることにより接続孔２２ｓ，２
２ｇ，２２ｄをそれぞれ介して領域１８，電極層１６，
領域２０に接続されるようにソース配線層，ゲート配線
層，ドレイン配線層を形成する。
をマスクとするドライエッチング処理により層間絶縁膜
２２をエッチングしてソース，ゲート，ドレイン用の接
続孔２２ｓ，２２ｇ，２２ｄを形成する。このとき、接
続孔２２ｓ，２２ｄについては、ゲート絶縁膜１４の対
応部分がエッチ除去され、領域１８，２０の被コンタク
ト部が孔２２ｓ，２２ｄ内にそれぞれ露呈される。この
後、レジスト層２４を除去してから基板上面に配線材を
被着してパターニングすることにより接続孔２２ｓ，２
２ｇ，２２ｄをそれぞれ介して領域１８，電極層１６，
領域２０に接続されるようにソース配線層，ゲート配線
層，ドレイン配線層を形成する。
【０００６】
【発明が解決しようとする課題】上記した従来法による
と、層間絶縁膜２２がゲート電極層１６上で薄く且つソ
ース，ドレイン領域１８，２０上で厚いため、図１０の
ドライエッチング工程では、接続孔２２ｇが電極層１６
の上面に達した後接続孔２２ｓ，２２ｄがそれぞれ領域
１８，２０に達するまでの間接続孔２２ｇの内部が過剰
にエッチングされ、接続孔２２ｇのサイズ増大や電極層
１６の厚さ減少を招く不都合があった。このような不都
合は、微細化が進んで孔サイズが減少して接続孔のアス
ペクト比が増大すると、一層顕著になる。
と、層間絶縁膜２２がゲート電極層１６上で薄く且つソ
ース，ドレイン領域１８，２０上で厚いため、図１０の
ドライエッチング工程では、接続孔２２ｇが電極層１６
の上面に達した後接続孔２２ｓ，２２ｄがそれぞれ領域
１８，２０に達するまでの間接続孔２２ｇの内部が過剰
にエッチングされ、接続孔２２ｇのサイズ増大や電極層
１６の厚さ減少を招く不都合があった。このような不都
合は、微細化が進んで孔サイズが減少して接続孔のアス
ペクト比が増大すると、一層顕著になる。
【０００７】この発明の目的は、上記のような過剰エッ
チングを防止することができる新規な半導体装置及びそ
の製法を提供することにある。
チングを防止することができる新規な半導体装置及びそ
の製法を提供することにある。
【０００８】
【課題を解決するための手段】この発明に係る半導体装
置は、 半導体基板と、 この半導体基板の表面に形成さ
れ、素子孔を有するフィールド絶縁膜と、 前記素子孔内
で前記半導体基板の表面を覆って前記フィールド絶縁膜
より薄く形成された絶縁薄膜であって、前記素子孔内で
前記半導体基板の表面の被コンタクト部を露呈する第１
の接続孔が形成されたものと、 前記絶縁薄膜の上に形成
された第１の導電層と、 この第１の導電層に連続して前
記フィールド絶縁膜の上まで延長するように形成された
第２の導電層と、 前記絶縁薄膜の上に前記第１の接続孔
を介して被コンタクト部に接触するように形成された第
３の導電層と、 この第３の導電層の上に前記第２の導電
層と上面レベルをほぼ等しくするように形成された第４
の導電層と、 前記フィールド絶縁膜及び前記前記絶縁薄
膜の上に前記第１乃至第４の導電層を覆ってほぼ平坦状
に形成された層間絶縁膜であって、前記第２及び第４の
導電層にそれぞれ対応した第２及び第３の接続孔が形成
されたものと、 前記層間絶縁膜の上に前記第２の接続孔
を介して前記第２の導電層に接続されるように形成され
た第１の配線層と、 前記層間絶縁膜の上に前記第３の接
続孔を介して前記第４の導電層に接続されるように形成
された第２の配線層とを備えたものである。また、この
発明に係る半導体装置の製法は、半導体基板の表面に、
素子孔を有するフィールド絶縁膜を形成する工程と、前
記素子孔内で前記半導体基板の表面を覆って前記フィー
ルド絶縁膜より薄い絶縁薄膜を形成する工程と、前記素
子孔内で前記半導体基板の表面の被コンタクト部を露呈
する第１の接続孔を前記絶縁薄膜に形成する工程と、前
記絶縁薄膜の上に第１の導電層を形成すると共に該第１
の導電層に連続して前記フィールド絶縁膜の上まで延長
する第２の導電層を形成し、しかも前記絶縁薄膜の上に
前記第１の接続孔を介して前記被コンタクト部に接触す
るように第３の導電層を形成する工程と、前記第３の導
電層の上に前記第２の導電層と上面レベルをほぼ等しく
するように第４の導電層を形成する工程と、前記フィー
ルド絶縁膜及び前記絶縁薄膜の上に前記第１乃至第４の
導電層を覆ってほぼ平坦状に層間絶縁膜を形成する工程
と、選択エッチング処理により前記層間絶縁膜に前記第
２及び第４の導電層にそれぞれ対応した第２及び第３の
接続孔を形成する工程と、 前記層間絶縁膜の上に前記第
２の接続孔を介して前記第２の導電層に接続されるよう
に第１の配線層を形成するとともに前記層間絶縁膜の上
に前記第３の接続孔を介して前記第４の導電層に接続さ
れるよに第２の配線層を形成する工程とを含むものであ
る。
置は、 半導体基板と、 この半導体基板の表面に形成さ
れ、素子孔を有するフィールド絶縁膜と、 前記素子孔内
で前記半導体基板の表面を覆って前記フィールド絶縁膜
より薄く形成された絶縁薄膜であって、前記素子孔内で
前記半導体基板の表面の被コンタクト部を露呈する第１
の接続孔が形成されたものと、 前記絶縁薄膜の上に形成
された第１の導電層と、 この第１の導電層に連続して前
記フィールド絶縁膜の上まで延長するように形成された
第２の導電層と、 前記絶縁薄膜の上に前記第１の接続孔
を介して被コンタクト部に接触するように形成された第
３の導電層と、 この第３の導電層の上に前記第２の導電
層と上面レベルをほぼ等しくするように形成された第４
の導電層と、 前記フィールド絶縁膜及び前記前記絶縁薄
膜の上に前記第１乃至第４の導電層を覆ってほぼ平坦状
に形成された層間絶縁膜であって、前記第２及び第４の
導電層にそれぞれ対応した第２及び第３の接続孔が形成
されたものと、 前記層間絶縁膜の上に前記第２の接続孔
を介して前記第２の導電層に接続されるように形成され
た第１の配線層と、 前記層間絶縁膜の上に前記第３の接
続孔を介して前記第４の導電層に接続されるように形成
された第２の配線層とを備えたものである。また、この
発明に係る半導体装置の製法は、半導体基板の表面に、
素子孔を有するフィールド絶縁膜を形成する工程と、前
記素子孔内で前記半導体基板の表面を覆って前記フィー
ルド絶縁膜より薄い絶縁薄膜を形成する工程と、前記素
子孔内で前記半導体基板の表面の被コンタクト部を露呈
する第１の接続孔を前記絶縁薄膜に形成する工程と、前
記絶縁薄膜の上に第１の導電層を形成すると共に該第１
の導電層に連続して前記フィールド絶縁膜の上まで延長
する第２の導電層を形成し、しかも前記絶縁薄膜の上に
前記第１の接続孔を介して前記被コンタクト部に接触す
るように第３の導電層を形成する工程と、前記第３の導
電層の上に前記第２の導電層と上面レベルをほぼ等しく
するように第４の導電層を形成する工程と、前記フィー
ルド絶縁膜及び前記絶縁薄膜の上に前記第１乃至第４の
導電層を覆ってほぼ平坦状に層間絶縁膜を形成する工程
と、選択エッチング処理により前記層間絶縁膜に前記第
２及び第４の導電層にそれぞれ対応した第２及び第３の
接続孔を形成する工程と、 前記層間絶縁膜の上に前記第
２の接続孔を介して前記第２の導電層に接続されるよう
に第１の配線層を形成するとともに前記層間絶縁膜の上
に前記第３の接続孔を介して前記第４の導電層に接続さ
れるよに第２の配線層を形成する工程とを含むものであ
る。
【０００９】
【作用】この発明に係る半導体装置及びその製法によれ
ば、絶縁薄膜上の第３の導電層の上にフィールド絶縁膜
上の第２の導電層と上面レベル（高さ）をほぼ等しくす
るように第４の導電層を形成しておくので、層間絶縁膜
に第２及び第４の導電層にそれぞれ対応した第２及び第
３の接続孔を形成する際には、これらの接続孔について
エッチ深さを近似させることができる。
ば、絶縁薄膜上の第３の導電層の上にフィールド絶縁膜
上の第２の導電層と上面レベル（高さ）をほぼ等しくす
るように第４の導電層を形成しておくので、層間絶縁膜
に第２及び第４の導電層にそれぞれ対応した第２及び第
３の接続孔を形成する際には、これらの接続孔について
エッチ深さを近似させることができる。
【００１０】
【実施例】図１〜６は、この発明を説明するために集積
回路のＭＯＳ型トランジスタの製法を示すもので、各々
の図に対応する工程（１）〜（６）を順次に説明する。
回路のＭＯＳ型トランジスタの製法を示すもので、各々
の図に対応する工程（１）〜（６）を順次に説明する。
【００１１】（１）図９に関して前述したと同様にして
Ｐ型半導体基板１０の表面にフィールド絶縁膜１２及び
ゲート絶縁膜１４を形成した後、基板上面にレジスト層
１５を形成する。そして、ホトリソグラフィ処理により
レジスト層１５にソース及びドレインのための被コンタ
クト部に対応した孔１５ｓ，１５ｄを設けてから、レジ
スト層１５をマスクとするドライエッチング処理により
絶縁膜１４をエッチングして孔１５ｓ，１５ｄ内にソー
ス及びドレインのための被コンタクト部を露呈させる。
この後、レジスト層１５を除去する。
Ｐ型半導体基板１０の表面にフィールド絶縁膜１２及び
ゲート絶縁膜１４を形成した後、基板上面にレジスト層
１５を形成する。そして、ホトリソグラフィ処理により
レジスト層１５にソース及びドレインのための被コンタ
クト部に対応した孔１５ｓ，１５ｄを設けてから、レジ
スト層１５をマスクとするドライエッチング処理により
絶縁膜１４をエッチングして孔１５ｓ，１５ｄ内にソー
ス及びドレインのための被コンタクト部を露呈させる。
この後、レジスト層１５を除去する。
【００１２】（２）次に、基板上面にリン等のＮ型決定
不純物を含むポリＳｉをＣＶＤ法等により堆積してパタ
ーニングすることによりソース電極層１６ｓ、ゲート電
極層１６ｇ、ドレイン電極層１６ｄを形成する。この場
合、不純物は、パターニングの後で層１６ｓ，１６ｇ，
１６ｄにドープしてもよい。層１６ｇは絶縁膜１４上に
配置され、層１６ｓ，１６ｄは絶縁膜１４に設けた孔を
介してそれぞれソース，ドレインの被コンタクト部に接
触しているが、層１６ｓ，１６ｇ，１６ｄについて上面
のレベルはほぼ等しい。
不純物を含むポリＳｉをＣＶＤ法等により堆積してパタ
ーニングすることによりソース電極層１６ｓ、ゲート電
極層１６ｇ、ドレイン電極層１６ｄを形成する。この場
合、不純物は、パターニングの後で層１６ｓ，１６ｇ，
１６ｄにドープしてもよい。層１６ｇは絶縁膜１４上に
配置され、層１６ｓ，１６ｄは絶縁膜１４に設けた孔を
介してそれぞれソース，ドレインの被コンタクト部に接
触しているが、層１６ｓ，１６ｇ，１６ｄについて上面
のレベルはほぼ等しい。
【００１３】（３）次に、ゲート電極層１６ｇ及び絶縁
膜１２をマスクとして基板表面にリン等のＮ型決定不純
物を選択的にイオン注入した後、注入イオンを活性化す
べく熱処理を行なうことによりＮ+ 型のソース領域１８
及びドレイン領域２０を形成する。このときの熱処理に
より電極層１６ｓ，１６ｄ中のＮ型決定不純物が領域１
８，２０内に拡散するので、電極層１６ｓ，１６ｄはそ
れぞれ領域１８，２０と良好にオーミック接触する。
膜１２をマスクとして基板表面にリン等のＮ型決定不純
物を選択的にイオン注入した後、注入イオンを活性化す
べく熱処理を行なうことによりＮ+ 型のソース領域１８
及びドレイン領域２０を形成する。このときの熱処理に
より電極層１６ｓ，１６ｄ中のＮ型決定不純物が領域１
８，２０内に拡散するので、電極層１６ｓ，１６ｄはそ
れぞれ領域１８，２０と良好にオーミック接触する。
【００１４】（４）次に、図９で前述したと同様にして
基板上面に平坦状に層間絶縁膜２２を形成すると共に絶
縁膜２２の上に孔２４ｓ，２４ｇ，２４ｄを有するレジ
スト層２４を形成する。
基板上面に平坦状に層間絶縁膜２２を形成すると共に絶
縁膜２２の上に孔２４ｓ，２４ｇ，２４ｄを有するレジ
スト層２４を形成する。
【００１５】（５）レジスト層２４をマスクとするドラ
イエッチング処理により層間絶縁膜２２をエッチングし
てソース，ゲート，ドレイン用の接続孔２２ｓ，２２
ｇ，２２ｄを形成する。このとき、電極層１６ｓ，１６
ｇ，１６ｄの上面レベルがほぼ等しいので、エッチ深さ
は接続孔２２ｓ，２２ｇ，２２ｄについてほぼ等しくな
り、接続孔２２ｇでの過剰エッチングは生じない。この
後、レジスト層２４を除去する。
イエッチング処理により層間絶縁膜２２をエッチングし
てソース，ゲート，ドレイン用の接続孔２２ｓ，２２
ｇ，２２ｄを形成する。このとき、電極層１６ｓ，１６
ｇ，１６ｄの上面レベルがほぼ等しいので、エッチ深さ
は接続孔２２ｓ，２２ｇ，２２ｄについてほぼ等しくな
り、接続孔２２ｇでの過剰エッチングは生じない。この
後、レジスト層２４を除去する。
【００１６】（６）基板上面にＡｌ合金等の配線材を被
着してパターニングすることによりソース配線層２６
ｓ、ゲート配線層２６ｇ、ドレイン配線層２６ｄを形成
する。配線層２６ｓ，２６ｇ，２６ｄは、それぞれ接続
孔２２ｓ，２２ｇ，２２ｄを介して電極層１６ｓ，１６
ｇ，１６ｄと接続される。
着してパターニングすることによりソース配線層２６
ｓ、ゲート配線層２６ｇ、ドレイン配線層２６ｄを形成
する。配線層２６ｓ，２６ｇ，２６ｄは、それぞれ接続
孔２２ｓ，２２ｇ，２２ｄを介して電極層１６ｓ，１６
ｇ，１６ｄと接続される。
【００１７】図７，８は、この発明の一実施例を示すも
ので、図１〜６のと同様の部分には同様の符号を付して
詳細な説明を省略する。
ので、図１〜６のと同様の部分には同様の符号を付して
詳細な説明を省略する。
【００１８】図７の工程では、電極層１６ｇ，１６ｄの
パターニングの際に電極層１６ｇに連続したポリＳｉが
絶縁膜１２上に延長して残存するようにエッチングを行
なうことによりポリＳｉからなるゲート配線層１６Ｇを
形成する。そして、図３で述べたと同様にしてソース領
域１８及びドレイン領域２０を形成した後、図４で述べ
たと同様にして基板上面に平坦状に層間絶縁膜２２を形
成する。
パターニングの際に電極層１６ｇに連続したポリＳｉが
絶縁膜１２上に延長して残存するようにエッチングを行
なうことによりポリＳｉからなるゲート配線層１６Ｇを
形成する。そして、図３で述べたと同様にしてソース領
域１８及びドレイン領域２０を形成した後、図４で述べ
たと同様にして基板上面に平坦状に層間絶縁膜２２を形
成する。
【００１９】次に、図８の工程では、図４〜６で述べた
と同様の工程により電極層１６ｄ及び配線層１６Ｇにそ
れぞれ接続されるように絶縁膜２２上にドレイン配線層
２６ｄ及びゲート配線層２６Ｇを形成する。この場合、
絶縁膜２２には、層１６ｄ，１６Ｇに対応した接続孔２
２ｄ，２２Ｇを形成するが、そのときのエッチ深さの差
はドレイン電極層１６ｄを設けたことにより層１６ｄの
厚さの分だけ小さくなる。従って、接続孔２２Ｇでの過
剰エッチングを抑制することができる。
と同様の工程により電極層１６ｄ及び配線層１６Ｇにそ
れぞれ接続されるように絶縁膜２２上にドレイン配線層
２６ｄ及びゲート配線層２６Ｇを形成する。この場合、
絶縁膜２２には、層１６ｄ，１６Ｇに対応した接続孔２
２ｄ，２２Ｇを形成するが、そのときのエッチ深さの差
はドレイン電極層１６ｄを設けたことにより層１６ｄの
厚さの分だけ小さくなる。従って、接続孔２２Ｇでの過
剰エッチングを抑制することができる。
【００２０】このときのエッチ深さの差を一層小さくす
るには、図７の工程において一点鎖線Ｄで示すように層
１６Ｇの上面レベルとほぼ同じ高さになるようにドレイ
ン電極層１６ｄを形成すればよく、例えばポリＳｉ層上
にシリサイド等を堆積すればよい。
るには、図７の工程において一点鎖線Ｄで示すように層
１６Ｇの上面レベルとほぼ同じ高さになるようにドレイ
ン電極層１６ｄを形成すればよく、例えばポリＳｉ層上
にシリサイド等を堆積すればよい。
【００２１】
【発明の効果】以上のように、この発明によれば、ドレ
イン電極等の導電層の上にフィールド絶縁膜上のゲート
配線等の導電層と上面レベルをほぼ等しくするように追
加の導電層を設け、層間絶縁膜にゲート配線等の導電層
と追加の導電層とにそれぞれ対応する接続孔を形成する
際にエッチ深さを近似させるようにしたので、過剰エッ
チングを防止することができる。
イン電極等の導電層の上にフィールド絶縁膜上のゲート
配線等の導電層と上面レベルをほぼ等しくするように追
加の導電層を設け、層間絶縁膜にゲート配線等の導電層
と追加の導電層とにそれぞれ対応する接続孔を形成する
際にエッチ深さを近似させるようにしたので、過剰エッ
チングを防止することができる。
【００２２】従って、接続孔のサイズ増大や接続孔直下
の配線層の厚さ減少等を招くことがなく、高信頼の層間
接続部が得られると共に微細化に対処するのも容易とな
り、配線形成歩留りが向上する効果が得られる。
の配線層の厚さ減少等を招くことがなく、高信頼の層間
接続部が得られると共に微細化に対処するのも容易とな
り、配線形成歩留りが向上する効果が得られる。
【図１】 この発明を説明するためのＭＯＳ型トランジ
スタの製法におけるエッチング工程を示す基板断面図で
ある。
スタの製法におけるエッチング工程を示す基板断面図で
ある。
【図２】 図１の工程に続く電極形成工程を示す基板断
面図である。
面図である。
【図３】 図２の工程に続くソース・ドレイン形成工程
を示す基板断面図である。
を示す基板断面図である。
【図４】 図３の工程に続くレジストパターン形成工程
を示す基板断面図である。
を示す基板断面図である。
【図５】 図４の工程に続くエッチング工程を示す基板
断面図である。
断面図である。
【図６】 図５の工程に続く配線形成工程を示す基板断
面図である。
面図である。
【図７】 この発明の一実施例に係るＭＯＳ型トランジ
スタの製法における電極・絶縁膜形成工程を示す基板断
面図である。
スタの製法における電極・絶縁膜形成工程を示す基板断
面図である。
【図８】 図７の工程に続く配線形成工程を示す基板断
面図である。
面図である。
【図９】 従来のＭＯＳ型トランジスタの製法における
レジストパターン形成工程を示す基板断面図である。
レジストパターン形成工程を示す基板断面図である。
【図１０】 図９の工程に続くエッチング工程を示す基
板断面図である。
板断面図である。
１０：半導体基板、１２，１４，２２：絶縁膜、１５，
２４：レジスト層、１６ｓ，１６ｇ，１６ｄ：電極層、
１６Ｇ，２６Ｇ：ゲート配線層、１８：ソース領域、２
０：ドレイン領域、２６ｓ，２６ｇ，２６ｄ：配線層。
２４：レジスト層、１６ｓ，１６ｇ，１６ｄ：電極層、
１６Ｇ，２６Ｇ：ゲート配線層、１８：ソース領域、２
０：ドレイン領域、２６ｓ，２６ｇ，２６ｄ：配線層。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 - 21/3213 H01L 21/768 H01L 29/78
Claims (2)
- 【請求項１】半導体基板と、 この半導体基板の表面に形成され、素子孔を有するフィ
ールド絶縁膜と、 前記素子孔内で前記半導体基板の表面を覆って前記フィ
ールド絶縁膜より薄く形成された絶縁薄膜であって、前
記素子孔内で前記半導体基板の表面の被コンタクト部を
露呈する第１の接続孔が形成されたものと、 前記絶縁薄膜の上に形成された第１の導電層と、 この第１の導電層に連続して前記フィールド絶縁膜の上
まで延長するように形成された第２の導電層と、 前記絶縁薄膜の上に前記第１の接続孔を介して被コンタ
クト部に接触するように形成された第３の導電層と、 この第３の導電層の上に前記第２の導電層と上面レベル
をほぼ等しくするように形成された第４の導電層と、 前記フィールド絶縁膜及び前記前記絶縁薄膜の上に前記
第１乃至第４の導電層を覆ってほぼ平坦状に形成された
層間絶縁膜であって、前記第２及び第４の導電層にそれ
ぞれ対応した第２及び第３の接続孔が形成されたもの
と、 前記層間絶縁膜の上に前記第２の接続孔を介して前記第
２の導電層に接続されるように形成された第１の配線層
と、 前記層間絶縁膜の上に前記第３の接続孔を介して前記第
４の導電層に接続されるように形成された第２の配線層
とを備えた半導体装置。 - 【請求項２】半導体基板の表面に、素子孔を有するフィ
ールド絶縁膜を形成する工程と、 前記素子孔内で前記半導体基板の表面を覆って前記フィ
ールド絶縁膜より薄い絶縁薄膜を形成する工程と、 前記素子孔内で前記半導体基板の表面の被コンタクト部
を露呈する第１の接続孔を前記絶縁薄膜に形成する工程
と、 前記絶縁薄膜の上に第１の導電層を形成すると共に該第
１の導電層に連続して 前記フィールド絶縁膜の上まで延
長する第２の導電層を形成し、しかも前記絶縁薄膜の上
に前記第１の接続孔を介して前記被コンタクト部に接触
するように第３の導電層を形成する工程と、 前記第３の導電層の上に前記第２の導電層と上面レベル
をほぼ等しくするように第４の導電層を形成する工程
と、 前記フィールド絶縁膜及び前記絶縁薄膜の上に前記第１
乃至第４の導電層を覆ってほぼ平坦状に層間絶縁膜を形
成する工程と、 選択エッチング処理により前記層間絶縁膜に前記第２及
び第４の導電層にそれぞれ対応した第２及び第３の接続
孔を形成する工程と、 前記層間絶縁膜の上に前記第２の接続孔を介して前記第
２の導電層に接続されるように第１の配線層を形成する
とともに前記層間絶縁膜の上に前記第３の接続孔を介し
て前記第４の導電層に接続されるよに第２の配線層を形
成する工程とを含む半導体装置の製法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33667092A JP3321864B2 (ja) | 1992-11-24 | 1992-11-24 | 半導体装置とその製法 |
| US08/157,635 US5457070A (en) | 1992-11-24 | 1993-11-24 | Method of forming a step compensated semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33667092A JP3321864B2 (ja) | 1992-11-24 | 1992-11-24 | 半導体装置とその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163578A JPH06163578A (ja) | 1994-06-10 |
| JP3321864B2 true JP3321864B2 (ja) | 2002-09-09 |
Family
ID=18301587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33667092A Expired - Fee Related JP3321864B2 (ja) | 1992-11-24 | 1992-11-24 | 半導体装置とその製法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5457070A (ja) |
| JP (1) | JP3321864B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5665201A (en) * | 1995-06-06 | 1997-09-09 | Advanced Micro Devices, Inc. | High removal rate chemical-mechanical polishing |
| US5702980A (en) * | 1996-03-15 | 1997-12-30 | Taiwan Semiconductor Manufacturing Company Ltd | Method for forming intermetal dielectric with SOG etchback and CMP |
| US5710078A (en) * | 1996-06-03 | 1998-01-20 | Vanguard International Semiconductor Corporation | Method to improve the contact resistance of bit line metal structures to underlying polycide structures |
| US5846862A (en) * | 1997-05-20 | 1998-12-08 | Advanced Micro Devices | Semiconductor device having a vertical active region and method of manufacture thereof |
| JP3209169B2 (ja) * | 1997-11-28 | 2001-09-17 | 日本電気株式会社 | ゲート電極の形成方法 |
| KR100809335B1 (ko) | 2006-09-28 | 2008-03-05 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
| US20080116521A1 (en) | 2006-11-16 | 2008-05-22 | Samsung Electronics Co., Ltd | CMOS Integrated Circuits that Utilize Insulating Layers with High Stress Characteristics to Improve NMOS and PMOS Transistor Carrier Mobilities and Methods of Forming Same |
| US7534678B2 (en) | 2007-03-27 | 2009-05-19 | Samsung Electronics Co., Ltd. | Methods of forming CMOS integrated circuit devices having stressed NMOS and PMOS channel regions therein and circuits formed thereby |
| US7902082B2 (en) | 2007-09-20 | 2011-03-08 | Samsung Electronics Co., Ltd. | Method of forming field effect transistors using diluted hydrofluoric acid to remove sacrificial nitride spacers |
| US7923365B2 (en) | 2007-10-17 | 2011-04-12 | Samsung Electronics Co., Ltd. | Methods of forming field effect transistors having stress-inducing sidewall insulating spacers thereon |
| US10714361B2 (en) * | 2017-12-21 | 2020-07-14 | Foundation For Research And Business, Seoul National University Of Science And Technology | Method of fabricating a semiconductor package using an insulating polymer layer |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4016587A (en) * | 1974-12-03 | 1977-04-05 | International Business Machines Corporation | Raised source and drain IGFET device and method |
| US4803173A (en) * | 1987-06-29 | 1989-02-07 | North American Philips Corporation, Signetics Division | Method of fabrication of semiconductor device having a planar configuration |
| US4954459A (en) * | 1988-05-12 | 1990-09-04 | Advanced Micro Devices, Inc. | Method of planarization of topologies in integrated circuit structures |
| JPH0744275B2 (ja) * | 1988-10-06 | 1995-05-15 | 日本電気株式会社 | 高耐圧ｍｏｓ型半導体装置の製造方法 |
| US5003062A (en) * | 1990-04-19 | 1991-03-26 | Taiwan Semiconductor Manufacturing Co. | Semiconductor planarization process for submicron devices |
| US5154946A (en) * | 1990-09-27 | 1992-10-13 | Motorola, Inc. | CMOS structure fabrication |
-
1992
- 1992-11-24 JP JP33667092A patent/JP3321864B2/ja not_active Expired - Fee Related
-
1993
- 1993-11-24 US US08/157,635 patent/US5457070A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06163578A (ja) | 1994-06-10 |
| US5457070A (en) | 1995-10-10 |
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