JP3345296B2 - 保護回路および絶縁物上半導体素子用回路 - Google Patents
保護回路および絶縁物上半導体素子用回路Info
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Description
特に保護回路を有する絶縁物上半導体(SOI)素子お
よびかかる素子の形成方法に関するものである。
用いられ、素子内の敏感な内部回路を静電放電(ED
S:electrostatic discharge)から保護するためのもの
である。従来の半導体素子(バルク半導体材料内の半導
体素子)において、ESDに使用されている部品には3
つの一般的なタイプがあり、それらにはpn接合、金属
酸化物半導体電界効果トランジスタ(MOSFET)、
および厚手フィールド酸化物(TFO:thick fieldoxi
de)、パンチスルー素子(punch-through device)が含ま
れる。これら3つのタイプの部品では、各々、部品のブ
レークダウン電圧は、典型的に、部品内のpn接合のブ
レークダウン電圧によって決定される。pn接合の一部
である拡散領域の底面および側縁は典型的に基板自体に
隣接しているので、pn接合の面積は通常適当である。
したがって、静電放電の間の過剰電荷は、比較的広い範
囲にわたって消散する。
に使用される部品は、それ自体で容易にSOI素子には
使用することができない。SOI素子では、拡散領域の
底縁が埋め込み酸化物層(絶縁物)に接触し、フィール
ド酸化物によって両側に固定されるので、pn接合の面
積の多くが失われる。このように、埋め込み酸化物によ
って、pn接合がp−型またはn−領域の下に形成され
るのが妨げられる。したがって、大幅に狭い面積で過剰
電荷を消散しなければならない。埋め込み酸化物層は熱
導体としては不十分なためエネルギが効果的に散逸せ
ず、SOI MOSFETにおける静電放電は、MOS
FETの加熱を増大させることになる。加熱の増大によ
って、素子に損傷が生じ得る点である、電流スレシホル
ドが低下する。この電流スレシホルドが生じる点を、ト
ランジスタの第2ブレークダウン電流値(It2)と呼
ぶ。一旦It2を超過すると、トランジスタ・チャネル内
のシリコンが溶融し、冷却後は低抵抗のフィラメントを
形成するので、素子は永久的に破壊状態となる。フィー
ルド酸化物は典型的にSOI内の埋め込み酸化物と接触
するので、厚手フィールド酸化物素子を埋め込み酸化物
領域上に使用することはできない。使用すると、その結
果として、放電電流が流れることができるパンチスルー
経路がなくなってしまう。
の入出力パッドに到達し得るESD電位から、回路を適
切に保護することができる、SOI素子用保護回路を形
成することが必要とされている。
に用いられているMOSFETのような敏感な回路に悪
影響を与えることなく、入出力パッドにおいて静電事象
の発生を可能とする、絶縁物上半導体素子用保護回路お
よびその形成方法を提供する。この保護回路は、2つの
異なる供給電位に対して、およびチップ上の他の入出力
パッドに対して、入出力パッドを正および負にバイアス
することを可能にする。本体連結MOSFETが保護回
路に用いられており、そのドレイン領域が、MOSFE
Tの閉ループ・ゲート電極の外側に配置されている。
一例をに説明する、これは限定を意図するものではな
い。尚、図面において、同様の参照符号は同様の素子を
示すものとする。
とし、必ずしも同一比率で描かれている訳ではない。例
えば、図の中の素子のあるものは、その寸法を他の素子
に対して誇張し、本発明の実施例の理解を向上させる助
けとしている。
ル回路に用いられるMOSFETのような敏感な回路部
品に悪影響を与えることなく、入出力パッドにおける静
電事象(electrostaticevent)の発生を可能にするもので
ある。また、保護回路は、チップ上の供給レール(suppl
yrail)および他のパッド全てに対して、入出力パッドの
正方向および負方向へのバイアスも可能にする。
に接続されているI/Oパッド12のための、保護回路
の一部を示す回路図である。本明細書において、供給ノ
ード(VDDまたはVSS)に電気的に接続されているMO
SFET群の電流電極はソースであり、これら同一MO
SFET群の他の電流電極はドレインである。回路10
は、更に、本体連結MOSFET(body-tied MOSFET)1
4およびn−チャネルMOSFET16を含む。MOS
FET14,16のドレインはI/Oノードに電気的に
接続され、それらのソースはVSSノードに電気的に接続
されている。VSSノードは、VSS電極(図示せず)から
のVSS電位を受信するように結合されている。MOSF
ET14では、本体連結部を用いて、ノード142の近
くに示すように、トランジスタのチャネル領域をソース
領域に電気的に接続してある。チャネル領域およびドレ
イン領域間の接合部は、図1に示すように、pnダイオ
ードを形成する。MOSFET16のゲートはVSSノー
ドに電気的に接続されている。MOSFET16は「ゲ
ート接地型」MOSFETであり、MOSFETのソー
スおよびドレイン間の寄生二極作用(parasitic bipolar
action)を利用してESD保護を行うことを、当業者は
認めよう。寄生二極作用が開始する電位差(MOSFE
Tのソースおよびドレイン間の)のことを、当業界で
は、BVDSSと呼ぶ。
15,18,19を含み、これらは各々、正端子と負端
子とを有する。ツエナー・ダイオード15の正端子はV
SSノードに電気的に接続され、その負端子はMOSFE
T14のゲートに電気的に接続されている。ツエナー・
ダイオード18の正端子はVSSノードに電気的に接続さ
れ、その負端子はVDD電極(図示せず)からのVDD電位
を受信するように結合されている。ツエナー・ダイオー
ド19については、正端子がI/Oノードに電気的に接
続され、負端子はVDDノードに電気的に接続されてい
る。
ランプ(rail clamp)の具体的なタイプの1つである。レ
ール・クランプの機能は、供給レール間にESD放電経
路を与えることである。ツエナー・ダイオード18の代
わりに、MOSFET、バイポーラ・トランジスタ、T
FO素子、またはコンデンサも、レール・クランプとし
て使用可能である。これら5つのタイプの部品は、それ
らのあらゆる組み合わせでも、レール・クランプとして
使用可能である。
であり、VSS電位は約0.0ボルトである。MOSFE
T14,16は各々、約0.5ボルトのスレシホルド電
圧を有する。MOSFET14のブレークダウン電圧は
約7.0ボルトであり、MOSFET16のブレークダ
ウン電圧は約3.5ボルトである。これら具体的な数値
は本発明の例示であり、限定を意味するものではない。
またはバイアスされたESDの状況の下で、デジタル回
路を保護するために用いられる。主放電経路は、経路1
02,104,106,108,109によって示され
ている。I/Oパッド12の電位がVDDノードの電位よ
りも高い場合、電流は経路102で示されるように流れ
る。ダイオ−ド19は、約0.7ボルトの順カットイン
電位(forward cut-inpotential)を有する。したがっ
て、I/Oパッド12の電位が、VDDノードの電位より
も0.7ボルト高い場合、電流は経路102で示すよう
に流れる。VDDノードが約2.0ボルトの場合、I/O
パッド12が約2.7ボルト以上になると、電流は経路
102で示すように流れる。
の電位がVDDノードの電位よりも大幅に低い場合の電流
の流れを示す。VDDノードの電位がI/Oパッド12の
電位よりも少なくとも5ボルト以上高い場合、電流は経
路104で示すように流れる。VDDノードが約2.0ボ
ルトの場合、I/Oパッド12が約−3.0ボルトにな
ると、電流は経路104で示すように流れる。VDDノー
ドおよびI/Oパッド12間の電位差が、ダイオード1
8(VRBD18)の逆ブレークダウン電圧とMOSF
ET14のドレイン・ダイオードの順カットイン電位と
の和を超過した場合、電流は経路106で示すように流
れる。数値を用いると、この電位差は約5.7ボルトと
なる。VDDノードが約2.0ボルトの場合、I/Oパッ
ドが約−3.7ボルトになると、電流は経路106で示
すように流れる。
およびVDDノード間に電気的に接続されているので、
「バス・ツエナー」と呼ぶ。絶縁物上半導体素子は、図
示したものと同様の他のI/Oパッド12とツエナー・
ダイオード18とを有する。電流は、経路106で示す
ように、「局所」ダイオード18を通過して流れるが、
他のパッドにおける他のダイオード18もこの電流の一
部を搬送することができる。経路106が示す放電経路
は、パッド−VDD間負応力状態のための補助(二次的)
経路を形成する。尚、VRBD18とMOSFET14
のドレイン・ダイオードの順方向カットイン電位との和
がVRBD19より小さい場合、経路106は主経路と
なり得ることを注記しておく。したがって、ダイオード
19は、不純物原子の濃度によって決定される標準的な
pnダイオード(ツエナー・ダイオードではなく)で置
き換え可能であり、こうしても基本的な特性が変わるこ
とはない。標準pnダイオードは、通常、典型的な逆バ
イアス状態の間大量の電流を流すためには使用されな
い。ツエナー・ダイオードが通常用いられるのは、ツエ
ナー・ダイオード間の逆バイアス電位差が10ボルト以
下のときに大量の電流を流す場合である。本実施例で
は、逆バイアス電位差が約5.0ボルトになると、ツエ
ナー・ダイオードは大量の電流を通過させる。異なる逆
バイアス・ブレークダウン電圧を有する、別のツエナー
・ダイオードを使用(tailor)することも可能である。
9は、I/Oパッド12がVSSノードの電位よりも高い
電位および低い電位の場合の電流の流れを示している。
MOSFET14のドレイン・ダイオードは、約0.7
ボルトの順方向カットイン電位を有する。VSSノードの
電位がI/Oパッド12の電位よりも0.7ボルト以上
高い場合、電流は経路108で示すように流れる。VSS
ノードが約0ボルトの場合、I/Oパッド12が約−
0.7ボルト以下になると、電流は経路108で示すよ
うに流れる。I/Oパッド12の電位差からVSSノード
の電位を減算して、MOSFET16のBVDSSを超
過する場合、電流は経路109で示すように流れる。こ
の場合、BVDSSは約3.5ボルトである。VSSノー
ドが約0ボルトの場合、I/Oパッド12が約3.5ボ
ルト以上になると、電流は経路109で示すように流れ
る。
であるので、経路106,108は、先に指定した電位
では存在しない。MOSFET14が本体連結部を有し
ていなければ、MOSFET14のチャネル領域は電気
的にフロート状態となり、この場合経路108は存在し
ない。MOSFET14の本体連結部は、更に、本体連
結部のない同一トランジスタと比較して、MOSFET
14のBVDSSを増大させるという利点がある。これ
は、経路109が、MOSFET14,16を通過する
並列経路ではなく、MOSFET16を通過する主経
路、即ち、I/Oパッド12からMOSFET14を介
してVSSノードまで達する主経路となるように作用す
る。具体的には、MOSFET16は、ESD事象に伴
う高電流を通過させるように最適化されている。MOS
FET16に必要とされる最適化は、通常、MOSFE
T14の良好な電気的性能に必要なものとは反対であ
る。BVDSSが最初にMOSFET16内で発生する
こと、およびMOSFET14はMOSFET16の動
作範囲内ではブレークダウンしないことを保証するのは
有利である。図5に、本体連結周波数のBVDSSに対
する効果を示す。図5については、本明細書の後半でよ
り詳細に説明する。MOSFET14内の本体連結周波
数が高いほど、そのBVDSSの増大も大きくなる。
9を省略することも可能である。本実施例では、I/O
パッド12がVDDノードよりも大幅に低い電位である場
合、電流は、経路106で示すように、VDDノードおよ
びI/Oパッド12間を流れる。I/Oパッド12がV
DDノードよりも大幅に高い電位である場合、電流は、経
路105に示すように、VDDノードおよびI/Oパッド
12間を流れる。前述の値を用いると、I/Oパッド1
2の電位が約6.2ボルト以上の場合、電流は流れる。
6.2ボルトとは、MOSFET16のBVDSS電位
と、ツエナー・ダイオード18の順カットイン電位と、
VDD電位との和である。
は、比較的高い電圧に対して安全に耐えることができる
内部回路を保護することができる。しかしながら、保護
回路10が、比較的低い電圧にしか耐えることができな
い内部回路を保護すべき場合、ツエナー・ダイオード1
9が必要となる。先に用いた数字を参照して、I/Oパ
ッドの電位が約2.7ボルトのとき、電流は経路102
に沿って流れるが、I/Oパッドの電位が少なくとも
6.2ボルトになるまでは、電流は経路105に沿って
流れない。ツエナー・ダイオード19は、技術が進歩し
ゲート酸化物が薄くなるにつれて、実際上必要となるで
あろう。
ることを認めよう。しかし、回路は、負および正バイア
ス状態の下で分析し、保護対象の内部回路が、高電位事
象および低電位事象から適切に保護されていることを保
証しなければならない。
asing)のための電流経路を示す回路図である。図2は図
1と同様の部品を含む。第2I/Oパッドのための同様
の部品は、アポストロフ(’)を付けて示すことにす
る。例えば、I/Oパッド12’は、I/Oパッド12
と同様である。経路102’,104’,108’,1
09’は、図示の回路の主電流経路を示す。経路10
5,106と同様の他の経路も存在するが、簡略化のた
め、図2には示していない。
す。n−チャネルMOSFET21のソースおよびドレ
インは、半導体素子の他の部分に電気的に接続されてい
るが、図3には示されていない。典型的に、MOSFE
T21のゲートのような内部MOSFET群のゲート
は、n−チャネルMOSFET22およびp−チャネル
MOSFET23のドレインに電気的に接続されてい
る。MOSFET22,23のソースは、それぞれ、V
SSノードおよびVDDノードに電気的に接続されている。
MOSFET22,23のゲートは、中間ノードに電気
的に接続されている。
力を有する出力バッファ制御論理回路28も含む。反転
ENABLEおよび反転DATAがNORゲート280
に入力される。NORゲート280の出力は、反転器2
82への入力である。また、反転器282の出力は制御
論理回路28の出力でもあり、MOSFET27のゲー
トに電気的に接続されている。反転ENABLEは、反
転器284への入力でもある。反転器284の出力およ
び反転DATAは、NANDゲート286への入力であ
る。NANDゲート286の出力は、反転器288の入
力である。反転器288の出力は制御論理回路28の出
力でもあり、MOSFET14のゲートに電気的に接続
されている。MOSFET14,27は、SOI素子用
出力バッファの一部である。
パッド12が出力パッドとしてアクティブか否かを判定
し、データをI/Oパッド12まで通過させる。出力バ
ッファは、反転ENABLEが「1」のとき、ディゼー
ブルされる。この場合、I/Oパッド12は入力パッド
である。トランジスタ22,23は、内部MOSFET
に電気的に接続されている入力バッファの一部である。
反転ENABLEが「0」のとき、I/Oパッド12は
出力パッドとなり、反転DATAからのデータは、I/
Oパッド12まで通過することができる。I/Oパッド
12が入力パッドまたは出力パッドとして作用可能であ
ることは明らかである。しかしながら、I/Oパッド1
2は、同時に、素子に対して入力パッドおよび出力パッ
ドとしては作用しない。
FET,ダイオードおよびノードを含む。ツエナー・ダ
イオード24の負端子およびツエナー・ダイオード25
の正端子は、中間ノードに電気的に接続されている。ツ
エナー・ダイオード24の正端子は、VSSノードに電気
的に接続され、ダイオード25の負端子は、VDDノード
に電気的に接続されている。中間ノードは、抵抗26に
よって、I/Oノードに抵抗的に接続されている。p−
チャネルMOSFET27は、I/Oノードに電気的に
接続されたドレインと、VDDノードに電気的に接続され
たソースとを有する。MOSFET27のゲートは、ツ
エナー・ダイオード29の正端子に電気的に接続され、
ツエナー・ダイオード29の負端子は、VDDノードに電
気的に接続されている。
傷の可能性を減らすように作用するものである。例え
ば、かかるMOSFET内のゲート誘電体の厚さが70
オングストローム(Å)であり、ブレークダウン電圧が
7.0ボルトであると仮定する。I/Oパッド12が内
部MOSFETのゲートに直接接続され、I/Oパッド
12の電位が7.0ボルトよりも高い場合、内部MOS
FETのゲート誘電体は永久的に破壊され、素子を事実
上無駄にしてしまう。
29および抵抗26を含む保護回路10の部分は、トラ
ンジスタ21および出力バッファ制御論理回路28のた
めに、二次的な保護を与える。抵抗26は、中間ノード
に到達する電位を低下させる。ツエナー・ダイオード2
4,25は、中間ノードの電位(結果的に、MOSFE
T23,23のゲート誘電体間の電位)が7.0ボルト
より高い絶対値を有することを防止するように設計され
ている。同様に、ツエナー・ダイオード15,29は、
MOSFET14,27のゲート誘電体間の電位が、
7.0ボルトより高い絶対値を有することを防止するよ
うに設計されている。ツエナー・ダイオード24,2
5,29が、ツエナー・ダイオード15,18と同一の
順方向バイアス・カットイン電位および逆方向バイアス
・ブレークダウン電圧を有する場合、中間ノードの電位
は、−0.7ボルトより低く、かつ5.0ボルトより高
くなければならない。
当業者は、特定の供給電位および保護すべき部品に対す
る電位を個別に設計することができよう。例えば、これ
までの説明の多くは、VDDおよびVSS間の電位差が2.
0ボルト、ゲート誘電体ブレークダウン電圧が7.0ボ
ルトの場合を対象としていた。VDDおよびVSS間の電位
差が1.0ボルトで、ゲート誘電体ブレークダウン電圧
が5.0ボルトの場合、保護回路10内の部品は、ゼロ
により近い値を有する電位で動作しなければならない場
合もある。
びVSS電位の範囲にない電位で動作する場合もある。例
えば、パッドはVSS電位および−VPP電位の範囲で動作
する。この場合、−VPP電位は約−2.0ボルトとする
ことができる。図3に示す回路を用いることができる
が、図3に示すVDDノードはVSS電位にあり、図3に示
すVSSノードは−VPP電位にある。また、ブレークダウ
ン電圧、BVDSS等のような、図3に示す部品の電気
的特性も、内部回路を適切に保護するために変更しなけ
ればならない場合もある。より一般的には、図2のボト
ムに近い供給ノードは、図3のトップに近い供給ノード
よりも、低い電位にある。
るトランジスタ14のレイアウトを発見した。図4は、
図1および図3に示した本体連結MOSFET14の平
面図を示す。閉ゲート電極(closed-gateelectrode)34
が、フィールド分離領域30および半導体島(semicondu
ctor island)50の上に位置する。閉ループ・ゲート電
極34の形状は、円形、卵形、楕円形、凸状、または正
方形、長方形、六角形、八角形等を含むいずれかのタイ
プの多角形とすることができる。閉ゲート電極34は漏
れ電流を減少させるために使用される。なぜなら、MO
SFET14はチャネル・フィールド分離縁を有さない
ので、ゲート電極34はチャネル・フィールド分離縁と
交差しないからである。
は内縁341と外縁342とを有する。ソース領域36
および本体連結領域32は内縁341に隣接して位置
し、ドレイン領域38は外縁342に隣接して位置す
る。閉ゲート電極34に近い領域32,36の縁部は、
閉ゲート電極34、または閉ゲート電極34に隣接して
位置する側壁スペーサ(図4には示されていない)に自
己整合するように形成される。
32,36,38を形成するために用いられるドーピン
グ工程に使用するマスクの位置を示すものである。領域
32が形成されているとき、領域32および閉ゲート電
極34の破線内にある部分以外のトランジスタ14を全
てマスクが覆う。閉ゲート電極34は、領域32を形成
するために用いられるドーパントが大量に、閉ゲート電
極34の部分の下に位置するチャネル領域に達するのを
防止する。領域36,38を形成するには、像が逆のマ
スクを用いる。領域32および閉ゲート電極34の破線
の外側にある部分を除いて、トランジスタ14の全てを
露出させる。
領域32、および閉ゲート電極34への接点は各々Xで
示されている。接点を形成する前に、導電性ストリップ
を形成し、領域32,36の各々を互いに電気的に接続
する。典型的に、導電性ストリップは、シリサイド、耐
熱金属窒化物等のような、局所相互接続部に使用される
いずれかの物質を含む。
有効(電気的に測定した)チャネル長、および約200
ミクロンの有効チャネル幅を有する。本明細書で用いる
場合、有効チャネル長とは、ほぼ、ドレイン領域38の
1つとゲート電極34直下にありドレイン領域38に最
も近いソース領域36との間の距離である。有効チャネ
ル幅は、個々のソース領域36に近い個々のチャネル領
域の和にほぼ等しい。ソース領域36および本体連結部
32は、互いに電気的に接続されている。
FETでは、ソース領域とは逆に、ドレイン領域がゲー
ト電極の内縁近くに位置する。ドレイン領域がゲート電
極の内縁に近いと、ドレイン領域およびチャネル領域間
の接合面積が小さくなる(基板上の面積も小さくなる)
ので、ドレイン領域の接合容量が低下する。通常、接合
容量が低下すると、より高速なMOSFETが形成され
る。
域38は、閉ループ・ゲート電極34の外縁342に隣
接する。ドレイン領域を外縁342に隣接して配置する
ことにより、ドレイン領域およびチャネル領域間に重大
な漏れ電流が生じる前に、ドレイン領域38の電位を高
くすることが可能となる。
アウトを示すが、図4に示すものの代わりに、他のタイ
プの本体連結トランジスタを用いることも可能である。
保護回路の設計者は、どのタイプの本体連結トランジス
タを用いるべきかを判断することができよう。
000オングストロームの半導体層内に形成される。本
明細書では、界面の面積は半導体層の長さと厚さとの積
であるので、これはある長さとして表現可能である。ダ
イオードの界面の面積は長さとして表現されている。
域とドレイン領域が一致するときに形成されるドレイン
・ダイオードを含む。順方向バイアスされたドレイン・
ダイオードの破壊的ブレークダウン電流は、個々のソー
ス領域面積の本体連結領域面積に対する比率(連結周波
数)を変更することによって、様々な値を取ることがで
きる。図5では、3つの異なる本体連結比に対する順方
向バイアス電圧(Vf)対順方向電流(If)のプロッ
トを示す。このデータは、全電気的幅が25ミクロン
(即ち、個々のソース領域36の幅の合計)であるMO
SFETに対するものである。ドレイン・ダイオードの
長さは約50ミクロンである。S/B連結比が1:1の
場合、約6ミリアンペア/ミクロンの電流が通過しても
破壊的な故障は発生しない。S/B連結比が2.5:1
の場合、約4.6ミリアンペア/ミクロンが通過しても
(36ミクロンのドレイン・ダイオード)故障は発生せ
ず、S/B連結比が5:1の場合、約3.0ミリアンペ
ア/ミクロンが通過しても(31ミクロンのドレイン・
ダイオード)故障は発生しない。図5において見られる
ように、電流搬送能力は、連結周波数を高めることによ
って向上する。これは、使用可能なドレイン・ダイオー
ド面積が広がることに、部分的に帰せられるが、ダイオ
ードの直列抵抗が減少し、抵抗性加熱が少なくなること
も寄与している。
方向バイアス・ドレイン・ダイオードのブレークダウン
電圧に対してどのような影響を与えるかを示したもので
ある。ブレークダウン電圧とは、Irがゼロよりも大き
くなるときのドレインの電圧(Vr)のことである。S
/B連結比が1:1の場合、ドレイン・ダイオードのブ
レークダウンは、約7.0ボルトの電位で発生する。S
/B連結比が2.5:1の場合Vrは約5.8ボルトで
あり、S/B連結比が5:1の場合Vrは約5.0ボル
トである。
う。VDD電位が低下するにつれて、S/B連結比は大き
くなる。しかしながら、S/B連結比が大きくなり過ぎ
ると、本体連結部の利点は小さくなり過ぎる。なぜな
ら、1つの本体連結部が有する連結すべきチャネル領域
があまりに大きくなり過ぎるからである。10:1より
も大きいS/B連結比は事実上の上限となり得るが、こ
の数値は本発明の限定を意味するものではない。
定した寸法を示す。ツエナー・ダイオード18は長さが
約50ミクロンのpn接合表面領域を有し、ツエナー・
ダイオード19は長さが約400ミクロンのpn接合表
面領域を有する。各ツエナー・ダイオード15,24,
25,29は、長さが約25ミクロンのpn接合表面領
域を有する。MOSFET16は、約0.6ミクロンの
有効チャネル長と、約800ミクロンの有効チャネル幅
とを有し、MOSFET27は、約0.6ミクロンの有
効チャネル長と、約400ミクロンの有効チャネル幅と
を有する。これらの数値は特定のものであるが、当業者
は彼らの回路で最良に動作する電気的測定寸法を決定す
ることができよう。
素子と共に使用して、デジタル回路またはその他の敏感
な部品を、I/Oパッドにおいて発生する静電事象から
保護することを可能にする。この設計によって、保護す
べき内部回路に悪影響を与えることなく、I/Oパッド
が高電圧および低電圧に達することが可能になる。静電
事象の間、電流は、負および正バイアス状態の下でのI
/Oパッド12およびVDD間、負および正バイアス状態
の下でのI/Oパッド12およびVSS間、ならびにあら
ゆる組み合わせの2つのI/Oパッド間を流れることが
できる。この設計は、埋め込み絶縁層を貫通して下に位
置する基板への連結を必要としない。したがって、入力
保護回路を含む真のSOI素子が形成される。本発明の
その他の利点は、プロセス・フローの中に統合可能であ
り、生産性を低下させる(marginal)プロセス工程や困難
なプロセス工程を組み込む必要がないことである。
しながら本発明について説明した。しかしながら、特許
請求の範囲に記載されている本発明の範囲から逸脱する
ことなく、種々の修正や変更が可能であることを当業者
は認めよう。したがって、明細書および図は制限的な意
味ではなく例示的な意味で解釈すべきであり、かかる修
正は全て、本発明の範囲に含まれることを意図する。ま
た、特許請求の範囲において、機能手段(means-plus-fu
nction) の構成要素(群)があれば、これは、本明細書
に記載した構造であって、規定した機能(群)を行うも
のに該当する。また、機能手段の構成要素(群)は、規
定した機能(群)を行う構造的均等物および等価構造に
も該当するものとする。
路の一部を示す回路図。
の一部を示す回路図。
回路図。
護回路に使用されている、本体連結MOSFETの平面
図。
た場合の、順方向バイアス電圧とトランジスタのドレイ
ン・ダイオード電流との関係を示すグラフ。
た場合の、ゲート接地ブレークダウン電圧特性を示すグ
ラフ。
Claims (5)
- 【請求項1】 保護回路であって: a)パッド・ノード; b)第1電位(VSS)を受信するように結合された第1供
給ノード; c)第1電極と、チャネルと、第2電極とを有する第1ト
ランジスタ(14)であり、 前記第1トランジスタ(14)の前記第1電極は、前記
第1供給ノードおよび前記チャネルに電気的に結合され
ており、 前記第1トランジスタ(14)の前記第2電極は、前記
パッド・ノードに電気的に結合されており、かつ前記第
1トランジスタ(14)の前記チャネルおよび第2電極
間の接合部にpnダイオードが形成されている、ところ
の前記第1トランジスタ(14); e)第1電極と、第2電極と、前記第1電極や前記第2電
極に電気的に結合されていないチャネルとを有する第2
トランジスタ(16)であり、 前記第2トランジスタ(16)の前記第1電極は、前記
第1供給ノードに電気的に結合されており、 前記第2トランジスタ(16)の前記第2電極は、前記
パッド・ノードに電気的に結合されており、かつ前記パ
ッド・ノードから前記第1供給ノードに流れる主要な電
流経路として機能する、第2トランジスタ(16); f)前記第1電位(VSS)よりも高い第2電位(VDD)を
受信するように結合された第2供給ノード;ならびにg)
第1端子と第2端子とを有するレール・クランプ(1
8)であって、 前記レール・クランプ(18)の前記第1端子は、前記
第1供給ノードに電気的に結合されており、かつ前記レ
ール・クランプ(18)の前記第2端子は、前記第2供
給ノードに電気的に結合されている、前記レールクラン
プ(18); から構成されることを特徴とする保護回路。 - 【請求項2】 保護回路であって: a)パッド・ノード; b)第1電位(VSS)を受信するように結合されている第
1供給ノード; c)チャネルと、第1電極と、第2電極とを有する第1本
体連結トランジスタ(14)であり、 前記第1本体連結トランジスタ(14)の前記チャネル
および前記第1電極は、互いに電気的に結合され、かつ
前記第1供給ノードに電気的に結合されており、 前記第1本体連結トランジスタ(14)の前記第2電極
は、前記パッド・ノードに電気的に結合されており、か
つ前記第1本体連結トランジスタ(14)の前記チャネ
ルおよび第2電極間の接合部にpnダイオードが形成さ
れている、ところの前記第1本体連結トランジスタ(1
4); d)第1電極と、チャネルと、第2電極とを有する第2ト
ランジスタ(16)であり、 前記第2トランジスタ(16)の前記第1電極は、前記
第1供給ノードに電気的に結合されており、かつ前記第
2トランジスタ(16)の前記第2電極は、前記パッド
・ノードに電気的に結合されている、前記第2トランジ
スタ(16); e)前記第1電位(VSS)よりも高い第2電位(VDD)を
受信するように結合されている第2供給ノード; f)正端子と負端子とを有する第1ツエナー・ダイオード
(18)であって、 前記第1ツエナー・ダイオード(18)の前記正端子
は、前記第1供給ノードに結合されており、かつ前記第
1ツエナー・ダイオード(18)の前記負端子が前記第
2供給ノードに結合されている、前記第1ツエナー・ダ
イオード(18);ならびにg)正端子と負端子とを有す
る第2ツエナー・ダイオード(19)であり、 前記第2ツエナー・ダイオード(19)の前記正端子
は、前記パッド・ノードに結合されており、かつ前記第
2ツエナー・ダイオード(19)の前記負端子が前記第
2供給ノードに結合されている、ところの前記第2ツエ
ナー・ダイオード(19); から構成されることを特徴とする保護回路。 - 【請求項3】 絶縁物上半導体素子であって: パッド(12);ならびに保護回路であって、 a)第1電位(VSS)を受信するように結合されている第
1供給ノード; b)第1電極と、第2電極とを有する第1トランジスタ
(14)であり、 前記第1トランジスタ(14)の前記第1電極は、前記
第1供給ノードに結合されており、かつ前記第1トラン
ジスタ(14)の前記第2電極は、前記パッドに結合さ
れており、 本体連結トランジスタである前記第1トランジスタ(1
4); c)第1電極と、第2電極と、制御電極とを有する第2ト
ランジスタ(16)であり、 前記第2トランジスタ(16)の前記第1電極および前
記制御電極は、前記第1供給ノードに結合されており、 前記第2トランジスタ(16)の前記第2電極は、前記
パッドに結合されており、 前記第1トランジスタ(14)は、前記第2トランジス
タ(16)と並列に電気的に結合されており、かつ前記
パッドから第1供給ノードへの、前記第1トランジスタ
(14)よりも前記第2トランジスタ(16)を介した
主要な電流経路の少なくとも一部である第2トランジス
タ(16); d)前記第1電位(VSS)よりも高い第2電位(VDD)を
受信するように結合されている第2供給ノード;ならび
にe)正端子と負端子とを有する第1ツエナー・ダイオー
ド(18)であり、 前記第1ツエナー・ダイオード(18)の前記正端子
は、前記第1供給ノードに結合されており、かつ前記第
1ツエナー・ダイオード(18)の前記負端子が前記第
2供給ノードに結合されている前記第1ツエナー・ダイ
オード(18); から成る前記保護回路; から構成されることを特徴とする絶縁物上半導体素子。 - 【請求項4】 絶縁物上半導体素子であって: 前記パッド(12);ならびに保護回路であって、 a)第1電位(VSS)を受信するように結合されている第
1供給ノード; b)チャネルと、第1電極と、第2電極とを有する第1本
体連結トランジスタ(14)であり、 前記第1本体連結トランジスタ(14)の前記チャネル
および前記第1電極は、互いに電気的に結合され、かつ
前記第1供給ノードに結合されており、 前記第1本体連結トランジスタ(14)の前記第2電極
は、前記パッドに結合されており; 前記第1本体連結トランジスタ(14)の前記チャネル
および第2電極間の接合部に、pnダイオードが形成さ
れている前記第1本体連結トランジスタ(14); c)第1電極と第2電極とを有する第2トランジスタ(1
6)であり、 前記第2トランジスタ(16)の前記第1電極は、前記
第1供給ノードに結合されており、かつ前記第2トラン
ジスタ(16)の前記第2電極が前記パッド・ノードに
結合されている、ところの前記第2トランジスタ(1
6); d)前記第1電位(VSS)よりも高い第2電位(VDD)を
受信するように結合されている第2供給ノード; e)正端子と負端子とを有する第1ツエナー・ダイオード
(18)であり: 前記第1ツエナー・ダイオード(18)の前記正端子
は、前記第1供給ノードに結合されており;かつ前記第
1ツエナー・ダイオード(18)の前記負端子は、前記
第2供給ノードに結合されている前記第1ツエナー・ダ
イオード(18); f)正端子と負端子とを有する第2ツエナー・ダイオード
(19)であり、 前記第2ツエナー・ダイオード(19)の前記正端子
は、前記パッド・ノードに結合されており、 前記第2ツエナー・ダイオード(19)の前記負端子が
前記第2供給ノードに結合されている前記第2ツエナー
・ダイオード(19); から成る前記保護回路; から構成されることを特徴とする絶縁物上半導体素子。 - 【請求項5】 絶縁物上半導体素子であって: 第1ノードに電気的に結合された第1パッド(12); 第4ノードに電気的に結合された第2パッド(12);
ならびに前記保護回路であって、 a)第1電極と、チャネルと、第2電極とを有する第1ト
ランジスタ(14)であり、 前記第1トランジスタ(14)の前記第1電極は、第2
ノードおよび前記チャネルに電気的に結合されており、 前記第1トランジスタ(14)の前記第2電極は、前記
第1ノードに電気的に結合されており、かつ前記第1ト
ランジスタ(14)の前記チャネルおよび第2電極間の
接合部に、第1pnダイオードが形成されている前記第
1トランジスタ(14); b)第1電極と第2電極とを有する第2トランジスタ(1
6)であり、 前記第2トランジスタ(16)の前記第1電極は、前記
第2ノードに電気的に結合されており、 前記第2トランジスタ(16)の前記第2電極が前記第
1ノードに電気的に結合されている、ところの前記第2
トランジスタ(16); c)第1端子と第2端子とを有する第1レール・クランプ
(18)であり、 前記第1レール・クランプ(18)の前記第1端子は、
前記第2ノードに電気的に結合されており;かつ前記第
1レール・クランプ(18)の前記第2端子は、第3ノ
ードに電気的に結合されている前記レールクランプ(1
8); d)第1電極と、チャネルと、第2電極とを有する第3ト
ランジスタ(14’)であって、 前記第3トランジスタ(14’)の前記第1電極は、前
記第2ノードおよび前記チャネルに電気的に結合されて
おり;かつ前記第3トランジスタ(14’)の前記第2
電極は、前記第2ノードに電気的に結合されており; 前記第1トランジスタ(14)の前記チャネルおよび第
2電極間の接合部に第2pnダイオードが形成されてい
る、ところの第3トランジスタ(14’);および e)第1電極と第2電極とを有する第4トランジスタ(1
6’)であり、 前記第4トランジスタ(16’)の前記第1電極は、前
記第2ノードに電気的に結合されており、 前記第4トランジスタ(16’)の前記第2電極は、前
記第4ノードに電気的に結合されている前記第4トラン
ジスタ(16’); から成る前記保護回路; から成ることを特徴とする絶縁物上半導体素子。
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