JPH08181219A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH08181219A JPH08181219A JP6318401A JP31840194A JPH08181219A JP H08181219 A JPH08181219 A JP H08181219A JP 6318401 A JP6318401 A JP 6318401A JP 31840194 A JP31840194 A JP 31840194A JP H08181219 A JPH08181219 A JP H08181219A
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- semiconductor integrated
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Abstract
(57)【要約】
【目的】 保護回路素子を有する半導体集積回路装置に
おいて、チップ面積の縮小化を図る。 【構成】 半導体集積回路素子をなすＰチャネルＭＯＳ
ＦＥＴ１４ａとＮチャネルＭＯＳＦＥＴ１４ｂをＳＯＩ
構造にて構成し、その保護回路を構成する保護回路素子
としてのＮチャネルＭＯＳＦＥＴ１３を半導体基板１に
形成するとともに、そのドレイン領域１３ａを、半導体
集積回路素子の入力パッド１１下部に形成するようにし
た。
おいて、チップ面積の縮小化を図る。 【構成】 半導体集積回路素子をなすＰチャネルＭＯＳ
ＦＥＴ１４ａとＮチャネルＭＯＳＦＥＴ１４ｂをＳＯＩ
構造にて構成し、その保護回路を構成する保護回路素子
としてのＮチャネルＭＯＳＦＥＴ１３を半導体基板１に
形成するとともに、そのドレイン領域１３ａを、半導体
集積回路素子の入力パッド１１下部に形成するようにし
た。
Description
【０００１】
【産業上の利用分野】本発明は、静電気等の過大電流に
対する保護機能を備えた半導体集積回路装置に関するも
のである。
対する保護機能を備えた半導体集積回路装置に関するも
のである。
【０００２】
【従来の技術】半導体集積回路装置において、外部から
の静電気等の過大電流で内部素子が破壊するのを防止す
るため、内部回路と外部接続端子（入力パッド）の間に
は耐静電破壊素子で構成される保護回路が配置され、耐
静電破壊素子内に形成されたＰＮ接合のダイオード特性
を用いて過大電流が内部素子に印加されないようにして
いる。
の静電気等の過大電流で内部素子が破壊するのを防止す
るため、内部回路と外部接続端子（入力パッド）の間に
は耐静電破壊素子で構成される保護回路が配置され、耐
静電破壊素子内に形成されたＰＮ接合のダイオード特性
を用いて過大電流が内部素子に印加されないようにして
いる。
【０００３】この保護回路を備えた半導体集積回路装置
の入力回路部の構成の一例を図３に示す。図３におい
て、半導体集積回路装置における内部回路には、半導体
集積回路素子としてのＮチャネルＭＯＳＦＥＴ（以下、
ＮＭＯＳという）１４ｂとＰチャネルＭＯＳＦＥＴ（以
下、ＰＭＯＳという）１４ａとで構成されるインバータ
が用いられている。ＰＭＯＳ１４ａのソース電極には電
源端子１５が接続され、ＮＭＯＳ１４ｂのソース電極に
は接地端子１６が接続されている。
の入力回路部の構成の一例を図３に示す。図３におい
て、半導体集積回路装置における内部回路には、半導体
集積回路素子としてのＮチャネルＭＯＳＦＥＴ（以下、
ＮＭＯＳという）１４ｂとＰチャネルＭＯＳＦＥＴ（以
下、ＰＭＯＳという）１４ａとで構成されるインバータ
が用いられている。ＰＭＯＳ１４ａのソース電極には電
源端子１５が接続され、ＮＭＯＳ１４ｂのソース電極に
は接地端子１６が接続されている。
【０００４】インバータの入力端子と外部接続端子であ
る入力パッド１１との間には、保護回路素子としての保
護ＮＭＯＳ１３と保護抵抗１２とから構成される保護回
路が設けられている。すなわち、入力パッド１１とイン
バータの入力端子とを結ぶ接続線の途中に保護抵抗１２
が配置され、接続線と接地端子１６との間に保護ＮＭＯ
Ｓ１３が配置され、さらに保護ＮＭＯＳ１３のゲ−ト端
子は接地端子１６に接続されている。
る入力パッド１１との間には、保護回路素子としての保
護ＮＭＯＳ１３と保護抵抗１２とから構成される保護回
路が設けられている。すなわち、入力パッド１１とイン
バータの入力端子とを結ぶ接続線の途中に保護抵抗１２
が配置され、接続線と接地端子１６との間に保護ＮＭＯ
Ｓ１３が配置され、さらに保護ＮＭＯＳ１３のゲ−ト端
子は接地端子１６に接続されている。
【０００５】上記の構成により、入力パッド１１に負極
性の過電圧が印加された場合には、保護ＮＭＯＳ１３が
オン状態となって電流が流れ、過電圧を放散させて内部
回路を保護する。一方、正極性の過電圧が印加された場
合には保護ＮＭＯＳ１３内のＰＮ接合のアバランシェブ
レークダウンによって電流が流れ、過電圧を放散させて
内部回路を保護する。
性の過電圧が印加された場合には、保護ＮＭＯＳ１３が
オン状態となって電流が流れ、過電圧を放散させて内部
回路を保護する。一方、正極性の過電圧が印加された場
合には保護ＮＭＯＳ１３内のＰＮ接合のアバランシェブ
レークダウンによって電流が流れ、過電圧を放散させて
内部回路を保護する。
【０００６】このような保護回路を用いた半導体集積回
路装置として、特開平４ー３４５０６４号公報に示すも
のがある。このものはＳＯＩ（Silicon On Insulator）
構造基板に半導体集積回路素子が形成されたものであ
り、その構成を図９に示す。図９において、半導体（Ｓ
ｉ）基板１上に埋め込みシリコン酸化膜（絶縁体層）２
ａが形成され、その上に周囲がフィールド酸化膜３ａ、
３ｂにて絶縁分離された単結晶の半導体層（以下、ＳＯ
Ｉ層という）４ａ、４ｂが形成されている。そして、こ
れらのＳＯＩ層４ａ、４ｂに、ソース、ドレイン領域が
形成されるとともに、ゲート絶縁膜、多結晶Ｓｉゲート
電極６ａ、６ｂが形成されて、ＮＭＯＳ１４ｂおよびＰ
ＭＯＳ１４ａが構成される。
路装置として、特開平４ー３４５０６４号公報に示すも
のがある。このものはＳＯＩ（Silicon On Insulator）
構造基板に半導体集積回路素子が形成されたものであ
り、その構成を図９に示す。図９において、半導体（Ｓ
ｉ）基板１上に埋め込みシリコン酸化膜（絶縁体層）２
ａが形成され、その上に周囲がフィールド酸化膜３ａ、
３ｂにて絶縁分離された単結晶の半導体層（以下、ＳＯ
Ｉ層という）４ａ、４ｂが形成されている。そして、こ
れらのＳＯＩ層４ａ、４ｂに、ソース、ドレイン領域が
形成されるとともに、ゲート絶縁膜、多結晶Ｓｉゲート
電極６ａ、６ｂが形成されて、ＮＭＯＳ１４ｂおよびＰ
ＭＯＳ１４ａが構成される。
【０００７】また、半導体基板１の他の領域には、保護
ＮＭＯＳ１３が形成されている。この保護ＮＭＯＳ１３
は、ソース領域１３ｂ、ドレイン領域１３ａを有すると
ともに、上記絶縁体層２ａと同一工程で形成された絶縁
体層２ｂをゲート絶縁膜とし、上記単結晶のＳＯＩ層４
ａ、４ｂと同一工程で形成された半導体層４ｃをゲート
電極として構成されたものである。
ＮＭＯＳ１３が形成されている。この保護ＮＭＯＳ１３
は、ソース領域１３ｂ、ドレイン領域１３ａを有すると
ともに、上記絶縁体層２ａと同一工程で形成された絶縁
体層２ｂをゲート絶縁膜とし、上記単結晶のＳＯＩ層４
ａ、４ｂと同一工程で形成された半導体層４ｃをゲート
電極として構成されたものである。
【０００８】さらに、層間絶縁膜７およびＡｌ電極８が
形成されて、図３に示す回路を構成している。
形成されて、図３に示す回路を構成している。
【０００９】
【発明が解決しようとする課題】上記のような構成の場
合、保護回路素子である保護ＮＭＯＳ１３は、図１０に
示すように、入力パッド１１や内部回路とは異なる領域
に形成されている。従って、保護ＮＭＯＳ１３の占有分
だけチップ面積が大きくなってしまう。本発明は上記問
題に鑑みたもので、保護回路素子を有する半導体集積回
路装置において、チップ面積の縮小化を図ることを目的
とする。
合、保護回路素子である保護ＮＭＯＳ１３は、図１０に
示すように、入力パッド１１や内部回路とは異なる領域
に形成されている。従って、保護ＮＭＯＳ１３の占有分
だけチップ面積が大きくなってしまう。本発明は上記問
題に鑑みたもので、保護回路素子を有する半導体集積回
路装置において、チップ面積の縮小化を図ることを目的
とする。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明においては、半導体基板
（１）上に形成された半導体集積回路素子（１４ａ、１
４ｂ）と、前記半導体基板上の前記半導体集積回路素子
と異なる領域に形成され、前記半導体集積回路素子と電
気接続される入力パッド（１１）と、前記半導体集積回
路素子と前記入力パッドとの間で電気的に接続され、前
記半導体集積回路素子を保護する保護回路素子（１３、
１７）とを備えた半導体集積回路装置において、前記保
護回路素子は、前記入力パッド下部の前記半導体基板上
に形成されていることを特徴としている。
め、請求項１に記載の発明においては、半導体基板
（１）上に形成された半導体集積回路素子（１４ａ、１
４ｂ）と、前記半導体基板上の前記半導体集積回路素子
と異なる領域に形成され、前記半導体集積回路素子と電
気接続される入力パッド（１１）と、前記半導体集積回
路素子と前記入力パッドとの間で電気的に接続され、前
記半導体集積回路素子を保護する保護回路素子（１３、
１７）とを備えた半導体集積回路装置において、前記保
護回路素子は、前記入力パッド下部の前記半導体基板上
に形成されていることを特徴としている。
【００１１】請求項２に記載の発明においては、半導体
基板上（１）に形成された半導体集積回路素子（１４
ａ、１４ｂ）と、前記半導体集積回路素子と電気接続さ
れる入力パッド（１１）と、前記半導体集積回路素子と
異なる領域に形成され、前記半導体集積回路素子と前記
入力パッドとの間で電気的に接続されて、前記半導体集
積回路素子を保護する保護回路素子（１３、１７）とを
備えた半導体集積回路装置において、前記保護回路素子
のうち前記半導体集積回路素子と電気的に接続される部
分（１３ａ、１７ａ）の上部に前記入力パッドが形成さ
れていることを特徴としている。
基板上（１）に形成された半導体集積回路素子（１４
ａ、１４ｂ）と、前記半導体集積回路素子と電気接続さ
れる入力パッド（１１）と、前記半導体集積回路素子と
異なる領域に形成され、前記半導体集積回路素子と前記
入力パッドとの間で電気的に接続されて、前記半導体集
積回路素子を保護する保護回路素子（１３、１７）とを
備えた半導体集積回路装置において、前記保護回路素子
のうち前記半導体集積回路素子と電気的に接続される部
分（１３ａ、１７ａ）の上部に前記入力パッドが形成さ
れていることを特徴としている。
【００１２】請求項３に記載の発明では、請求項１又は
２に記載の発明において、前記半導体集積回路素子は、
前記半導体基板上に絶縁体層（２ａ）を介し、かつ周囲
が絶縁体（３ａ、３ｂ）により分離された島状の半導体
層（４ａ、４ｂ）に形成されていることを特徴としてい
る。請求項４に記載の発明では、請求項３に記載の発明
において、前記保護回路素子は前記半導体基板に形成さ
れて前記半導体基板に電流経路を形成することを特徴と
している。
２に記載の発明において、前記半導体集積回路素子は、
前記半導体基板上に絶縁体層（２ａ）を介し、かつ周囲
が絶縁体（３ａ、３ｂ）により分離された島状の半導体
層（４ａ、４ｂ）に形成されていることを特徴としてい
る。請求項４に記載の発明では、請求項３に記載の発明
において、前記保護回路素子は前記半導体基板に形成さ
れて前記半導体基板に電流経路を形成することを特徴と
している。
【００１３】請求項５に記載の発明では、請求項１乃至
４のいずれか１つに記載の発明において、前記保護回路
素子はＭＯＳＦＥＴであって、前記入力パッドと前記Ｍ
ＯＳＦＥＴのドレイン領域（１３ａ）とが電気的に接続
されているものであって、前記ドレイン領域と前記入力
パッドがオーバーラップして形成されていることを特徴
としている。
４のいずれか１つに記載の発明において、前記保護回路
素子はＭＯＳＦＥＴであって、前記入力パッドと前記Ｍ
ＯＳＦＥＴのドレイン領域（１３ａ）とが電気的に接続
されているものであって、前記ドレイン領域と前記入力
パッドがオーバーラップして形成されていることを特徴
としている。
【００１４】請求項６に記載の発明では、請求項１乃至
４のいずれか１つに記載の発明において、前記保護回路
素子はＭＯＳＦＥＴであって、そのチャネル領域、ソー
ス領域（１３ｂ）およびドレイン領域（１３ａ）が前記
半導体基板に形成され、前記チャネル領域は前記入力パ
ッドの周囲に形成されていることを特徴としている。請
求項７に記載の発明では、請求項１又は２に記載の発明
において、前記入力パッドと前記半導体集積回路素子と
の間に保護抵抗（１２）が接続されており、前記保護回
路素子は保護ダイオード（１７）であって、この保護ダ
イオードと前記保護抵抗とが前記入力パッドとオーバー
ラップして前記半導体基板上に形成されていることを特
徴としている。
４のいずれか１つに記載の発明において、前記保護回路
素子はＭＯＳＦＥＴであって、そのチャネル領域、ソー
ス領域（１３ｂ）およびドレイン領域（１３ａ）が前記
半導体基板に形成され、前記チャネル領域は前記入力パ
ッドの周囲に形成されていることを特徴としている。請
求項７に記載の発明では、請求項１又は２に記載の発明
において、前記入力パッドと前記半導体集積回路素子と
の間に保護抵抗（１２）が接続されており、前記保護回
路素子は保護ダイオード（１７）であって、この保護ダ
イオードと前記保護抵抗とが前記入力パッドとオーバー
ラップして前記半導体基板上に形成されていることを特
徴としている。
【００１５】請求項８に記載の発明においては、半導体
基板（１）上に絶縁体層（２ａ）を介し、かつ周囲が絶
縁体（３ａ、３ｂ）により分離された島状の半導体層
（４ａ、４ｂ）と、この半導体層に形成された半導体集
積回路素子（１４ａ、１４ｂ）と、前記半導体基板に形
成され、前記半導体集積回路素子を保護する保護回路素
子（１３）とを備え、前記保護回路素子は、前記半導体
基板にソース領域（１３ｂ）、ドレイン領域（１３ａ）
が形成されたＭＯＳＦＥＴであって、このＭＯＳＦＥＴ
のゲート絶縁膜（２ｂ）が前記絶縁体層と同一平面上に
形成されており、前記ＭＯＳＦＥＴのドレイン領域の上
部に前記半導体集積回路の入力パッド（１１）が形成さ
れ、この入力パッドと前記ドレイン領域とが金属電極
（８ａ、８ｂ）にて電気的に接続されていることを特徴
としている。
基板（１）上に絶縁体層（２ａ）を介し、かつ周囲が絶
縁体（３ａ、３ｂ）により分離された島状の半導体層
（４ａ、４ｂ）と、この半導体層に形成された半導体集
積回路素子（１４ａ、１４ｂ）と、前記半導体基板に形
成され、前記半導体集積回路素子を保護する保護回路素
子（１３）とを備え、前記保護回路素子は、前記半導体
基板にソース領域（１３ｂ）、ドレイン領域（１３ａ）
が形成されたＭＯＳＦＥＴであって、このＭＯＳＦＥＴ
のゲート絶縁膜（２ｂ）が前記絶縁体層と同一平面上に
形成されており、前記ＭＯＳＦＥＴのドレイン領域の上
部に前記半導体集積回路の入力パッド（１１）が形成さ
れ、この入力パッドと前記ドレイン領域とが金属電極
（８ａ、８ｂ）にて電気的に接続されていることを特徴
としている。
【００１６】なお、上記各手段のカッコ内の符号は、後
述する実施例記載の具体的手段との対応関係を示すもの
である。
述する実施例記載の具体的手段との対応関係を示すもの
である。
【００１７】
【発明の作用効果】請求項１乃至８に記載の発明によれ
ば、半導体集積回路素子を保護する保護回路素子と、半
導体集積回路素子と電気接続される入力パッドとをオー
バーラップする構成としている。従って、そのオーバー
ラップによりチップ面積を小さくすることがきる。
ば、半導体集積回路素子を保護する保護回路素子と、半
導体集積回路素子と電気接続される入力パッドとをオー
バーラップする構成としている。従って、そのオーバー
ラップによりチップ面積を小さくすることがきる。
【００１８】また、請求項４、８に記載の発明のよう
に、半導体集積回路素子をＳＯＩ構造にて形成し、保護
回路素子を半導体基板に形成して半導体基板に電流経路
を形成することにより、過大電流を逃がす経路を十分確
保でき、保護回路素子による破壊耐性を向上させること
ができる。また、請求項６に記載の発明によれば、入力
パッドの周囲にチャネル領域を形成することによりＭＯ
ＳＦＥＴのチャネル幅を大きくすることができ、従っ
て、過大電流を放散しやすくすることができる。
に、半導体集積回路素子をＳＯＩ構造にて形成し、保護
回路素子を半導体基板に形成して半導体基板に電流経路
を形成することにより、過大電流を逃がす経路を十分確
保でき、保護回路素子による破壊耐性を向上させること
ができる。また、請求項６に記載の発明によれば、入力
パッドの周囲にチャネル領域を形成することによりＭＯ
ＳＦＥＴのチャネル幅を大きくすることができ、従っ
て、過大電流を放散しやすくすることができる。
【００１９】
【実施例】以下、本発明を図に示す実施例について説明
する。 （第１実施例）図１は本実施例にかかる半導体集積回路
装置の断面図、図２はＡｌパッド１１と保護ＮＭＯＳ１
３のレイアウトを示す平面図である。
する。 （第１実施例）図１は本実施例にかかる半導体集積回路
装置の断面図、図２はＡｌパッド１１と保護ＮＭＯＳ１
３のレイアウトを示す平面図である。
【００２０】なお、図１中の構成要素で図９に示すもの
と同一又は対応する部分には同一符号が付されている。
本実施例においては、保護ＮＭＯＳ１３の構成部分にお
いて図９に示すものと相違している。すなわち、図２に
示すように、入力パッド（Ａｌで形成されたボンディン
グパッドで、以下Ａｌパッドという）１１の直下に保護
ＮＭＯＳ１３のドレイン領域１３ａが形成され、Ａｌパ
ッド１１の周囲に保護ＮＭＯＳ１３のゲート電極４ｃが
形成され、その回りに保護ＮＭＯＳ１３のソース電極１
３ｂが形成されている。言い換えれば、半導体基板に形
成される保護ＮＭＯＳ１３のドレイン領域１３ａ上にＡ
ｌパッド１１が形成されている。
と同一又は対応する部分には同一符号が付されている。
本実施例においては、保護ＮＭＯＳ１３の構成部分にお
いて図９に示すものと相違している。すなわち、図２に
示すように、入力パッド（Ａｌで形成されたボンディン
グパッドで、以下Ａｌパッドという）１１の直下に保護
ＮＭＯＳ１３のドレイン領域１３ａが形成され、Ａｌパ
ッド１１の周囲に保護ＮＭＯＳ１３のゲート電極４ｃが
形成され、その回りに保護ＮＭＯＳ１３のソース電極１
３ｂが形成されている。言い換えれば、半導体基板に形
成される保護ＮＭＯＳ１３のドレイン領域１３ａ上にＡ
ｌパッド１１が形成されている。
【００２１】これを、図１に示す断面でみると、Ａｌパ
ッド１１下部の半導体基板１にドレイン領域１３ａが形
成され、Ａｌパッド１１とドレイン領域１３ａとがＡｌ
電極８のうちのドレイン電極８ａ、８ｂに接続されてい
る。また、絶縁体層２ｂ（ゲート酸化膜）を介してゲー
ト電極をなす半導体層４ｃがＡｌパッド１１の周囲に形
成されている。従って、保護ＮＭＯＳ１３のチャネル領
域はＡｌパッド１１の周囲に形成されることになる。ま
た、ゲート電極４ｃの外側には、ソース領域１３ｂが半
導体基板１に形成されている。
ッド１１下部の半導体基板１にドレイン領域１３ａが形
成され、Ａｌパッド１１とドレイン領域１３ａとがＡｌ
電極８のうちのドレイン電極８ａ、８ｂに接続されてい
る。また、絶縁体層２ｂ（ゲート酸化膜）を介してゲー
ト電極をなす半導体層４ｃがＡｌパッド１１の周囲に形
成されている。従って、保護ＮＭＯＳ１３のチャネル領
域はＡｌパッド１１の周囲に形成されることになる。ま
た、ゲート電極４ｃの外側には、ソース領域１３ｂが半
導体基板１に形成されている。
【００２２】上記のようにＡｌパッド１１の下部に保護
ＮＭＯＳ１３を形成したことにより、図１０のように構
成した場合に比べ、ドレイン領域１３ａの形成面積だけ
チップ占有面積を縮小することができる。具体的には、
例えば保護ＮＭＯＳ１３のソース領域、ドレイン領域の
面積をそれぞれ５０μｍ×２００μｍ＝１００００μｍ
2 、Ａｌパッド１１の面積を１００μｍ×１００μｍ＝
１００００μｍ2 とした場合にはそれら全体で３０００
０μｍ2 の面積が必要になるのに対して、本実施例で
は、それらの面積を同一とした場合、Ａｌパッド１１が
保護ＮＭＯＳ１３のドレイン領域１３ａとオーバーラッ
プして形成されているため、全体の面積は２００００μ
ｍ2 となり、占有面積が約２／３になる。
ＮＭＯＳ１３を形成したことにより、図１０のように構
成した場合に比べ、ドレイン領域１３ａの形成面積だけ
チップ占有面積を縮小することができる。具体的には、
例えば保護ＮＭＯＳ１３のソース領域、ドレイン領域の
面積をそれぞれ５０μｍ×２００μｍ＝１００００μｍ
2 、Ａｌパッド１１の面積を１００μｍ×１００μｍ＝
１００００μｍ2 とした場合にはそれら全体で３０００
０μｍ2 の面積が必要になるのに対して、本実施例で
は、それらの面積を同一とした場合、Ａｌパッド１１が
保護ＮＭＯＳ１３のドレイン領域１３ａとオーバーラッ
プして形成されているため、全体の面積は２００００μ
ｍ2 となり、占有面積が約２／３になる。
【００２３】図１に示す半導体集積回路の製造方法は、
特開平４ー３４５０６４号公報に示すものと基本的には
同様であり、これとの相違点は、保護ＮＭＯＳ１３を構
成するソース領域１３ｂ、ドレイン領域１３ａ、ゲート
電極４ｃ等の形状を図２のレイアウトにするようにした
点と、ドレイン領域１３ａの上にＡＬ膜によりＡｌパッ
ド１１を形成するようにした点である。
特開平４ー３４５０６４号公報に示すものと基本的には
同様であり、これとの相違点は、保護ＮＭＯＳ１３を構
成するソース領域１３ｂ、ドレイン領域１３ａ、ゲート
電極４ｃ等の形状を図２のレイアウトにするようにした
点と、ドレイン領域１３ａの上にＡＬ膜によりＡｌパッ
ド１１を形成するようにした点である。
【００２４】なお、保護抵抗１２は、特開平４ー３４５
０６４号公報に示すものと同様、内部回路および保護Ｎ
ＭＯＳ１３の形成領域とは異なる領域に形成されてい
る。また、本実施例ではＡｌパッド１１と接地端子１６
との間に保護ＮＭＯＳ１３を配置したが、図４に示すよ
うに、Ａｌパッド１１と電源端子１５との間に保護ＰＭ
ＯＳ１３ａを配置して、保護ＰＭＯＳ１３ａ上にドレイ
ン電極と接続されたＡｌパッド１１を形成してもよい。
また、図５に示すように、Ａｌパッド１１と接地端子１
６および電源端子１５のそれぞれの間に、保護ＮＭＯＳ
１３、保護ＰＭＯＳ１３ａを設けるようにしてもよい。
０６４号公報に示すものと同様、内部回路および保護Ｎ
ＭＯＳ１３の形成領域とは異なる領域に形成されてい
る。また、本実施例ではＡｌパッド１１と接地端子１６
との間に保護ＮＭＯＳ１３を配置したが、図４に示すよ
うに、Ａｌパッド１１と電源端子１５との間に保護ＰＭ
ＯＳ１３ａを配置して、保護ＰＭＯＳ１３ａ上にドレイ
ン電極と接続されたＡｌパッド１１を形成してもよい。
また、図５に示すように、Ａｌパッド１１と接地端子１
６および電源端子１５のそれぞれの間に、保護ＮＭＯＳ
１３、保護ＰＭＯＳ１３ａを設けるようにしてもよい。
【００２５】また、保護ＮＭＯＳ１３、保護ＰＭＯＳ１
３ａのゲート端子は、入力パッド１１、電源端子１５、
接地端子１６のいずれに接続してもよい。さらに、保護
回路の構成は保護抵抗、保護ＮＭＯＳ及び保護ＰＭＯＳ
の種々の組み合わせが可能である。なお、上記のように
ＳＯＩ構造の半導体集積回路装置において、保護回路素
子（保護ＮＭＯＳ１３）を半導体基板１に形成している
ので、静電気等により発生した大電流を半導体基板１に
流すことができ、その電流経路を十分確保することがで
きる。すなわち、ＮＭＯＳ１４ｂおよびＰＭＯＳ１４ａ
（半導体集積回路素子）を形成するＳＯＩ層と同じＳＯ
Ｉ層に保護回路素子を形成した場合、ＳＯＩ層の下に絶
縁体層が形成されている関係上、静電気等による過電流
を逃がす経路を横方向にしか形成することができず、内
部回路が破壊され易いという問題が生じるが、上記のよ
うに半導体基板１に保護回路素子を形成することによ
り、そのような問題を解消することができる。
３ａのゲート端子は、入力パッド１１、電源端子１５、
接地端子１６のいずれに接続してもよい。さらに、保護
回路の構成は保護抵抗、保護ＮＭＯＳ及び保護ＰＭＯＳ
の種々の組み合わせが可能である。なお、上記のように
ＳＯＩ構造の半導体集積回路装置において、保護回路素
子（保護ＮＭＯＳ１３）を半導体基板１に形成している
ので、静電気等により発生した大電流を半導体基板１に
流すことができ、その電流経路を十分確保することがで
きる。すなわち、ＮＭＯＳ１４ｂおよびＰＭＯＳ１４ａ
（半導体集積回路素子）を形成するＳＯＩ層と同じＳＯ
Ｉ層に保護回路素子を形成した場合、ＳＯＩ層の下に絶
縁体層が形成されている関係上、静電気等による過電流
を逃がす経路を横方向にしか形成することができず、内
部回路が破壊され易いという問題が生じるが、上記のよ
うに半導体基板１に保護回路素子を形成することによ
り、そのような問題を解消することができる。
【００２６】なお、静電気等による内部回路の破壊とい
う問題がないような構造であれば、ＳＯＩ層に保護回路
素子を形成するようにしてもよい。 （第２実施例）この第２実施例は、保護回路として、保
護抵抗と保護ダイオードで構成したものである。
う問題がないような構造であれば、ＳＯＩ層に保護回路
素子を形成するようにしてもよい。 （第２実施例）この第２実施例は、保護回路として、保
護抵抗と保護ダイオードで構成したものである。
【００２７】図６は入力回路部の構成を示す回路図、図
７はＡｌパッドと保護回路素子のレイアウトを示す平面
図、図８はその断面図である。Ａｌパッド１１とインバ
ータの入力端子を結ぶ接続線の途中に保護抵抗１２が配
置され、接続線と接地端子１６との間に保護ダイオード
１７が配置されている。
７はＡｌパッドと保護回路素子のレイアウトを示す平面
図、図８はその断面図である。Ａｌパッド１１とインバ
ータの入力端子を結ぶ接続線の途中に保護抵抗１２が配
置され、接続線と接地端子１６との間に保護ダイオード
１７が配置されている。
【００２８】保護ダイオード１７は、図８に示すよう
に、半導体基板１に形成されたＰＮ接合により構成され
ている。絶縁体層２ｃ上にはフィールド酸化膜３ｃが形
成されており、このフィールド酸化膜３ｃ上に保護抵抗
１２が形成されている。この保護抵抗１２は多結晶Ｓｉ
にて構成されており、図７に示すようなパターンでＡｌ
パッド１１の下部に形成されている。
に、半導体基板１に形成されたＰＮ接合により構成され
ている。絶縁体層２ｃ上にはフィールド酸化膜３ｃが形
成されており、このフィールド酸化膜３ｃ上に保護抵抗
１２が形成されている。この保護抵抗１２は多結晶Ｓｉ
にて構成されており、図７に示すようなパターンでＡｌ
パッド１１の下部に形成されている。
【００２９】保護ダイオード１７を構成するＮ+ 領域１
７ａおよび保護抵抗１２をなす多結晶Ｓｉは、Ａｌ電極
にてＡｌパッド１１と接続されている。なお、保護抵抗
１２は多結晶Ｓｉ以外に半導体基板１もしくはその上の
絶縁膜２ａを介したＳＯＩ層に形成することもできる。
本実施例では保護回路の占有面積の縮小化に加え、Ａｌ
パッド１１が保護抵抗１２とオーバーラップしているた
め、Ａｌパッド１１が保護抵抗１２の発熱を緩和する放
熱層の役割も兼ね、保護回路の信頼性向上を図ることが
できる。
７ａおよび保護抵抗１２をなす多結晶Ｓｉは、Ａｌ電極
にてＡｌパッド１１と接続されている。なお、保護抵抗
１２は多結晶Ｓｉ以外に半導体基板１もしくはその上の
絶縁膜２ａを介したＳＯＩ層に形成することもできる。
本実施例では保護回路の占有面積の縮小化に加え、Ａｌ
パッド１１が保護抵抗１２とオーバーラップしているた
め、Ａｌパッド１１が保護抵抗１２の発熱を緩和する放
熱層の役割も兼ね、保護回路の信頼性向上を図ることが
できる。
【００３０】なお、この保護ダイオード１７の回路上の
設置位置は、Ａｌパッド１１と接地端子１６の間に限ら
ず、第１実施例と同様に、Ａｌパッド１１と電源端子１
５との間およびその両方としてもよい。なお、上記第
１、第２実施例では、ＳＯＩ構造の半導体集積回路装置
に本発明を適用するようにしたものを示したが、バルク
構造の半導体集積回路装置に適用するようにしてもよ
い。
設置位置は、Ａｌパッド１１と接地端子１６の間に限ら
ず、第１実施例と同様に、Ａｌパッド１１と電源端子１
５との間およびその両方としてもよい。なお、上記第
１、第２実施例では、ＳＯＩ構造の半導体集積回路装置
に本発明を適用するようにしたものを示したが、バルク
構造の半導体集積回路装置に適用するようにしてもよ
い。
【図１】本発明の第１実施例にかかる半導体集積回路装
置の断面図である。
置の断面図である。
【図２】図１に示すもののＡｌパッドと保護ＮＭＯＳの
レイアウトを示す平面図である。
レイアウトを示す平面図である。
【図３】半導体集積回路装置の入力回路部の構成を示す
電気結線図である。
電気結線図である。
【図４】半導体集積回路装置の入力回路部の他の構成を
示す電気結線図である。
示す電気結線図である。
【図５】半導体集積回路装置の入力回路部のさらに他の
構成を示す電気結線図である。
構成を示す電気結線図である。
【図６】本発明の第２実施例にかかる半導体集積回路装
置の入力回路部の構成を示す電気結線図である。
置の入力回路部の構成を示す電気結線図である。
【図７】本発明の第２実施例にかかるＡｌパッドと保護
ダイオードと保護抵抗のレイアウトを示す平面図であ
る。
ダイオードと保護抵抗のレイアウトを示す平面図であ
る。
【図８】本発明の第２実施例にかかる半導体集積回路装
置の断面図である。
置の断面図である。
【図９】従来の半導体集積回路装置の断面図である。
【図１０】図９に示す従来のもののＡｌパッドと保護Ｎ
ＭＯＳのレイアウトを示す平面図である。
ＭＯＳのレイアウトを示す平面図である。
１…半導体基板、２ａ、２ｂ…埋め込みシリコン酸化
膜、３ａ、３ｂ…フィールド酸化膜、４ａ、４ｂ、４ｃ
…ＳＯＩ層 ６ａ、６ｂ…ゲート電極、７…層間絶縁膜、８…Ａｌ配
線、１１…Ａｌパッド、１２…保護抵抗、１３…保護Ｎ
ＭＯＳ、１４ａ…ＰＭＯＳ、１４ｂ…ＮＭＯＳ、１５…
電源端子、１６…接地端子、１７…保護ダイオード。
膜、３ａ、３ｂ…フィールド酸化膜、４ａ、４ｂ、４ｃ
…ＳＯＩ層 ６ａ、６ｂ…ゲート電極、７…層間絶縁膜、８…Ａｌ配
線、１１…Ａｌパッド、１２…保護抵抗、１３…保護Ｎ
ＭＯＳ、１４ａ…ＰＭＯＳ、１４ｂ…ＮＭＯＳ、１５…
電源端子、１６…接地端子、１７…保護ダイオード。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 29/786 Ｈ０１Ｌ 29/78 ６１３ Ｚ
Claims (8)
- 【請求項１】 半導体基板上に形成された半導体集積回
路素子と、 前記半導体基板上の前記半導体集積回路素子と異なる領
域に形成され、前記半導体集積回路素子と電気接続され
る入力パッドと、 前記半導体集積回路素子と前記入力パッドとの間で電気
的に接続され、前記半導体集積回路素子を保護する保護
回路素子とを備えた半導体集積回路装置において、 前記保護回路素子は、前記入力パッド下部の前記半導体
基板上に形成されていることを特徴とする半導体集積回
路装置。 - 【請求項２】 半導体基板上に形成された半導体集積回
路素子と、 前記半導体集積回路素子と電気接続される入力パッド
と、 前記半導体集積回路素子と異なる領域に形成され、前記
半導体集積回路素子と前記入力パッドとの間で電気的に
接続されて、前記半導体集積回路素子を保護する保護回
路素子とを備えた半導体集積回路装置において、 前記保護回路素子のうち前記半導体集積回路素子と電気
的に接続される部分の上部に前記入力パッドが形成され
ていることを特徴とする半導体集積回路装置。 - 【請求項３】 前記半導体集積回路素子は、前記半導体
基板上に絶縁体層を介し、かつ周囲が絶縁体により分離
された島状の半導体層に形成されていることを特徴とす
る請求項１又は２に記載の半導体集積回路装置。 - 【請求項４】 前記保護回路素子は前記半導体基板に形
成されて前記半導体基板に電流経路を形成することを特
徴とする請求項３に記載の半導体集積回路装置。 - 【請求項５】 前記保護回路素子はＭＯＳＦＥＴであっ
て、前記入力パッドと前記ＭＯＳＦＥＴのドレイン領域
とが電気的に接続されているものであって、前記ドレイ
ン領域と前記入力パッドがオーバーラップして形成され
ていることを特徴とする請求項１乃至４のいずれか１つ
に記載の半導体集積回路装置。 - 【請求項６】 前記保護回路素子はＭＯＳＦＥＴであっ
て、そのチャネル領域、ソース領域およびドレイン領域
が前記半導体基板に形成され、前記チャネル領域は前記
入力パッドの周囲に形成されていることを特徴とする請
求項１乃至４のいずれか１つに記載の半導体集積回路装
置。 - 【請求項７】 前記入力パッドと前記半導体集積回路素
子との間に保護抵抗が接続されており、前記保護回路素
子は保護ダイオードであって、この保護ダイオードと前
記保護抵抗とが前記入力パッドとオーバーラップして前
記半導体基板上に形成されていることを特徴とする請求
項１又は２に記載の半導体集積回路装置。 - 【請求項８】 半導体基板上に絶縁体層を介し、かつ周
囲が絶縁体により分離された島状の半導体層と、 この半導体層に形成された半導体集積回路素子と、 前記半導体基板に形成され、前記半導体集積回路素子を
保護する保護回路素子とを備え、 前記保護回路素子は、前記半導体基板にソース領域、ド
レイン領域が形成されたＭＯＳＦＥＴであって、このＭ
ＯＳＦＥＴのゲート絶縁膜が前記絶縁体層と同一平面上
に形成されており、 前記ＭＯＳＦＥＴのドレイン領域の上部に前記半導体集
積回路の入力パッドが形成され、この入力パッドと前記
ドレイン領域とが金属電極にて電気的に接続されている
ことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6318401A JPH08181219A (ja) | 1994-12-21 | 1994-12-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6318401A JPH08181219A (ja) | 1994-12-21 | 1994-12-21 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08181219A true JPH08181219A (ja) | 1996-07-12 |
Family
ID=18098748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6318401A Pending JPH08181219A (ja) | 1994-12-21 | 1994-12-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08181219A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997002602A1 (fr) * | 1995-07-04 | 1997-01-23 | Hitachi, Ltd. | Circuit integre a semi-conducteur et son procede de fabrication |
| US6222710B1 (en) | 1997-09-12 | 2001-04-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6376881B1 (en) * | 1999-11-18 | 2002-04-23 | Oki Electric Industry Co., Ltd. | Protective element formed in an SOI substrate for preventing a breakdown in an oxide film located below a diffused resistor |
| WO2005096370A1 (en) * | 2004-03-31 | 2005-10-13 | Ricoh Company, Ltd. | A semiconductor apparatus |
| JP2007043032A (ja) * | 2005-06-30 | 2007-02-15 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP2009094243A (ja) * | 2007-10-05 | 2009-04-30 | Sumitomo Wiring Syst Ltd | 配線システム |
| US7880235B2 (en) * | 2005-12-13 | 2011-02-01 | Seiko Instruments Inc. | Semiconductor integrated circuit device |
| FR2985372A1 (fr) * | 2012-01-04 | 2013-07-05 | St Microelectronics Sa | Circuit electronique incluant un transistor mos et des agencements pour resister aux decharges electrostatiques |
| JP2020161982A (ja) * | 2019-03-26 | 2020-10-01 | ラピスセミコンダクタ株式会社 | 論理回路 |
-
1994
- 1994-12-21 JP JP6318401A patent/JPH08181219A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997002602A1 (fr) * | 1995-07-04 | 1997-01-23 | Hitachi, Ltd. | Circuit integre a semi-conducteur et son procede de fabrication |
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| US6784497B2 (en) | 1999-11-18 | 2004-08-31 | Oki Electric Industry, Co., Ltd. | Semiconductor device |
| US7709899B2 (en) | 2004-03-31 | 2010-05-04 | Ricoh Company, Ltd. | Semiconductor apparatus |
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| US7880235B2 (en) * | 2005-12-13 | 2011-02-01 | Seiko Instruments Inc. | Semiconductor integrated circuit device |
| TWI402944B (zh) * | 2005-12-13 | 2013-07-21 | Seiko Instr Inc | 半導體積體電路裝置 |
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| JP2020161982A (ja) * | 2019-03-26 | 2020-10-01 | ラピスセミコンダクタ株式会社 | 論理回路 |
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