JPH0715706B2 - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH0715706B2 JPH0715706B2 JP7201487A JP7201487A JPH0715706B2 JP H0715706 B2 JPH0715706 B2 JP H0715706B2 JP 7201487 A JP7201487 A JP 7201487A JP 7201487 A JP7201487 A JP 7201487A JP H0715706 B2 JPH0715706 B2 JP H0715706B2
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- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/60—Rotation of whole images or parts thereof
- G06T3/606—Rotation of whole images or parts thereof by memory addressing or mapping
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
- Image Input (AREA)
- Memory System (AREA)
- Dram (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ制御装置に関し、特にメモリ内の任意の
記憶領域に格納されている情報を回転して別の記憶領域
に転送する機能を有するメモリ制御装置。
記憶領域に格納されている情報を回転して別の記憶領域
に転送する機能を有するメモリ制御装置。
上記メモリ制御装置は例えば画像処理に用いられる。画
像処理で、スクリーン上の任意の領域に表示されている
情報を他の領域に表示する場合、表示すべき情報が記憶
されているビデオメモリ内で情報の転送を行わなければ
ならない。この場合、転送すべき情報が記憶されている
領域（以下、ソース領域という）をアドレス指定してそ
こから情報を読み出して補助メモリに一旦書込み、次に
転送先の領域（以下、デスティネーション領域という）
のアドレスを指定してそこに補助メモリに書き込まれて
いる情報を書き込まなければならない。さらに、情報を
１ビットずつ転送すると非常に長い時間がかかるので、
複数ビットをまとめて転送するブロック転送が要求され
る。さらに、情報を回転するためには、前記補助メモリ
として回転メモリが必要である。回転メモリは行方向に
書込んだ情報を列方向に読出したり、あるいは列方向に
書込んだ情報を行方向に読出すことができるメモリであ
り、これによって転送すべき情報を回転することができ
る。
像処理で、スクリーン上の任意の領域に表示されている
情報を他の領域に表示する場合、表示すべき情報が記憶
されているビデオメモリ内で情報の転送を行わなければ
ならない。この場合、転送すべき情報が記憶されている
領域（以下、ソース領域という）をアドレス指定してそ
こから情報を読み出して補助メモリに一旦書込み、次に
転送先の領域（以下、デスティネーション領域という）
のアドレスを指定してそこに補助メモリに書き込まれて
いる情報を書き込まなければならない。さらに、情報を
１ビットずつ転送すると非常に長い時間がかかるので、
複数ビットをまとめて転送するブロック転送が要求され
る。さらに、情報を回転するためには、前記補助メモリ
として回転メモリが必要である。回転メモリは行方向に
書込んだ情報を列方向に読出したり、あるいは列方向に
書込んだ情報を行方向に読出すことができるメモリであ
り、これによって転送すべき情報を回転することができ
る。
ブロック転送を行なうために、メモリはＮビットからな
るワード単位でアクセスされる。
るワード単位でアクセスされる。
従来、ワード（Ｎビット）単位でアクセスされるメモリ
内のソース領域の情報を回転してデスティネーション領
域に転送する場合、Ｎ×Ｎビットの容量をもつ回転メモ
リが使用され、Ｎ×Ｎビットを１ブロックとして情報を
転送していた。しかしながら、ソース領域およびデステ
ィネーション領域の境界がワードの境界と一致しない場
合、ワードアドレスの他にワード内のビット位置を指定
するドットアドレスを用いて転送されるべき情報の位置
合わせを行なわなければならなかった。このため、後述
するように2Nビットのシフタを用いたシフト操作が必要
となり、高速ブロック転送ができないという欠点があっ
た。さらに、シフト操作によって転送すべき情報が隣接
する２つのワードにまたがるため、ソース領域の１ワー
ドを転送するのに２つのワードアドレスを用いてデステ
ィネーション領域を指定しなければならないという欠点
もあった。加えて、シフト操作によって隣接するワード
側へはみ出した情報が、当該隣接するワードへの情報の
書込み時に消去されないようにマスク処理を行なう必要
もあった。従って、複雑なハードウェアハードウェア回
路と複雑なソフトウェア処理とが要求されていた。
内のソース領域の情報を回転してデスティネーション領
域に転送する場合、Ｎ×Ｎビットの容量をもつ回転メモ
リが使用され、Ｎ×Ｎビットを１ブロックとして情報を
転送していた。しかしながら、ソース領域およびデステ
ィネーション領域の境界がワードの境界と一致しない場
合、ワードアドレスの他にワード内のビット位置を指定
するドットアドレスを用いて転送されるべき情報の位置
合わせを行なわなければならなかった。このため、後述
するように2Nビットのシフタを用いたシフト操作が必要
となり、高速ブロック転送ができないという欠点があっ
た。さらに、シフト操作によって転送すべき情報が隣接
する２つのワードにまたがるため、ソース領域の１ワー
ドを転送するのに２つのワードアドレスを用いてデステ
ィネーション領域を指定しなければならないという欠点
もあった。加えて、シフト操作によって隣接するワード
側へはみ出した情報が、当該隣接するワードへの情報の
書込み時に消去されないようにマスク処理を行なう必要
もあった。従って、複雑なハードウェアハードウェア回
路と複雑なソフトウェア処理とが要求されていた。
本発明の目的は簡単な処理で高速かつ容易にブロック転
送ができるメモリ制御装置を提供することである。
送ができるメモリ制御装置を提供することである。
本発明は、ソース領域とデスティネーション領域とを有
する表示メモリと、前記ソース領域からワード（Ｎビッ
ト）単位で読出された情報を一時記憶する回転メモリ
と、前記表示メモリおよび回転メモリのリード／ライト
を制御する制御手段とを有し、前記回転メモリを用いて
Ｎ×Ｎビットの矩形領域を１ブロックとしてブロック単
位で前記ソース領域から前記デスティネーション領域へ
情報を転送するメモリ制御装置において、前記制御手段
はソース領域から読出した情報を前記デスティネーショ
ン領域を指定するワードのビットアドレスを前記回転メ
モリのワード方向のアドレスとして用いて前記回転メモ
リに行方向に書込み、前記ソース領域を指定するワード
のビットアドレスを用いて列方向に前記回転メモリから
情報を読出し、読出した情報を前記デスティネーション
領域を指定するワードアドレスに書込む手段を有する。
する表示メモリと、前記ソース領域からワード（Ｎビッ
ト）単位で読出された情報を一時記憶する回転メモリ
と、前記表示メモリおよび回転メモリのリード／ライト
を制御する制御手段とを有し、前記回転メモリを用いて
Ｎ×Ｎビットの矩形領域を１ブロックとしてブロック単
位で前記ソース領域から前記デスティネーション領域へ
情報を転送するメモリ制御装置において、前記制御手段
はソース領域から読出した情報を前記デスティネーショ
ン領域を指定するワードのビットアドレスを前記回転メ
モリのワード方向のアドレスとして用いて前記回転メモ
リに行方向に書込み、前記ソース領域を指定するワード
のビットアドレスを用いて列方向に前記回転メモリから
情報を読出し、読出した情報を前記デスティネーション
領域を指定するワードアドレスに書込む手段を有する。
第３図に示すようにＰワード×ＭワードからなるMP個の
ワードをもつビデオメモリを用い、矩形領域（ソース領
域）Ａの情報を反時計方向に90度回転して矩形領域（デ
スティネーション領域）Ｂに転送する場合を例として説
明する。この場合、ソース領域Ａの左上すみの点SPの情
報はデスティネーション領域Ｂの左下すみの点DPの位置
に書き込まれる。Ｎ×Ｎビットを１ブロックとした時、
ソース領域Ａの点SPを含むブロックの情報をデスティネ
ーション領域Ｂの点DPを含むブロックに90度回転して転
送する従来の方法を第４図を参照して説明する。
ワードをもつビデオメモリを用い、矩形領域（ソース領
域）Ａの情報を反時計方向に90度回転して矩形領域（デ
スティネーション領域）Ｂに転送する場合を例として説
明する。この場合、ソース領域Ａの左上すみの点SPの情
報はデスティネーション領域Ｂの左下すみの点DPの位置
に書き込まれる。Ｎ×Ｎビットを１ブロックとした時、
ソース領域Ａの点SPを含むブロックの情報をデスティネ
ーション領域Ｂの点DPを含むブロックに90度回転して転
送する従来の方法を第４図を参照して説明する。
第４図はソース領域Ａの点SPを含むブロックAOの情報を
回転メモリ（以下、回転RAMという）を介してデスティ
ネーション領域Ｂに転送する際の流れ図を示したもので
ある。ソース領域Ａの点SPはワードアドレス（EADS）と
ドットアドレス（dADS）で指定される点である。従っ
て、点SPを含むブロックはＮ個のワードアドレス（EAD
S,EADS＋P,EADS＋2P,……,EADS＋（Ｎ−１）Ｐ）によっ
て指定されるＮ×ＮビットのブロックA0である。従来は
まずこれらＮ個のワードアドレスを用いてブロックA0の
ワード情報を順次ビデオメモリから読み出し、回転RAM
の行アドレスＯ…Ｎに順次格納する。ここで、有効情報
は斜線部のワード情報S1……SNである。しかる後、回転
RAM12列アドレス０…Ｎを順次与えて格納された情報を
列方向に読み出し、2Nビットのシフタの上位Ｎビットに
入力する。点SPを含み列ワード情報D1がシフタに入力さ
れた時、デスティネーション領域Ｂの点DPを指すドット
アドレス（dADD）によって指定されるビット数だけ右シ
フトを行ない、それによってデスティネーション側のブ
ロックB0への位置合せを行なう。しかる後、シフタの上
位Ｎビットの情報をワードアドレス（EADD）で指定され
る領域に書込む。さらに、シフト操作によって下位側に
あふれた情報を隣接するブロックB1に書込むためにワー
ドアドレス（EADD）を＋１して、そこにシフタの下位Ｎ
ビットを書込む。このようにして、ソース領域Ａのブロ
ックA0のうち有効な情報のみが90度回転されてデスティ
ネーション領域Ｂに書込まれる。
回転メモリ（以下、回転RAMという）を介してデスティ
ネーション領域Ｂに転送する際の流れ図を示したもので
ある。ソース領域Ａの点SPはワードアドレス（EADS）と
ドットアドレス（dADS）で指定される点である。従っ
て、点SPを含むブロックはＮ個のワードアドレス（EAD
S,EADS＋P,EADS＋2P,……,EADS＋（Ｎ−１）Ｐ）によっ
て指定されるＮ×ＮビットのブロックA0である。従来は
まずこれらＮ個のワードアドレスを用いてブロックA0の
ワード情報を順次ビデオメモリから読み出し、回転RAM
の行アドレスＯ…Ｎに順次格納する。ここで、有効情報
は斜線部のワード情報S1……SNである。しかる後、回転
RAM12列アドレス０…Ｎを順次与えて格納された情報を
列方向に読み出し、2Nビットのシフタの上位Ｎビットに
入力する。点SPを含み列ワード情報D1がシフタに入力さ
れた時、デスティネーション領域Ｂの点DPを指すドット
アドレス（dADD）によって指定されるビット数だけ右シ
フトを行ない、それによってデスティネーション側のブ
ロックB0への位置合せを行なう。しかる後、シフタの上
位Ｎビットの情報をワードアドレス（EADD）で指定され
る領域に書込む。さらに、シフト操作によって下位側に
あふれた情報を隣接するブロックB1に書込むためにワー
ドアドレス（EADD）を＋１して、そこにシフタの下位Ｎ
ビットを書込む。このようにして、ソース領域Ａのブロ
ックA0のうち有効な情報のみが90度回転されてデスティ
ネーション領域Ｂに書込まれる。
以上の説明から明らかなように、従来のメモリ制御装置
はブロック転送方式を用いてソース領域の情報を回転し
てデスティネーション領域に書き込むために、１ブロッ
クを構成するワードのビット数（Ｎ）の２倍のビット数
（2N）を有するシフタを用いたシフト操作が必要であ
る。よって、シフト操作に要する時間がブロック転送時
間を冗らに長くし、高速転送における大きさ障害となっ
ている。また、シフトによって下位側にはみだした情報
をデスティネーション領域の隣接するブロックB1の一部
に書き込まなければならないので、１ワードを転送する
のに２回の書込みが必要となる。加えて、ソース領域Ａ
のブロックA0に隣接する下側のブロックはデスティネー
ション領域ＢのブロックB1に書込まれるべきものである
が、ブロックB1の一部には既にブロックA0の一部の情報
が書込まれているので、これを消去もしくは変化しない
ように既に書込済の情報をマスクしなければならない。
このため、複雑なマスク回路とマスク処理がさらに必要
となる。
はブロック転送方式を用いてソース領域の情報を回転し
てデスティネーション領域に書き込むために、１ブロッ
クを構成するワードのビット数（Ｎ）の２倍のビット数
（2N）を有するシフタを用いたシフト操作が必要であ
る。よって、シフト操作に要する時間がブロック転送時
間を冗らに長くし、高速転送における大きさ障害となっ
ている。また、シフトによって下位側にはみだした情報
をデスティネーション領域の隣接するブロックB1の一部
に書き込まなければならないので、１ワードを転送する
のに２回の書込みが必要となる。加えて、ソース領域Ａ
のブロックA0に隣接する下側のブロックはデスティネー
ション領域ＢのブロックB1に書込まれるべきものである
が、ブロックB1の一部には既にブロックA0の一部の情報
が書込まれているので、これを消去もしくは変化しない
ように既に書込済の情報をマスクしなければならない。
このため、複雑なマスク回路とマスク処理がさらに必要
となる。
第１図は本発明のメモリ制御装置の一実施例のブロック
図である。本実施例はアドレス算出回路1,描画制御回路
2,回転RAM3,回転RAMアドレス生成回路4,およびビデオメ
モリ５を有する。アドレス算出回路１はソース領域とデ
スティネーション領域のリードアドレスおよびライトア
ドレスを作成する。描画制御回路２はアドレス算出回路
1,回転RAM3,回転RAMアドレス生成回路４およびビデオメ
モリ５に接続され、これらを後述するように制御する。
回転RAM3はＮ×Ｎビットの容量を有し、回転RAMアドレ
ス生成回路４に接続され、生成されたアドレスによって
指定される領域にビデオメモリ５の内容を書込んだり、
指定された領域に格納されている内容を読出したりす
る。
図である。本実施例はアドレス算出回路1,描画制御回路
2,回転RAM3,回転RAMアドレス生成回路4,およびビデオメ
モリ５を有する。アドレス算出回路１はソース領域とデ
スティネーション領域のリードアドレスおよびライトア
ドレスを作成する。描画制御回路２はアドレス算出回路
1,回転RAM3,回転RAMアドレス生成回路４およびビデオメ
モリ５に接続され、これらを後述するように制御する。
回転RAM3はＮ×Ｎビットの容量を有し、回転RAMアドレ
ス生成回路４に接続され、生成されたアドレスによって
指定される領域にビデオメモリ５の内容を書込んだり、
指定された領域に格納されている内容を読出したりす
る。
次に各回路の詳細について説明する。
第５図は、アドレス算出回路１の内部ブロック図であ
る。アドレス算出回路１はソース領域のワードアドレス
とビットアドレスとを夫々保持するワードレジスタ10,
ビットレジスタ11、デスティネーション領域のワードア
ドレスとビットアドレスとを夫々保持するワードレジス
タ12,ビットレジスタ13、論理演算ユニット（ALU）14,
ワードレジスタ10および12のいずれか一方の内容を選択
してALU14の一方の入力端に印加するマルチプレクサ15,
データ“1"および“P"のいずれか一方を選択してALU14
の他方の入力端に印加するマルチプレクサ16を含む。な
お、“P"は使用されるビデオメモリのＸ方向のワードア
ドレス数を示す。ALU14の出力端はワードレジスタ10お
よび12の各入力端に接続され、計算結果が各ワードレジ
スタにフィードバックされる。ワードレジスタ10および
12の内容はアドレスバス101中のワードバス101−１およ
び101−３に夫々出力される。ビットレジスタ11および1
3の内容はアドレスバス101中のビットバス101−２およ
び101−４に夫々出力される。
る。アドレス算出回路１はソース領域のワードアドレス
とビットアドレスとを夫々保持するワードレジスタ10,
ビットレジスタ11、デスティネーション領域のワードア
ドレスとビットアドレスとを夫々保持するワードレジス
タ12,ビットレジスタ13、論理演算ユニット（ALU）14,
ワードレジスタ10および12のいずれか一方の内容を選択
してALU14の一方の入力端に印加するマルチプレクサ15,
データ“1"および“P"のいずれか一方を選択してALU14
の他方の入力端に印加するマルチプレクサ16を含む。な
お、“P"は使用されるビデオメモリのＸ方向のワードア
ドレス数を示す。ALU14の出力端はワードレジスタ10お
よび12の各入力端に接続され、計算結果が各ワードレジ
スタにフィードバックされる。ワードレジスタ10および
12の内容はアドレスバス101中のワードバス101−１およ
び101−３に夫々出力される。ビットレジスタ11および1
3の内容はアドレスバス101中のビットバス101−２およ
び101−４に夫々出力される。
第６図は回転RAMアドレス生成回路の内部ブロック図
で、行アドレスレジスタ20,列アドレスレジスタ21,一端
にデータ“1"が印加されるALU22,行アドレスレジスタ20
および列アドレスレジスタ21のいずれか一方の内容を選
択してALU22の他端に印加するマルチプレクサ23、アド
レスバス101中のビットバス101−２および101−４、お
よびデータ“0"を印加する信号線25のいずれか一つを選
択して行アドレスレジスタ20および列アドレスレジスタ
21のいずれか一方に印加するマルチプレクサ24、ブロッ
クのＸ方向のビット数（１ワード内のビット数:N−１）
が設定されるレジスタ26,レジスタ26の内容とALU22の出
力とを比較し一致信号28を発生する比較回路27を含む。
ALU22の出力は行アドレスレジスタ20および列アドレス
レジスタ21の一方に入力される。行アドレスレジスタ20
および列アドレスレジスタ21の内容はバス103を介して
回転RAM3に印加される。
で、行アドレスレジスタ20,列アドレスレジスタ21,一端
にデータ“1"が印加されるALU22,行アドレスレジスタ20
および列アドレスレジスタ21のいずれか一方の内容を選
択してALU22の他端に印加するマルチプレクサ23、アド
レスバス101中のビットバス101−２および101−４、お
よびデータ“0"を印加する信号線25のいずれか一つを選
択して行アドレスレジスタ20および列アドレスレジスタ
21のいずれか一方に印加するマルチプレクサ24、ブロッ
クのＸ方向のビット数（１ワード内のビット数:N−１）
が設定されるレジスタ26,レジスタ26の内容とALU22の出
力とを比較し一致信号28を発生する比較回路27を含む。
ALU22の出力は行アドレスレジスタ20および列アドレス
レジスタ21の一方に入力される。行アドレスレジスタ20
および列アドレスレジスタ21の内容はバス103を介して
回転RAM3に印加される。
第７図は回転RAM3の内部ブロック図である。回転RAM3は
Ｎ×Ｎビットのマトリクス状に配置されたセルアレイ3
0、データ書込み用の入力データバス31,データ読出し用
の出力データバス32,および入力データバス31および出
力データバス32のいずれか一方をデーダバス100に接続
するセレクタ33およびバスを含み、行アドレス信号線
（W1〜WN）103−１および列アドレス信号線（R1〜RN）1
03−２に夫々接続されている。この回転RAMは行，列い
ずれの方向においてもリード／ライトが可能である。
Ｎ×Ｎビットのマトリクス状に配置されたセルアレイ3
0、データ書込み用の入力データバス31,データ読出し用
の出力データバス32,および入力データバス31および出
力データバス32のいずれか一方をデーダバス100に接続
するセレクタ33およびバスを含み、行アドレス信号線
（W1〜WN）103−１および列アドレス信号線（R1〜RN）1
03−２に夫々接続されている。この回転RAMは行，列い
ずれの方向においてもリード／ライトが可能である。
第８図は描画制御回路２の内部ブロック図で、後述する
ブロック転送処理を制御するためのマイクロコード群が
格納されているシーケンスROM40、所望のマイクロコー
ドを読み出すシーケンサ41、読出されたマイクロコード
を一時的に格納するレジスタ42、マイクロコードを解読
して各種制御信号を発生するマイクロコードデコーダ43
およびシーケンサ制御回路44を含む。
ブロック転送処理を制御するためのマイクロコード群が
格納されているシーケンスROM40、所望のマイクロコー
ドを読み出すシーケンサ41、読出されたマイクロコード
を一時的に格納するレジスタ42、マイクロコードを解読
して各種制御信号を発生するマイクロコードデコーダ43
およびシーケンサ制御回路44を含む。
次に、本実施例を用いて第３図に示した矩形領域Ａの情
報を反時計回りに90度回転して領域Ｂに転送する処理に
ついて説明する。
報を反時計回りに90度回転して領域Ｂに転送する処理に
ついて説明する。
初期状態で、ホストプロセッサ（図示せず）から領域Ａ
の点SPの位置を示すビットアドレス（dADS）とそのワー
ドアドレス（EADS）が第５図のビットレジスタ11および
ワードレジスタ10に夫々設定され、さらに領域Ｂの点DP
の位置を示すビットアドレス（dADD）とそのワードアド
レス（EADD）がビットレジスタ13およびワードレジスタ
12に夫々設定される。それ以降の処理を第９図のフロー
チャートを参照して説明する。
の点SPの位置を示すビットアドレス（dADS）とそのワー
ドアドレス（EADS）が第５図のビットレジスタ11および
ワードレジスタ10に夫々設定され、さらに領域Ｂの点DP
の位置を示すビットアドレス（dADD）とそのワードアド
レス（EADD）がビットレジスタ13およびワードレジスタ
12に夫々設定される。それ以降の処理を第９図のフロー
チャートを参照して説明する。
デスティネーション領域Ｂの点DPを指示するビットアド
レス（dADD）がレジスタ13から読出され、バス101−４
を介して行アドレスレジスタ（Ｈレジスタ）20に入力さ
れる（ステップ）。さらに、ソース領域Ａの点SPを指
示するビットアドレス（dADS）がレジスタ11から読出さ
れ、バス101−２を介して列アドレスレジスタ（Ｖレジ
スタ）21に入力される（ステップ）。次に、ソース領
域Ａのワードアドレス（EADS）がレジスタ10から読み出
され、バス101−１を介してビデオメモリ５に印加され
る。これによってビデオメモリ５から読み出された点SP
を含むワードデータをＨレジスタ20のアドレス（デステ
ィネーション領域Ｂのビットアドレス:dADD）によって
指定された回転RAM3のアドレスに書込む（ステップ
）。次に、Ｈレジスタ20の内容をALL22によって＋１
して結果をＨレジスタ20に書込む（ステップ）。さら
に、＋１された内容とレジスタ26の内容（Ｎ−１）とを
比較器27で比較する。ここで、不一致ならばレジスタ10
のアドレス（EADS）がALU14によって＋Ｐされ、レジス
タ10に書込まれる（ステップ）。
レス（dADD）がレジスタ13から読出され、バス101−４
を介して行アドレスレジスタ（Ｈレジスタ）20に入力さ
れる（ステップ）。さらに、ソース領域Ａの点SPを指
示するビットアドレス（dADS）がレジスタ11から読出さ
れ、バス101−２を介して列アドレスレジスタ（Ｖレジ
スタ）21に入力される（ステップ）。次に、ソース領
域Ａのワードアドレス（EADS）がレジスタ10から読み出
され、バス101−１を介してビデオメモリ５に印加され
る。これによってビデオメモリ５から読み出された点SP
を含むワードデータをＨレジスタ20のアドレス（デステ
ィネーション領域Ｂのビットアドレス:dADD）によって
指定された回転RAM3のアドレスに書込む（ステップ
）。次に、Ｈレジスタ20の内容をALL22によって＋１
して結果をＨレジスタ20に書込む（ステップ）。さら
に、＋１された内容とレジスタ26の内容（Ｎ−１）とを
比較器27で比較する。ここで、不一致ならばレジスタ10
のアドレス（EADS）がALU14によって＋Ｐされ、レジス
タ10に書込まれる（ステップ）。
そして、ステップへ戻る。ステップ〜はＨレジス
タ20の内容がＮ−１になるまでくり返される。Ｈレジス
タ20の内容がＮ−１になると比較器27から一致信号28が
発生されステップに移る。Ｈレジスタ20の内容がＮ−
１になった時、ソース領域Ａの１つのブロックの読み出
しが終了する。
タ20の内容がＮ−１になるまでくり返される。Ｈレジス
タ20の内容がＮ−１になると比較器27から一致信号28が
発生されステップに移る。Ｈレジスタ20の内容がＮ−
１になった時、ソース領域Ａの１つのブロックの読み出
しが終了する。
ステップ以降は回転RAM3からビデオメモリ５のデステ
ィネーション領域への書込みが行なわれる。まず、回転
RAMにはＶレジスタ21によって指定される列アドレスが
入力される。この列アドレスはソース領域の点SPを指定
するビットアドレス（dADS）である。列アドレスによっ
て列方向の１ワード情報を回転RAM3から読出しこれをレ
ジスタ12に設定されているデスティネーション領域Ｂの
点DPのワードアドレスによって指定される位置に書込む
（ステップ）。しかる後、Ｖレジスタの内容を＋1 32
（ステップ）。＋１されたＶレジスタの内容がＮ−１
に等しいか否か比較回路22で比較される（ステップ
）。もし、一致信号28が発生されなければ、レジスタ
12の内容（EADD）がALU14で−Ｐされ、ステップへリ
ターンする（ステップ）。ステップで一致信号28が
発生すると、１ブロックの転送は終了する。以上の操作
によって点SPを含むソース領域Ａの１つのブロックが点
DPを含むデスティネーション領域Ｂの１ブロックに転送
される。
ィネーション領域への書込みが行なわれる。まず、回転
RAMにはＶレジスタ21によって指定される列アドレスが
入力される。この列アドレスはソース領域の点SPを指定
するビットアドレス（dADS）である。列アドレスによっ
て列方向の１ワード情報を回転RAM3から読出しこれをレ
ジスタ12に設定されているデスティネーション領域Ｂの
点DPのワードアドレスによって指定される位置に書込む
（ステップ）。しかる後、Ｖレジスタの内容を＋1 32
（ステップ）。＋１されたＶレジスタの内容がＮ−１
に等しいか否か比較回路22で比較される（ステップ
）。もし、一致信号28が発生されなければ、レジスタ
12の内容（EADD）がALU14で−Ｐされ、ステップへリ
ターンする（ステップ）。ステップで一致信号28が
発生すると、１ブロックの転送は終了する。以上の操作
によって点SPを含むソース領域Ａの１つのブロックが点
DPを含むデスティネーション領域Ｂの１ブロックに転送
される。
本発明と従来との大きな相違は、従来のメモリ制御装置
はソース領域から読み出したワード情報を回転RAMの０
番地から順に書込み、方向をかえてまた０番地から順に
読み出していたのに対し、本発明はデスティネーション
領域の点DPを指定するビットアドレス（dADD）を回転RA
Mに与えてソース領域の点SPを含むワード情報を書き込
み、以下dADDを１ずつ増加してＮ−１まで引き続くワー
ド情報を書き込み、一方読み出しはソース領域の点SPを
指定するビットアドレス（dADD）から順に読出している
所である。即ち、本発明は回転RAMを０番地から順にシ
ーケンシャルにアクセスするのではなく、dADDから順に
書込みdADSから順に読出すようにしている。この様子を
第10図の流れ図を参照して説明する。
はソース領域から読み出したワード情報を回転RAMの０
番地から順に書込み、方向をかえてまた０番地から順に
読み出していたのに対し、本発明はデスティネーション
領域の点DPを指定するビットアドレス（dADD）を回転RA
Mに与えてソース領域の点SPを含むワード情報を書き込
み、以下dADDを１ずつ増加してＮ−１まで引き続くワー
ド情報を書き込み、一方読み出しはソース領域の点SPを
指定するビットアドレス（dADD）から順に読出している
所である。即ち、本発明は回転RAMを０番地から順にシ
ーケンシャルにアクセスするのではなく、dADDから順に
書込みdADSから順に読出すようにしている。この様子を
第10図の流れ図を参照して説明する。
ソース領域Ａの点SPはワードアドレス（EADS）とビット
アドレス（dADS）によって指定され、デスティネーショ
ン領域Ｂの点DPはワードアドレス（EADD）とビットアド
レス（dADD）によって指定される。ここで、アドレスの
上位をワードアドレス，下位をビットアドレスとして定
義することができる。ビデオメモリ５にワードアドレス
（EADS）を与えて点SPを含む１ワード情報を読み出し、
これを回転RAM3のアドレスdADD:デスティネーション領
域Ｂの点DPのビットアドレス）に書込む。以下、EADSを
１ずつ増加してＮ−１になるまで順次ソース領域Ａのワ
ード情報を回転RAMに書込む。この書込みは行方向に行
なわれる。次に、回転RAMにソース領域Ａの点SPのビッ
トアドレス（dADS）を与えて点SPを含む列方向のワード
情報を読み出し、これをデスティネーション領域Ｂのワ
ードアドレス（EADD）に書込む。以下、dADSを１ずつ増
加してＮ−１になるまで回転RAM3から列方向にワード情
報を読出しビデオメモリ５に書込む。このようにして、
ソース領域ＡのブロックＡ′０内の不効情報S1,S2,……
が90度回転されてデスティネーション領域Ｂに不効情報
D1,D2,……として書込まれる。
アドレス（dADS）によって指定され、デスティネーショ
ン領域Ｂの点DPはワードアドレス（EADD）とビットアド
レス（dADD）によって指定される。ここで、アドレスの
上位をワードアドレス，下位をビットアドレスとして定
義することができる。ビデオメモリ５にワードアドレス
（EADS）を与えて点SPを含む１ワード情報を読み出し、
これを回転RAM3のアドレスdADD:デスティネーション領
域Ｂの点DPのビットアドレス）に書込む。以下、EADSを
１ずつ増加してＮ−１になるまで順次ソース領域Ａのワ
ード情報を回転RAMに書込む。この書込みは行方向に行
なわれる。次に、回転RAMにソース領域Ａの点SPのビッ
トアドレス（dADS）を与えて点SPを含む列方向のワード
情報を読み出し、これをデスティネーション領域Ｂのワ
ードアドレス（EADD）に書込む。以下、dADSを１ずつ増
加してＮ−１になるまで回転RAM3から列方向にワード情
報を読出しビデオメモリ５に書込む。このようにして、
ソース領域ＡのブロックＡ′０内の不効情報S1,S2,……
が90度回転されてデスティネーション領域Ｂに不効情報
D1,D2,……として書込まれる。
以上のように本発明によればシフト操作を用いることな
く高速にブロック転送を行なうことができる。さらに、
ソース領域のブロックＡ′０内の有効情報はデスティネ
ーション領域のブロックＢ′０内に収められるので、従
来のようにシフトによってはみだした一部の情報を隣接
するブロックに書込む必要がなくなり、複雑なマスク処
理は不要となる。１ワードの情報は１回の読み出しと１
回の書込みでデスティネーション領域に移すことがで
き、効率のよいブロック転送が可能となる。
く高速にブロック転送を行なうことができる。さらに、
ソース領域のブロックＡ′０内の有効情報はデスティネ
ーション領域のブロックＢ′０内に収められるので、従
来のようにシフトによってはみだした一部の情報を隣接
するブロックに書込む必要がなくなり、複雑なマスク処
理は不要となる。１ワードの情報は１回の読み出しと１
回の書込みでデスティネーション領域に移すことがで
き、効率のよいブロック転送が可能となる。
なお、ブロックＡ′０の転送に引き続きブロックＡ′０
の右側に隣接するブロックを転送する時はワードアドレ
スEADSを＋Ｎし、下側に隣接するブロックを転送する時
はレジスタ10の内容を＋Ｐすればよい。さらに、Ｎ×Ｎ
ビットのブロック内のすべての情報が転送されるべき有
効な情報である時はdADS,dADDを夫々“0"にすればよ
く、第６図のマルチプレクサ２ケはデータ“0"を選択す
る。
の右側に隣接するブロックを転送する時はワードアドレ
スEADSを＋Ｎし、下側に隣接するブロックを転送する時
はレジスタ10の内容を＋Ｐすればよい。さらに、Ｎ×Ｎ
ビットのブロック内のすべての情報が転送されるべき有
効な情報である時はdADS,dADDを夫々“0"にすればよ
く、第６図のマルチプレクサ２ケはデータ“0"を選択す
る。
第６図の実施例の回転RAMアドレス作成回路のうちＨレ
ジスタ20およびＶレジスタ21を除く他の回路を描画制御
回路の中に入れることによって、第１図に示すメモリ制
御装置を第２図のように変更してもよい。第２図では、
描画制御回路がマイクロROMのみならず演算処理回路（A
LU）を有し、アドレスバス101およびデータバス100を介
して他の回路を制御するように構成されている。第１
図，第２図において、信号102は回転RAMに印加される行
列切換信号，信号105はリード／ライト制御信号，信号1
04は１ブロックの転送終了を指示する信号である。
ジスタ20およびＶレジスタ21を除く他の回路を描画制御
回路の中に入れることによって、第１図に示すメモリ制
御装置を第２図のように変更してもよい。第２図では、
描画制御回路がマイクロROMのみならず演算処理回路（A
LU）を有し、アドレスバス101およびデータバス100を介
して他の回路を制御するように構成されている。第１
図，第２図において、信号102は回転RAMに印加される行
列切換信号，信号105はリード／ライト制御信号，信号1
04は１ブロックの転送終了を指示する信号である。
本発明は、回転RAMから読み出されたデータが、結果的
にデスティネーション側のドット位置に合うようにあら
かじめソース側データの回転RAMへの書込み記憶位置を
決定することにより、回転RAMから読み出されたデータ
をそのまま、デスティネーション側へ書き込むことがで
き、高速のブロック転送を実現できる効果がある。
にデスティネーション側のドット位置に合うようにあら
かじめソース側データの回転RAMへの書込み記憶位置を
決定することにより、回転RAMから読み出されたデータ
をそのまま、デスティネーション側へ書き込むことがで
き、高速のブロック転送を実現できる効果がある。
第１図は本発明の一実施例のブロック図、第２図は他の
実施例のブロック図、第３図はビデオメモリのメモリマ
ップとブロック転送を示す図、第４図は従来のブロック
転送の流れ図、第５図は第１図のアドレス算出回路の内
部ブロック図、第６図は回転RAMアドレス生成回路の内
部ブロック図、第７図は回転RAMの内部ブロック図、第
８図は描画制御回路の内部ブロック図、第９図は本発明
によるブロック転送の手順を示すフローチャート、第10
図は本発明のブロック転送の流れを示す図である。 １……アドレス算出回路、２……描画制御回路、３……
回転RAM、４……回転RAMアドレス生成回路、５……ビデ
オメモリ、100…データバス、101……アドレスバス。
実施例のブロック図、第３図はビデオメモリのメモリマ
ップとブロック転送を示す図、第４図は従来のブロック
転送の流れ図、第５図は第１図のアドレス算出回路の内
部ブロック図、第６図は回転RAMアドレス生成回路の内
部ブロック図、第７図は回転RAMの内部ブロック図、第
８図は描画制御回路の内部ブロック図、第９図は本発明
によるブロック転送の手順を示すフローチャート、第10
図は本発明のブロック転送の流れを示す図である。 １……アドレス算出回路、２……描画制御回路、３……
回転RAM、４……回転RAMアドレス生成回路、５……ビデ
オメモリ、100…データバス、101……アドレスバス。
Claims (1)
- 【請求項１】ソース領域とデスティネーション領域とを
有する表示メモリと、前記ソース領域からワード（Ｎビ
ット）単位で読出された情報を一時記憶する回転メモリ
と、前記表示メモリおよび回転メモリのリード／ライト
を制御する制御手段とを有し、前記回転メモリを用いて
Ｎ×Ｎビットの矩形領域を１ブロックとしてブロック単
位で前記ソース領域から前記デスティネーション領域へ
情報を転送するメモリ制御装置において、前記制御手段
はソース領域から読出した情報を前記デスティネーショ
ン領域を指定するワードのビットアドレスを前記回転メ
モリのワード方向のアドレスとして用いて前記回転メモ
リに行方向に書込み、前記ソース領域を指定するワード
のビットアドレスを用いて列方向に前記回転メモリから
情報を読出し、読出した情報を前記デスティネーション
領域を指定するワードアドレスに書込むことを特徴とす
るメモリ制御装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61-70116 | 1986-03-27 | ||
| JP7011686 | 1986-03-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6312072A JPS6312072A (ja) | 1988-01-19 |
| JPH0715706B2 true JPH0715706B2 (ja) | 1995-02-22 |
Family
ID=13422255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7201487A Expired - Lifetime JPH0715706B2 (ja) | 1986-03-27 | 1987-03-25 | メモリ制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5095422A (ja) |
| EP (1) | EP0239119B1 (ja) |
| JP (1) | JPH0715706B2 (ja) |
| DE (1) | DE3784533T2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0235456B1 (en) * | 1985-12-13 | 1999-03-24 | Canon Kabushiki Kaisha | Image processing apparatus and method with blocks of compressed data |
| US4763251A (en) * | 1986-01-17 | 1988-08-09 | International Business Machines Corporation | Merge and copy bit block transfer implementation |
| JPH06101039B2 (ja) * | 1988-05-11 | 1994-12-12 | 富士通株式会社 | ウインドウ画像データの読出処理方式 |
| JP2552366B2 (ja) * | 1989-08-30 | 1996-11-13 | 株式会社テック | ビットブロック転送制御装置 |
| JPH0455986A (ja) * | 1990-06-26 | 1992-02-24 | Toshiba Corp | 画像処理装置 |
| KR950005650B1 (ko) * | 1992-10-29 | 1995-05-27 | 대우전자주식회사 | 어드레스 변환 방법 및 장치 |
| US6226016B1 (en) * | 1996-02-05 | 2001-05-01 | Seiko Epson Corporation | Display apparatus and method capable of rotating an image by 180 degrees |
| DE19612417B4 (de) * | 1996-03-28 | 2004-02-19 | OCé PRINTING SYSTEMS GMBH | Verfahren und Schaltungsanordnung zum Ändern von Bilddaten |
| US5774135A (en) * | 1996-11-05 | 1998-06-30 | Vlsi, Technology, Inc. | Non-contiguous memory location addressing scheme |
| US5917506A (en) * | 1996-12-05 | 1999-06-29 | Winbond Electronics Corp. | Fast data alignment display queue structure for image block transfer |
| US6159918A (en) * | 1998-12-16 | 2000-12-12 | Unilever Home & Personal Care U.S.A., Division Of Conopco, Inc. | Transparent/translucent liquid enzyme compositions in clear bottles comprising UV absorber |
| JP4207335B2 (ja) * | 1999-10-26 | 2009-01-14 | ソニー株式会社 | 記録装置、記録再生システム |
| JP4018855B2 (ja) * | 1999-11-22 | 2007-12-05 | Ｎｅｃアクセステクニカ株式会社 | タッチパネル入力座標変換装置およびタッチパネル入力座標変換方法 |
| US8134577B2 (en) * | 2007-09-04 | 2012-03-13 | Lg Electronics Inc. | System and method for changing orientation of an image in a display device |
| US20110234636A1 (en) * | 2010-03-24 | 2011-09-29 | Dsp Group Ltd. | Method and integrated circuit for image manipulation |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1547119A (en) * | 1977-12-09 | 1979-06-06 | Ibm | Image rotation apparatus |
| JPS5776649A (en) * | 1980-10-31 | 1982-05-13 | Toshiba Corp | Picture information display device |
| JPS57191773A (en) * | 1981-05-21 | 1982-11-25 | Fujitsu Ltd | Image data rotating system |
| JPS58110255A (ja) * | 1981-12-25 | 1983-06-30 | Hitachi Ltd | プリンタ制御装置 |
| JPS58159184A (ja) * | 1982-03-17 | 1983-09-21 | Nec Corp | 画像回転装置 |
| JPS6073682A (ja) * | 1983-09-30 | 1985-04-25 | 株式会社東芝 | グラフイツクメモリ内デ−タ転送方式 |
| JPS6073671A (ja) * | 1983-09-30 | 1985-04-25 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | パタ−ン処理装置 |
| US4545069A (en) * | 1983-10-31 | 1985-10-01 | Xerox Corporation | Rotation of digital images |
| CA1231186A (en) * | 1983-12-20 | 1988-01-05 | Takatoshi Ishii | Display control system |
| US4627020A (en) * | 1983-12-30 | 1986-12-02 | International Business Machines Corporation | Method for rotating a binary image |
| EP0158314B1 (en) * | 1984-04-10 | 1993-07-21 | Ascii Corporation | Video display control system |
| JPS60231235A (ja) * | 1984-04-27 | 1985-11-16 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | イメ−ジ処理システム |
| JPS619762A (ja) * | 1984-06-25 | 1986-01-17 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | イメ−ジ処理装置 |
| FR2566950B1 (fr) * | 1984-06-29 | 1986-12-26 | Texas Instruments France | Processeur de points d'images video, systeme de visualisation en comportant application et procede pour sa mise en oeuvre |
| US4736442A (en) * | 1985-05-23 | 1988-04-05 | Kornfeld Cary D | System and method for orthogonal image transformation |
| US4829294A (en) * | 1986-06-25 | 1989-05-09 | Hitachi, Ltd. | Document processing method and system using multiwindow |
| JPS6370381A (ja) * | 1986-09-12 | 1988-03-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | イメ−ジ・デ−タの回転方法 |
| JPH0773920B2 (ja) * | 1986-11-17 | 1995-08-09 | 日本電気株式会社 | ｎ×ｎビットドットマトリックス９０゜回転回路 |
-
1987
- 1987-03-25 JP JP7201487A patent/JPH0715706B2/ja not_active Expired - Lifetime
- 1987-03-27 DE DE8787104582T patent/DE3784533T2/de not_active Expired - Lifetime
- 1987-03-27 EP EP87104582A patent/EP0239119B1/en not_active Expired - Lifetime
-
1990
- 1990-07-02 US US07/547,410 patent/US5095422A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3784533T2 (de) | 1993-07-15 |
| DE3784533D1 (de) | 1993-04-15 |
| EP0239119B1 (en) | 1993-03-10 |
| JPS6312072A (ja) | 1988-01-19 |
| EP0239119A3 (en) | 1990-02-07 |
| US5095422A (en) | 1992-03-10 |
| EP0239119A2 (en) | 1987-09-30 |
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|---|---|---|---|
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