JPS61264378A - 記憶回路 - Google Patents
記憶回路Info
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- JPS61264378A JPS61264378A JP60105844A JP10584485A JPS61264378A JP S61264378 A JPS61264378 A JP S61264378A JP 60105844 A JP60105844 A JP 60105844A JP 10584485 A JP10584485 A JP 10584485A JP S61264378 A JPS61264378 A JP S61264378A
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- JP
- Japan
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- memory circuit
- data
- selector
- memory
- write
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- Controls And Circuits For Display Device (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、記憶素子に係り、特に高速グラフィックディ
スプレイの7レームバツフアに好適な記憶回路に関する
。
スプレイの7レームバツフアに好適な記憶回路に関する
。
グラフィック・ディスプレイ装置は、表示分解能の向上
に伴い、大容量の表示情報記憶用メモリすなわちフレー
ムバッファを必要とし始めている。フレームバッファの
大容量化は、グラフィックデータの表示を行う際に、多
くのメモリアクセスを行うこととなり、高速な読み書き
を実行する必要が生じるようになる。従来、このような
問題に対処する方法としては、処理の分散化がある。
に伴い、大容量の表示情報記憶用メモリすなわちフレー
ムバッファを必要とし始めている。フレームバッファの
大容量化は、グラフィックデータの表示を行う際に、多
くのメモリアクセスを行うこととなり、高速な読み書き
を実行する必要が生じるようになる。従来、このような
問題に対処する方法としては、処理の分散化がある。
例えば、処理の分散化の一例としては、フレームバッフ
ァで処理の一部を実行する方法がある。この方法による
フレームバッファの記憶回路の構成例を第2図に示す。
ァで処理の一部を実行する方法がある。この方法による
フレームバッファの記憶回路の構成例を第2図に示す。
第2図において、1は演算器、2はメモリ、3は演算器
の機能指定レジスタ、4は書き込みマスクレジスタであ
る。フレームバッファにデータを書き込む場合には、デ
ータ幅はビットを単位としたものとなり、メモリのワー
ド構成のピット数と異なる場合カ多い。このため、フレ
ームバッファヘノ書き込み処理は、ビットを単位とした
演算とビットを単位とした書き込みを行わなければなら
ない。
の機能指定レジスタ、4は書き込みマスクレジスタであ
る。フレームバッファにデータを書き込む場合には、デ
ータ幅はビットを単位としたものとなり、メモリのワー
ド構成のピット数と異なる場合カ多い。このため、フレ
ームバッファヘノ書き込み処理は、ビットを単位とした
演算とビットを単位とした書き込みを行わなければなら
ない。
第2図の例では、ビットを単位とした演算は、演算器1
と演算機能指定レジスタ3により実行シ、ヒツト単位の
書き込みはマスクレジスタ4による書き込みが有効なビ
ットだけを書くことで実行する。さらに1このフレーム
バッファでは、データ処理装置からのデータDを書くサ
イクルで、メモリのリード・モディファイ・ライトを実
行するため、通常のメモリで同様の動作をする時に必要
なメモリ2のデータDOのリード動作も不要となり、高
速化が図れる。
と演算機能指定レジスタ3により実行シ、ヒツト単位の
書き込みはマスクレジスタ4による書き込みが有効なビ
ットだけを書くことで実行する。さらに1このフレーム
バッファでは、データ処理装置からのデータDを書くサ
イクルで、メモリのリード・モディファイ・ライトを実
行するため、通常のメモリで同様の動作をする時に必要
なメモリ2のデータDOのリード動作も不要となり、高
速化が図れる。
処理の分散化を図るもう1つの例を第5図に示す。第3
図は2台のデータ処理装置1oと10’が共通パス11
を介してフレームバッファ用メモリ9″と接続したグラ
フィックディスプレイ装置の構成例である。第3図の例
では、フレームバッファ用メモリ9“の領域なα、b2
つに分割し、αをデータ処理装置1oで、bをデータ処
理装置10′で描画処理をするシステムである。このシ
ステムで描画した例を第4図に示す。フレームバッファ
用メモリ9“は、CRTに表示され、2分割した領域は
図に示すように上下に分けられている。メモリ9“上に
例えば円を描画する場合には、円弧αα′α″をデータ
処理装置10で、円弧βIfをデータ処理装置10′で
並列に描画する。円の描画処理は、円の座標計算と座標
点のフレームバッファへの書き込み処理の2つに大別で
き、計算処理が書き込み処理に比べ時間がかかる場合は
、計算処理が2台の処理装置10及び10′で分担され
るため描画時間は速くなる。しかしながら、書き込み処
理の時間が長くなると、2台の処理装置はフレームバッ
ファ用メモリ9“のアクセスで競合するため、2台で処
理する効果は小さくなる。近年、LSI技術の進歩に伴
い、データ処理装置の計算処理時間が短くなっており、
相対的に書き込み処理時間が長くなるため、メモリアク
セスの回数を減少する第2図に示したフレームバッファ
用メモリ9′を使う必要が出始めている。
図は2台のデータ処理装置1oと10’が共通パス11
を介してフレームバッファ用メモリ9″と接続したグラ
フィックディスプレイ装置の構成例である。第3図の例
では、フレームバッファ用メモリ9“の領域なα、b2
つに分割し、αをデータ処理装置1oで、bをデータ処
理装置10′で描画処理をするシステムである。このシ
ステムで描画した例を第4図に示す。フレームバッファ
用メモリ9“は、CRTに表示され、2分割した領域は
図に示すように上下に分けられている。メモリ9“上に
例えば円を描画する場合には、円弧αα′α″をデータ
処理装置10で、円弧βIfをデータ処理装置10′で
並列に描画する。円の描画処理は、円の座標計算と座標
点のフレームバッファへの書き込み処理の2つに大別で
き、計算処理が書き込み処理に比べ時間がかかる場合は
、計算処理が2台の処理装置10及び10′で分担され
るため描画時間は速くなる。しかしながら、書き込み処
理の時間が長くなると、2台の処理装置はフレームバッ
ファ用メモリ9“のアクセスで競合するため、2台で処
理する効果は小さくなる。近年、LSI技術の進歩に伴
い、データ処理装置の計算処理時間が短くなっており、
相対的に書き込み処理時間が長くなるため、メモリアク
セスの回数を減少する第2図に示したフレームバッファ
用メモリ9′を使う必要が出始めている。
第2図のメモリを第3図のシステムのフレームバッファ
に適用する場合、第4図のように、同一処理を分担する
場合は、メモリのモディファイ機能は同一となり問題は
ないが、第5図のように、一方は図形描画、他方は文字
描画と異なった描画処理を実行する場合、モディファイ
機能も異なったものとなるため、2台のデータ処理装置
が独立してフレームバッファをアクセスすることができ
ず、データ処理装置間での協調制御を行うこととなり、
高速化が図れないという問題がでてくる。
に適用する場合、第4図のように、同一処理を分担する
場合は、メモリのモディファイ機能は同一となり問題は
ないが、第5図のように、一方は図形描画、他方は文字
描画と異なった描画処理を実行する場合、モディファイ
機能も異なったものとなるため、2台のデータ処理装置
が独立してフレームバッファをアクセスすることができ
ず、データ処理装置間での協調制御を行うこととなり、
高速化が図れないという問題がでてくる。
従来は第4図のような同一処理を分担することが行われ
ていたが、最近では、マルチウィンドウシステムなどに
代表されるように、第5図のような異なった処理を分担
して実行する必要がでてきており、この点について配慮
したメモリ回路とはなっていない。
ていたが、最近では、マルチウィンドウシステムなどに
代表されるように、第5図のような異なった処理を分担
して実行する必要がでてきており、この点について配慮
したメモリ回路とはなっていない。
なお、この種のリード・モディファイ・ライト動作を用
いたフレームバッファの例としては、例えば、日経エレ
クトロニクス’84.8.27号の「1280 x 1
024画素のグラフィックディスプレイ用フレームバッ
ファをニブルモード付キロ4KRAMで設計J (p、
227〜245)なとで示される。
いたフレームバッファの例としては、例えば、日経エレ
クトロニクス’84.8.27号の「1280 x 1
024画素のグラフィックディスプレイ用フレームバッ
ファをニブルモード付キロ4KRAMで設計J (p、
227〜245)なとで示される。
本発明の目的は、上記問題に対処して高速グラフィック
ディスプレイ装置を実現するために、マルチプロセッサ
による並行処理に適したフレームバッファ構成用の記憶
回路を提供すること(支)ある。
ディスプレイ装置を実現するために、マルチプロセッサ
による並行処理に適したフレームバッファ構成用の記憶
回路を提供すること(支)ある。
1つの資源を複数の処理装置で共用する場合、資源の排
他利用制御を行う必要がある。また、複数の処理装置が
1つの処理を分担することで高速化を行う場合、処理及
び資源利用を協調して行わなければならない。このよう
な、排他制御及び協調制御は、一般には処理装置のプロ
グラムで実現しているため若干の処理時間が必要である
。
他利用制御を行う必要がある。また、複数の処理装置が
1つの処理を分担することで高速化を行う場合、処理及
び資源利用を協調して行わなければならない。このよう
な、排他制御及び協調制御は、一般には処理装置のプロ
グラムで実現しているため若干の処理時間が必要である
。
共用する資源としては、周辺装置と記憶装置の2種類に
大別されるが、周辺装置は、処理装置が利用を開始する
としばらく占有する形の利用形態を取り、記憶装置は、
アクセス時に優先制御によりアクセス権を取るために占
有することを無視すると、非同期にいつでも使えるよう
な利用形態を取っていた。このように、利用形態が異な
りている理由は、周辺装置は動作を開始すると、内部で
動作モードを持ち、モードが遷移していくため、途中で
処理を中断することが困難であり、逆に、記憶装置では
、データの読み出しあるいは書き込みは、処理装置がア
クセスしたタイミングで終了し、内部動作モードがアク
セス終了後に継続しないことによる。このような分類が
なされている資源に、リード・モディファイ・ライト動
作を行う記憶装置をあてはめると、内部状態としてモデ
ィファイ機能を有しているが、内部動作モードがアクセ
ス後に継続しないという、処理装置よりも高速動作を行
う周辺装置として位置付けられる。したがりて、高速動
作を行う装置を低速な処理装置のプログラムで排他制御
あるいは協調制御することは、オーバーヘッドが大きく
なるので、ハードウェアで対処することが必須となる。
大別されるが、周辺装置は、処理装置が利用を開始する
としばらく占有する形の利用形態を取り、記憶装置は、
アクセス時に優先制御によりアクセス権を取るために占
有することを無視すると、非同期にいつでも使えるよう
な利用形態を取っていた。このように、利用形態が異な
りている理由は、周辺装置は動作を開始すると、内部で
動作モードを持ち、モードが遷移していくため、途中で
処理を中断することが困難であり、逆に、記憶装置では
、データの読み出しあるいは書き込みは、処理装置がア
クセスしたタイミングで終了し、内部動作モードがアク
セス終了後に継続しないことによる。このような分類が
なされている資源に、リード・モディファイ・ライト動
作を行う記憶装置をあてはめると、内部状態としてモデ
ィファイ機能を有しているが、内部動作モードがアクセ
ス後に継続しないという、処理装置よりも高速動作を行
う周辺装置として位置付けられる。したがりて、高速動
作を行う装置を低速な処理装置のプログラムで排他制御
あるいは協調制御することは、オーバーヘッドが大きく
なるので、ハードウェアで対処することが必須となる。
リード・モディファイ・ライトを行うメモリは内部状態
のみが問題で、内部動作モードは考えなくてよいため、
処理装置対応に内部状態を切り換える。
のみが問題で、内部動作モードは考えなくてよいため、
処理装置対応に内部状態を切り換える。
従って、本発明は、データの読み出し、書き込み及び保
存が任意に行える記憶素子と、外部からの第1のデータ
と記憶素子内の第2のデータを演算する演算器よりなる
記憶回路において、外部から演算機能を指定する手段と
外部から書き込み制御をビット単位に行う手段を設け、
演算機能の指定手段は、外部からの複数の演算機能指定
データの1つを選択するセレクタにセレクト制御信号を
与え、ビット単位の書き込み制御手段は、外部からの複
数のビット書き込み制御データの1つを選択するセレク
タにセレクト制御信号を与えて、リード・モディファイ
・ライト動作を行うフレームバッファ用メモリを共用で
きるようにすることを特徴とする。
存が任意に行える記憶素子と、外部からの第1のデータ
と記憶素子内の第2のデータを演算する演算器よりなる
記憶回路において、外部から演算機能を指定する手段と
外部から書き込み制御をビット単位に行う手段を設け、
演算機能の指定手段は、外部からの複数の演算機能指定
データの1つを選択するセレクタにセレクト制御信号を
与え、ビット単位の書き込み制御手段は、外部からの複
数のビット書き込み制御データの1つを選択するセレク
タにセレクト制御信号を与えて、リード・モディファイ
・ライト動作を行うフレームバッファ用メモリを共用で
きるようにすることを特徴とする。
以下、本発明の一実施例を図面を用いて詳細に説明する
。第1図は本発明の一実施例の7レ一ムバツフア用記憶
回路の構成である。1はす−ド、モディファイ・ライト
動作のモディファイ機能を実現する演算器(LU )、
2はデータを記憶するメモリ、6及び4は演算器の演算
機能を指定する演算機能指定レジスタ、5は演算機能を
選択する演算機能セレクタ、6及び7は書き込みマスク
データを保持する書き込みマスクレジスタ、8は書き込
みマスクデータを選択する書き込みマスクセレクタ、D
は共通バスからの書き込みデータ、Cは、演算機能セレ
クタ5及び書き込みマスクセレクタ8に対するセレクト
信号である。第6図は本発明の一実施例の7レ一ムバツ
7ア用記tt回路9をマルチプロセッサシステムに適用
した構成例を示すブロック図である。10及び10′は
データ処理装置、11は共通バス、12はアドレスデコ
ード回路である。
。第1図は本発明の一実施例の7レ一ムバツフア用記憶
回路の構成である。1はす−ド、モディファイ・ライト
動作のモディファイ機能を実現する演算器(LU )、
2はデータを記憶するメモリ、6及び4は演算器の演算
機能を指定する演算機能指定レジスタ、5は演算機能を
選択する演算機能セレクタ、6及び7は書き込みマスク
データを保持する書き込みマスクレジスタ、8は書き込
みマスクデータを選択する書き込みマスクセレクタ、D
は共通バスからの書き込みデータ、Cは、演算機能セレ
クタ5及び書き込みマスクセレクタ8に対するセレクト
信号である。第6図は本発明の一実施例の7レ一ムバツ
7ア用記tt回路9をマルチプロセッサシステムに適用
した構成例を示すブロック図である。10及び10′は
データ処理装置、11は共通バス、12はアドレスデコ
ード回路である。
以下、本実施例の動作例について説明する。
第1図及び第6図において、本発明の説明に不要なメモ
リデータのリードのデータバス及びメモリブロックのア
ドレスデコード回路、リード・モディファイ・ライト制
御回路等は見易さのため省略しである。本実施例では、
記憶回路9は8QOOOOH番地から9FFFFFH番
地までにアドレスを割付けられており、記憶回路9の容
量は1Mバイトである。ここで番地のHは16進数であ
ることを示しており単位はバイトである。8QOOOO
Hから9 FFFFFHまででは2Mバイトのアドレス
空間となり、記憶回路9は二重にアドレスを占有してい
る。記憶回路9の二重占有の方法は、8QOOOOH番
地と900000H番地が同一のバイトデータとなり、
以下同様に8FFFFFH番地と9 FFFFFH番地
FF−のバイトデータとなるように構成しである。した
がって、処理装置10が8XXXXXH番地を読んだデ
ータと9xxxXxH番地を読んだデータは、xxxx
xが同じであれば同一となる。
リデータのリードのデータバス及びメモリブロックのア
ドレスデコード回路、リード・モディファイ・ライト制
御回路等は見易さのため省略しである。本実施例では、
記憶回路9は8QOOOOH番地から9FFFFFH番
地までにアドレスを割付けられており、記憶回路9の容
量は1Mバイトである。ここで番地のHは16進数であ
ることを示しており単位はバイトである。8QOOOO
Hから9 FFFFFHまででは2Mバイトのアドレス
空間となり、記憶回路9は二重にアドレスを占有してい
る。記憶回路9の二重占有の方法は、8QOOOOH番
地と900000H番地が同一のバイトデータとなり、
以下同様に8FFFFFH番地と9 FFFFFH番地
FF−のバイトデータとなるように構成しである。した
がって、処理装置10が8XXXXXH番地を読んだデ
ータと9xxxXxH番地を読んだデータは、xxxx
xが同じであれば同一となる。
アドレスデコーダ12は番地の上位−桁が偶数の時0を
出力し、奇数の時1を出力する回路である。演算器1の
演算機能は第7図に示す16糧類の論理演算である。
出力し、奇数の時1を出力する回路である。演算器1の
演算機能は第7図に示す16糧類の論理演算である。
この16種数の演算を指定するため、演算コードデータ
FCは4ビツトのデータであり、演算機能指定レジスタ
3,4及び演算機能セレクタも4ビツト構成である。メ
モリ2は、16ビツトをワードとした構成であるため、
書き込みマスクレジスタ6.7及び書き込みマスクセレ
クタも16ビツト構成である。
FCは4ビツトのデータであり、演算機能指定レジスタ
3,4及び演算機能セレクタも4ビツト構成である。メ
モリ2は、16ビツトをワードとした構成であるため、
書き込みマスクレジスタ6.7及び書き込みマスクセレ
クタも16ビツト構成である。
次に、データ処理装置10が、フレームノくツファ用メ
モリ9にライトアクセスをする場合の動作例を説明する
。データ処理装置10はあらかじめ演算機能指定レジス
タ6に機能コードFOを、書き込みマスクレジスタ6に
マスクデータMOを設定しである。データ処理装置10
が例えば8QOOOOH番地にライトアクセスを行うと
、メモリアクセスのタイミングは第8図に示すような、
リード・モディファイ・ライトの順に実行をする。
モリ9にライトアクセスをする場合の動作例を説明する
。データ処理装置10はあらかじめ演算機能指定レジス
タ6に機能コードFOを、書き込みマスクレジスタ6に
マスクデータMOを設定しである。データ処理装置10
が例えば8QOOOOH番地にライトアクセスを行うと
、メモリアクセスのタイミングは第8図に示すような、
リード・モディファイ・ライトの順に実行をする。
データ処理装置10が8QOOOOH番地をアドレスバ
スに出力することで、アドレスデコーダ12は0を出力
し、演算機能セレクタ5は演算機能指定レジスタ3を選
択し、演算コードデータFCとしてFOを演算器1に出
力する。
スに出力することで、アドレスデコーダ12は0を出力
し、演算機能セレクタ5は演算機能指定レジスタ3を選
択し、演算コードデータFCとしてFOを演算器1に出
力する。
この時、書き込みマスクセレクタ8は書き込みマスクレ
ジスタ6を選択し、郁としてMOをメモリ2に出力する
。第8図において、リードの期間で800000H番地
のデータが読み出され、データ処理装置10からの書き
込みデータDとモディファイの期間に演算器1でFOに
従って演算し、ライトの期間にMOのデータに従って書
き込む。なお、書き込みマスクデータは0が書き込み禁
止で、1が書き込み可であるため、通常の書き込みには
、 MOとしてFFHを指定する。データ処理装置10
′が7レームバツ7ア9をアクセスする場合は、あらか
じめ演算機能指定レジスタ4に機能コードF1を、書き
込みマスクレジスタ7にマスクデータM1を設定する。
ジスタ6を選択し、郁としてMOをメモリ2に出力する
。第8図において、リードの期間で800000H番地
のデータが読み出され、データ処理装置10からの書き
込みデータDとモディファイの期間に演算器1でFOに
従って演算し、ライトの期間にMOのデータに従って書
き込む。なお、書き込みマスクデータは0が書き込み禁
止で、1が書き込み可であるため、通常の書き込みには
、 MOとしてFFHを指定する。データ処理装置10
′が7レームバツ7ア9をアクセスする場合は、あらか
じめ演算機能指定レジスタ4に機能コードF1を、書き
込みマスクレジスタ7にマスクデータM1を設定する。
データ処理装置10がアクセスした8QOOOOH番地
と同一のデータを処理するためには、データ処理装置1
0′は9QOOOOH番地にライトアクセスする。デー
タ処理装置10′のライトアクセスのタイミングチャー
トを第8図で、説明する。このときは、アドレスデコー
ダ12の出力信号Cがアクセス中1であることと、モデ
ィファイの機能コードがFlであることと、ライトのマ
スクがMlであることが異なる。
と同一のデータを処理するためには、データ処理装置1
0′は9QOOOOH番地にライトアクセスする。デー
タ処理装置10′のライトアクセスのタイミングチャー
トを第8図で、説明する。このときは、アドレスデコー
ダ12の出力信号Cがアクセス中1であることと、モデ
ィファイの機能コードがFlであることと、ライトのマ
スクがMlであることが異なる。
本実施例では、データ処理装置10及び10′のそれぞ
れに対応して、演算指定レジスタと書き込みマスクレジ
スタを持っているため、データ処理装置10及び10′
が非同期で独立にフレームバッファ用メモリ9にライト
アクセスをした場合でも、データ処理装置毎にリード・
モディファイ・ライト動作のモディファイ機能の指定及
びマスクライトの指定がなされるため、データ処理装置
間での協調制御をする必要がなく、フレームバッファ用
メモリ9に対するアクセス競合によるアクセス遅延以外
は、相互干渉無しに描画処理の実行が可能となる。
れに対応して、演算指定レジスタと書き込みマスクレジ
スタを持っているため、データ処理装置10及び10′
が非同期で独立にフレームバッファ用メモリ9にライト
アクセスをした場合でも、データ処理装置毎にリード・
モディファイ・ライト動作のモディファイ機能の指定及
びマスクライトの指定がなされるため、データ処理装置
間での協調制御をする必要がなく、フレームバッファ用
メモリ9に対するアクセス競合によるアクセス遅延以外
は、相互干渉無しに描画処理の実行が可能となる。
従って、本実施例は、座標計算等の演算処理に時間がか
かる場合には、2台のデータ処理装置で処理を分担する
ことにより、演算処理時間の短縮が図れるので、描画時
間が短縮され、7レームバツ7ア書き込み処理に時間が
かかる場合には、リード・モディファイ・ライトを用い
たことによりアクセス回数の削減が図れるので、描画時
間が短縮され、高速なグラフィック・ディスプレイシス
テムが実現できる。
かる場合には、2台のデータ処理装置で処理を分担する
ことにより、演算処理時間の短縮が図れるので、描画時
間が短縮され、7レームバツ7ア書き込み処理に時間が
かかる場合には、リード・モディファイ・ライトを用い
たことによりアクセス回数の削減が図れるので、描画時
間が短縮され、高速なグラフィック・ディスプレイシス
テムが実現できる。
なお、本実施例では、データ処理装置を2台としたが、
5台以上にした場合も同様の考えで実現できることは言
うまでもない。
5台以上にした場合も同様の考えで実現できることは言
うまでもない。
また、1台のデータ処理装置で複数のタスクを起動し、
タスク毎に違ったアドレスを割当てることで並列描画処
理をするシステムに適用できることも明らかである。
タスク毎に違ったアドレスを割当てることで並列描画処
理をするシステムに適用できることも明らかである。
また、データ処理装置の識別をアドレスデータで行って
いるが、データ処理装置毎に出力されるライト制御信号
等の制御信号を選択信号に用いても同様の結果が得られ
ることも明らかである。
いるが、データ処理装置毎に出力されるライト制御信号
等の制御信号を選択信号に用いても同様の結果が得られ
ることも明らかである。
本実施例では、記憶回路の構成方法については言及しな
かったが、個別のICを複数個組合せテモよく、フレー
ムバッファ用メモリ全体を1つのLSIとしても良いこ
とは言うまでもない。
かったが、個別のICを複数個組合せテモよく、フレー
ムバッファ用メモリ全体を1つのLSIとしても良いこ
とは言うまでもない。
また、シフトレジスタを内蔵し、シリアル出力を持つ構
成のメモリに、本実施例を適用しても良いことも明らか
である。
成のメモリに、本実施例を適用しても良いことも明らか
である。
以上の説明から明らかなように、本発明によれば、描画
処理の座標計算処理を複数のプロセッサで分担処理する
ことにより計算時間の短縮が図れ、さらに協調制御無し
でリード・モディファイ・ライト動作を行うフレームバ
ッファ用メモリを共用でき、アクセス回数の削減が図れ
るため、高速グラフィックディスプレイシステムの構築
が可能であるという効果が得られる。
処理の座標計算処理を複数のプロセッサで分担処理する
ことにより計算時間の短縮が図れ、さらに協調制御無し
でリード・モディファイ・ライト動作を行うフレームバ
ッファ用メモリを共用でき、アクセス回数の削減が図れ
るため、高速グラフィックディスプレイシステムの構築
が可能であるという効果が得られる。
第1図は本発明の一実施例の記憶回路を示すブロック図
、第2図は従来例の記憶回路を示すブロック図、第5図
は従来例のグラフィックディスプレイシステムの構成を
示すブロック図、第4図及び第5図は描画例を説明する
ための図第6図は本実施例のグラフィックディスプレイ
システムの構成を示すブロック図、第7図は本実施例の
演算機能を説明するための図、第8図はリード・モディ
ファイ・ライトのタイミングチャートである。 1・・・演算器、 2・・・メモリ素子、3.4
・・・演算機能指定レジスタ、 5・・・演算機能セレクタ、 6.7・・・書き込みマスクレジスタ、8・・・書き込
みマスクセレクタ、 9・・・記憶回路、 10 、10’・・・データ処
理装置、11・・・共通バス、 12・・・デコード
回路。
、第2図は従来例の記憶回路を示すブロック図、第5図
は従来例のグラフィックディスプレイシステムの構成を
示すブロック図、第4図及び第5図は描画例を説明する
ための図第6図は本実施例のグラフィックディスプレイ
システムの構成を示すブロック図、第7図は本実施例の
演算機能を説明するための図、第8図はリード・モディ
ファイ・ライトのタイミングチャートである。 1・・・演算器、 2・・・メモリ素子、3.4
・・・演算機能指定レジスタ、 5・・・演算機能セレクタ、 6.7・・・書き込みマスクレジスタ、8・・・書き込
みマスクセレクタ、 9・・・記憶回路、 10 、10’・・・データ処
理装置、11・・・共通バス、 12・・・デコード
回路。
Claims (1)
- 【特許請求の範囲】 1、データの読み出し、書き込み及び保存が任意に行え
る記憶素子と、外部からの第1のデータと該記憶素子内
の第2のデータを演算する演算器よりなる記憶回路にお
いて、外部から演算機能を指定する手段と外部から書き
込み制御をビット単位に行う手段を設けたことを特徴と
する記憶回路。 2、特許請求の範囲第1項記載の記憶回路において、演
算機能の指定手段は、外部からの複数の演算機能指定デ
ータの1つを選択するセレクタを有し、該セレクタにセ
レクト制御信号を与える手段であることを特徴とする記
憶回路。 3、特許請求の範囲第1項記載の記憶回路において、ビ
ット単位の書き込み制御手段は、外部からの複数のビッ
ト書き込み制御データの1つを選択するセレクタを有し
、該セレクタにセレクト制御信号を与える手段であるこ
とを特徴とする記憶回路。 4、特許請求の範囲第2項記載の記憶回路において、前
記の外部からの演算指定データを格納するための複数の
レジスタを設け、前記セレクタの選択するデータをレジ
スタからの出力信号とすることを特徴とする記憶回路。 5、特許請求の範囲第3項記載の記憶回路において、前
記の外部からのビット書き込みデータを格納するための
複数のレジスタを設け、前記セレクタの選択するデータ
をレジスタからの出力信号とすることを特徴とする記憶
回路。 6、特許請求の範囲第2項、第3項、第4項または第5
項記載の記憶回路において、演算機能を選択するセレク
タのセレクト制御信号と、ビット書き込み制御データを
選択するセレクタのセレクト制御信号に同一の信号を与
えることを特徴とする記憶回路。 7、特許請求の範囲第6項記載の記憶回路において、前
記セレクト制御信号を、記憶回路への書き込みのタイミ
ングで与えることを特徴とする記憶回路。 8、特許請求の範囲第7項記載の記憶回路において、記
憶回路の番地を指定するためのアドレス信号の一部をデ
コードするデコーダを設け、該デコーダの出力信号をセ
レクト制御信号とすることを特徴とする記憶回路。 9、特許請求の範囲第7項記載の記憶回路において、記
憶回路に対してデータの書き込みを行う処理装置の書き
込み制御信号を、前記セレクト制御信号として用いるこ
とを特徴とする記憶回路。
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