JPS6073671A - パタ−ン処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、ページ・プリンタにおいて印字するページと
してのイメージ・データの生成のために種々の文字等を
表わすドツト・マトリックス・パターンを処理する装置
に関するものである。

［従来技術］ これまでにも、種々のパターンをバッファ内の任意の位
置にロードして、印字すべきページとしてのイメージ・
データを生成する機能を有するページ・プリンタが開発
されているが、パターンを処理する速度や融通性の点で
十分であるとはいえないのが現状である。

従来のページ・プリンタの代表的な例は米国特許第４３
００２０６号に開示されている。このプリンタはマイク
ロプロセッサの制御の下にラスタ・パターン・メモリ内
の種々のパターンを選択的にストリップ・バッファ内の
任意の位置へ転送してページ・イメージを生成する機能
を有するが、パターンを回転させるための効果的な手段
を備えていないという欠点がある。もちろん、元のパタ
ーンの外に、それを所定角度回転したものをパターン・
６メモリに予め記憶しておいて、必要に応じて、それを
選択的に取り出せば、よいであるが、英数字に加えて種
類の多い漢字のパターンが用いられる場合やパターンの
サイズが多種類ある場合には、大容量のパターン・メモ
リが必要となるため、不適当である。

パターンの回転に関連した従来技術の例は米国特許第３
９７６９８２号に示されている。これに開示されている
イメージ処理装置は、元のイメージを９０°単位の任意
の角度だけ回転させたものを蓄積メモリにおいて得るた
めの構成を有する。

即ち、元のイメージを１ビツトずつ蓄積メモリへ転送し
て書込む位置を適当に選定することによってイメージの
回転を達成している。この技法は１ビツトずつイメージ
を処理するものであるから、処理速度がおそいという問
題がある。

パターンの回転に関する従来技術の別の例は特開昭５０
−１０５３３４号に示されている。これ４− は、パターンの回転が必要となるときには、パターン記
憶部から読出したパターンを一旦、方向変換用記憶部に
書込み、その後、書込みの方向とは異なった方向の読出
しを行なうことによってパターンの回転を行なっている
。従って、パターンの回転のために必要なハードウェア
の量も比較的多い上、余分な時間がかかることが明らか
である。

［発明の概要］ 本発明は回転操作を伴うパターンの処理を比較的少量の
ハードウェアで迅速に行なうことのできるパターン処理
装置を提供することを目的としている。

本発明によるパターン処理装置の特徴は、各パターンを
スクエアと称する小さな部分に分けて取り扱うことに基
いている。各スクエアはｎ行ｎ列のビット（ドツト）か
ら成る。なお、ｎはｌより大きな整数であり、好適な実
施例ではｎ’＝２である。種々のパターンはスクエア毎
の読出しができる様にパターン記憶装置に記憶されてい
る。読出される各スクエアは回転手段を介してラスター
・５− バッファへ転送され、アドレス手段によって指定される
記憶位置にロードされる。回転手段は、パターンの回転
に関する制御情報に応じて異なる態様で各スクエアの複
数のビットを出力線へゲートする機能を有する。又、ア
ドレス手段は基準アドレスとオフセットとの組合わせに
よって各パターンの一連のスクエアを記憶すべきラスタ
ー・バッファ内の複数の記憶位置を順次指定するように
働らく。

本発明においては、比較的簡単な回転手段及びアドレス
手段の働きによってパターンの回転を達成することがで
きるので、必要となるハードウェアは少量ですみ、又、
ラスター・バッファへのパターンの転送速度が回転操作
の有無によって影響されないという利点がある。更に、
本発明によるパターン処理装置は取扱うパターンのサイ
ズの変更にも、全体的な構成を変更することなく対処で
きる様になっている。即ち、パターンのサイズの変更に
ついては、スクエアの整数倍になる様にパターンを定め
ることと、アドレス手段において用６− いられるオフセットの種類を変更することが必要となる
だけである。なお、取扱われるパターンは文字や記号に
限らず任意のイメージを表わすものでよく、例えば、罫
線のパターンなども処理可能である。

［実施例の説明］ 第１図は本発明に従ったパターン処理装置の構成を示し
ている。この装置は、種々の文字等のパターンを記憶し
ているパターン記憶装置２１、選択された複数のパター
ンによって形成される印字データを一時的に記憶するた
めのラスター・バッファ２２、及びパターン記憶装置２
１からラスター・バッファ２２へのパターンの転送を制
御するベル発生装置２３を含み、プロセッサ２０によっ
て制御される。更に、ラスター・バッファ２２には、そ
の中の印字データをラスター毎に取り出して印字部（図
示せず）へ転送するためのラスター発生装置２４が接続
されている。

パターンの回転操作を容易にするために、パターン記憶
装Ｍ２１に記憶されている各パターンは７− ｎＸｎビットから成るスクエアを単位として区分されて
いる。例として、各パターンが第２図に示されている様
に８行８列のドツト・マトリックスであり、１つのスク
エアが第４図に示されている様に２行２列のドツト即ち
ビットから成るものとする。従って、各パターンは第３
図に示されている様に４行４列のスクエアＳｉｊから成
る。なお、第２図において各マス目は１つのビットに相
当し、空白のマス目はビット０、斜線のマス目はビット
１に相当しており、図示されているパターンは、例とし
て英字のＡを表わしている。又、第４図における１つの
スクエアの４つのマス日内の数字０乃至３はスクエア内
ビット番号を表わしている。

パターン記憶装置２１からのパターンの読出しをスクエ
ア毎に行なうのを容易にするために、各スクエアの４ビ
ツトはマトリックス状のまま記憶されているのではなく
、第４図に示すスクエア内ビット番号３．２．１．０の
順に横一列に配列されて記憶されている。第５図は第２
図に示されているパターンに属する複数のスクエアとパ
ターン−８＝ 記憶装置２１のアドレスとの関係を例示している。

なお、各スクエアの４ビツト毎にアドレスを付した例を
示したが、バイト単位でアドレスされる順次の記憶位置
の２つのハーフ・バイトとして偶数番及び奇数番の２つ
のスクエアを記憶しておくことも可能である。

ベル発生装Ｗ’２３は第１図における破線のブロック内
に含まれている種々の構成要素から成る。

制御回路３１はプロセッサ２０からの指令をデコードし
、複数の線３３に生じる制御もしくはタイミング信号に
よって他の構成要素の動作タイミングを制御する。線３
３と他の構成要素との接続状態は、当業者には容易に分
かる筈であるから、省略する。パターン記憶装置アドレ
ス（ＰＳＡ）発生回路２５、パターン・オリエンテーシ
ョン（ＰＯ）レジスタ２６、ベース・アドレス（ＢＡ）
レジスタ２７及びオフセット・テーブル・アドレス（Ｏ
Ｔ　Ａ）発生回路２８は、パターン記憶装置２１からラ
スター・バッファ２２へ１つのパターンを転送すること
が必要となる毎に、その動作のだ９− めに必要な情報をプロセッサ２ｏがらロードされる様に
なっている。

ＰＳＡ発生回路２５には、読出すべきパターンの第１の
スクエアを記憶しているパターン記憶装置２１内の記号
位置を指定するアドレスがロードされる。又、この回路
２５は、制御回路３１の制御の下にアドレスをインクリ
メントして後続のスクエアの記憶位置を順次指定する。

指定された記憶位置から読出される各スクエアは線３４
、スクエア回転回路２９及び線３５を介してラスター・
バッファ２２へ転送される。なお、線３４及び３５は、
スクエアの４ビツトを並列的に転送するために、実際に
はそれぞれ４本の線から成る。

スクエア回転回路２９の動作はＰＯレジススタ６にロー
ドされるパターン・オリエンテーション情報によって制
御される。即ち、この情報は、パターン、ひいては、そ
のパターンに属する個々のスクエアについて、所定の複
数の回転角度のうちの１つに従った回転操作を行なうべ
きことを示すものである。選択可能な回転角度は、例え
ば、反１０− 時計回りの０°　（無回転）、９０°、１８０°、２７
０°である。この様な回転操作を行なうためのスクエア
回転回路２９の具体的な構成は第６図に示されている。

第６図において、入力線８０．８１．８２．８３は第１
図の線３４に対応するものであり、それぞれスクエア内
ビット番号０．１．２．３のビットを伝える。一方、出
力線９０．９１．９２．９３は第１図の線３５に対応す
るものであり、それぞれ、ラスター・バッファ２２にお
ける１つのスクエア記憶位置にスクエア内ビット番号０
、■、２．３のビットとして書込まれるべきビットを伝
える。スクエア回転回路は１群のデータ・セレクタ（ゲ
ート）７０．７１．７２．７３を含む。図示されている
様に、入力線８０乃至８３の全てが各データ・セレクタ
に接続されている。各データ・セレクタはＰＯレジスス
タ６からのオリエンテーション情報に応じて、４本の入
力線のうちのいずれか１つからのビットを出力線ヘゲー
トする機能を有する。例えば、オリエンテーション情報
は２１１− ビットであり、００．０１．１０．１１によって０°、
９０’、１８０°、２７０’を指定する。

データ・セレクタ７０乃至７３は、いずれも、オリエン
テーション情報が００．０１．１０．１１のいずれかで
あることに応じて入力端ａ、ｂ、ｃ、ｄのいずれかに関
連した入力線のビットをいっせいに選択して出力線へ送
り出す。こうして各スクエアの回転が達成される。

第７図は１つの例として（Ａ）の所に示されているスク
エア（１０００のビット構成を有する）を第６図のスク
エア回転回路によって処理するときの回転角と出力線に
おける４つのビットとの関係及び処理後のスクエアの様
子を（Ｂ）の所に示している。

次に、スクエア回転回路２９の出力に相次いで生じるス
クエアをラスター・バッファ２２に書込む動作について
説明するために第８図を参照する。

この図はスクエア単位でアドレス指定ができる様に区切
られているラスター・バッファ２２と、それに記憶され
るパターンとの関係を概略的に示し１２− ている。破線で区切られた１つのマス目が１つのスクエ
アを記憶するための１つのスクエア記憶位置であり、２
Ｘ２個のビット位置から成る。この例では、ラスター・
バッファ２２はＸ方向に２０４８スクエア（４０９６ビ
ツト）、Ｙ方向に１２８スクエア（２５６ビツト）の容
量を有するものとして構成されている。即ち、ラスター
・バッファ２２は１２８にバイトの容量を有する。この
容量では、通常印字すべき１ペ一ジ分の印字データを一
度に収容するには十分でないが、ページを複数のセクシ
ョンに区切って、セクション毎の印字データを順次収容
すればよく、又、ラップアラウンド式のアドレス技法を
用いて相次ぐセクションを連続的に処理することも可能
である。もちろん、１ペ一ジ分の印字データを一度に収
容できるだけの容量を有するバッファを用いてもよいの
である。

なお、ラスター・バッファ２２のＸ方向の幅は印字用紙
の給送方向に対して直角な方向における印字可能幅に相
当する。

スクエア記憶位置毎にアドレスが付与されてお１３− リ、そのアドレスは、第９図に示されている様にＸ方向
の位置を示す１１ビツトのＸ方向アドレスとＹ方向の位
置を示す７ビツトのＹ方向アドレスとから成る。

スクエア回転回路２９を介して転送される成る１つのパ
ターンに属する複数のスクエアを順次書込むべきラスタ
ー・バッファ２２内のスクエア記憶位置は、第１図のベ
ル発生装置２３内のＢＡレジススタ７、ＯＴＡ発生回路
２８、オフセット・テーブル３０及びアドレス演算回路
３２の働きによって生成されるアドレスによって指定さ
れる。

ＢＡレジススタ７には、１つのパターンに属する複数の
スクエアを書込むべき複数のスクエア記憶位置のうちの
基準となるものを指定するベース・アドレスがロードさ
れる。そして、その複数のスクエア記憶位置を順次指定
するためのアドレスは、ＢＡレジススタ７からのベース
・アドレス（Ｘ、Ｙ）にそれからの変位を表わす一連の
オフセット（，６Ｘ、ΔＹ）を順次加えることによって
生成される。一連のオフセットはＯＴＡ発生回路２８の
１４− 制御の下にオフセット・テーブル３０から線４０を介し
て順次供給され、ベース・アドレスとの加算はアドレス
演算回Ｍ３２によって行なわれる。

生成されたアドレスは、！３６を介してラスター・バッ
ファ２２のスクエア記憶位置を指定するために用いられ
る。

ベース・アドレスによって指定されるスクエア記憶位置
は第８図において、Ｂ１及びＢ２で指示されているもの
である。即ち、受入れるパターンが回転されているか否
かに拘らず、そのパターンの受入れのための１群のスク
エア記憶位置のうちの左上隅のものがベース・アドレス
によって指定される様になっている。換言すれば、ベー
ス・アドレスは１群のスクエア記憶位置のアドレスのう
ちで最も小さいものである（但し、ラップアラウンド式
のアドレス技法を用いる場合を除く）。

この様にベース・アドレスが定められていること、及び
パターン記憶装置２１からの任意のパターンのスクエア
の読出しが常に一定の順序で行なわれることに起因して
、オフセット・テーブル３の回転角度に応じて異なって
いることが必要である。例えば、第８図に示されている
無回転のパターン５０の第１のスクエアはＢ１で示され
た記憶位置に書込まれるのに対して、９０°回転させら
れたパターン５１の第１のスクエアはＢ２で示された記
憶位置ではなく、Ｃで示された記憶位置に書込まれなけ
ればならないのである。従って、オフセラ１〜・テーブ
ル３０は、この例では、ｏ６．９０°、１８０°、２７
０’の回転にそれぞれ関連した４群のオフセットを含む
４つのテーブルもしくは区域を含んでいる。文、この例
では、パターンのサイズは１種類であると仮定したが、
複数の異なったサイズのパターンを用いる場合には、サ
イズ別に異なったオフセット・データを用意しておくこ
とも必要になる。

第１０図の（Ａ）及び（Ｂ）は４×４個のスクエアから
成るパターンについて０°　（無回転）及び９０’の回
転を行なうときに用いられるオフセット・テーブル３０
内の２つのテーブルもしくは区域の内容をそれぞれ示し
ている。ΔＸ及びΔＹの欄の２進値はＸ方向及びＹ方向
のオフセットを表わしている。各テーブルの最初の行は
、ＯＴＡ発生回路２８に最初にロードされるオフセット
・テーブル・エントリー・アドレスによって指定される
。ＯＴＡ発生回路２８は制御回路３１によるタイミング
制御により、パターン記憶位置２Ｉか心の相次ぐスクエ
アの読出しと同期して、オフセット・テーブルに関する
アドレスをインクリメントして、テーブルの相次ぐ行の
内容を線４０へ読出す様に動作する。オフセット・テー
ブルの各行には、１つのパターンに関連して用いられる
一連のオフセットの終りにおいてだけ１となるエンド・
スクエア・ビット（Ｅ　Ｓ　Ｂ）も記憶されており、オ
フセットと共に読出される。制御回路３１はＥＳＢが１
であることを検出することによって、１つのパターンに
属する全てのスクエアの転送が終ったことを知り、次の
パターンの処理が可能なことをプロセッサ２０に知らせ
る様番二割込み信号を発生する。

１つの例として、第１０図（Ｂ）のテーブルを参照しな
がら、第８図のパターン５Ｉの書込みについて考察して
みると、先ず第１のスクエアは基準となる記憶位置Ｂ２
からΔＹ＝１１で示される３スク工ア分だけＹ方向に変
位した記憶位置Ｃに書込まれる。次のスクエアは記憶位
置Ｂ２からΔＹ＝１０で示される２スク工ア分だけＹ方
向に変位した記憶位置に書込まれることがわかる。同様
に、他のスクエアもΔＹ及びΔＸに従って定められる位
置に順次書込まれる。

この様にしてベル発生装置２３の働きによってラスター
・バッファ２２内に生成された印字データはラスクー発
生装置２４の働きによってラスター毎に線３９を介して
印字部へ転送される。即ち、ラスター・バッファ２２の
内容は、第８図の右側の部分に表示されている第１ラス
ター乃至第２５６ラスターの表示によって示されるビッ
ト行（Ｙ方向の幅が１ビツトでＸ方向の長さが２０４８
ビツト）毎に転送される様になっているのである。

但し、アクセス単位はスクエアであるから、ラスクー発
生装置２４は、順次対になっているラスタ１８− −１例えば第１ラスターと第２ラスターの転送に関して
は、同じスクエア行を２回アクセスして、線３７を介し
て取り出し、１回目は各スクエアの上側のビット３及び
２だけを転送し、２回目は各スクエアの下側のビット１
及び０だけを転送する。

ラスター発生装置２４は線３８に出すアドレスによって
、この様なアクセス動作を行なう。

最後にラスター・バッファ２２の実際の構成について言
及すると、各スクエア記憶位置を形成する４つのビット
位置は２行２列のマトリックス状に配置されているわけ
ではなく、実際には横一列に配置されて４ビット幅の記
憶位置を形成している。又、複数の記憶位置は全体的に
第８図に示されている様にＸ及びＹ方向にマトリックス
状に配列されている必要はなく、第９図に示されている
フォーマットのアドレスの１８ビツトを１６進表示して
得られるｏｏｏｏｏ乃至３ＦＦＦＦの物理アドレスの順
に配列されていさえすればよいのである。そういった意
味で、第８図は、書込まれるパターンとの関係を分かり
やすくする様に複数の１９− 記憶装置の全体的配列及び各記憶位置内の４つのビット
位置の配列を変えて表わしたものであるといえる。

以上、本発明の好適な実施例を説明したが、本発明は、
この実施例だけに限定されるわけではなく、種々の態様
で実施可能である。例えば、使用するパターンのサイズ
もより大きくすることができ、又、スクエアのサイズも
パターの大きさとの兼合いで、２×２ビツトよりも大き
くすることができる。オフセット・テーブル３０として
は、パターンのサイズの変更にも容易に対処できる点で
ランダム・アクセス・メモリを用いることが望ましいが
、リード・オンリー・メモリでもよいことはもちろんで
ある。本発明によれば、ページ・プリンタのための印字
データの生成に関連して、回転操作を伴うパターンの処
理が比較的少量のハードウェアによって迅速に達成され
るのである。

【図面の簡単な説明】

第１図は本発明によるパターン処理装置のブロック図で
ある。第２図はドツト・マトリックス・２０− パターンの例を示す図、第３図はパターンとスクエアと
の関係を示す図、第４図は１つのスクエア内のビットの
番号を示す図、第５図はパターン記憶装置のアドレスと
スクエアとの関係を示す図、第６図はスクエア回転回路
の具体的な構成を示す図、第７図は第６図の構成による
スクエアの回転態様を示す図、第８図はラスター・バッ
ファとそれに書込まれるパターンとの関係を示す図、第
９図はラスター・バッファに関するアドレスのフォーマ
ットを示す図、第１０図は０°　（無回転）及び９０″
の回転操作を受けたパターンをラスター・バッファに書
込むときに用いられるオフセット・テーブルの内容を示
す図である。 ２０・・・・プロセッサ、２１・・・・パターン記憶装
置、２２・・・・ラスター・バッファ、２３・・・・ベ
ル発生装置、２４・・・・ラスター発生装置、２５・・
・・パターン記憶装置アドレス（ＰＳＡ）発生回路、２
６・・・・パターン・オリエンテーション（ｐｏ）レジ
スタ、２７・・・・ベース・アドレス（ＢＡ）レジスタ
、２８・・・・オフセット、テーブル・アドレ２１− ス（ＯＴＡ）Ｊｌ！ｌ回生、２９・・・・スクエア回転
回路、３０・・・・オフセット・テーブル、３１制御回
路、３２・・・・アドレス演算回路。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　弁理士　山　本　仁　朗 （外１名） ２２−

Claims (1)

1. 【特許請求の範囲】 種々の文字等をそれぞれ表わすドツト・マトリックスと
   しての複数のパターンであって、各パターンがｎＸｎ個
   のビット（ｎは１より大きな整数）をそれぞれ含む複数
   のスクエアによって形成されているものを記憶するパタ
   ーン記憶装置と、任意のパターンの複数のスクエアを上
   記パターン記憶装置から順次読出すための読出手段と、
   上記パターン記憶装置から読出されるパターンに関して
   複数の回転角のうちの１つを指定する制御情報を記憶す
   るレジスタと、 上記続出手段によって読出される各スクエアのｎＸｎ個
   のビットを複数の入力線を介して並列的に受取り、上記
   レジスタ内の制御情報に応じて異なる態様で該ｎＸｎ個
   のビットを複数の出力線へ並列的にゲートすることによ
   り、各スクエアを指定された角度だけ回転させる回転手
   段と、１− 上記回転手段の出力線に生じる各スクエアのｎ×ｎ個の
   ビットを受入れて記憶するためのｎＸｎ個のビット位置
   をそれぞれ有するアドレス可能な複数の記憶位置から成
   るラスター・バッファと。 上記ラスター・バッファに関連していて、上記回転ゲー
   ト手段の出力線に生じる各スクエアを受入れるべき任意
   の記憶位置を指定するためのアドレス手段であって、１
   つのパターンの複数のスクエアを記憶するための複数の
   記憶位置のうちの基準となるものを指定するベース・ア
   ドレスを保持する手段と、上記複数のスクエアを順次受
   入れるべき記憶位置に関して上記ベース・アドレスから
   の変位を表わすオフセットを順次化じる手段とを含み、
   上記ベース・アドレスとオフセットとの組合わせによっ
   て上記記憶位置を指定するものと。 上記読出手段、レジスタ及びアドレス手段を制御する制
   御手段と、 を有するパターン処理装置。