JPH0455986A

JPH0455986A - 画像処理装置

Info

Publication number: JPH0455986A
Application number: JP2165610A
Authority: JP
Inventors: Masami Taoda; 政美垰田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-06-26
Filing date: 1990-06-26
Publication date: 1992-02-24
Also published as: US5241626A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、ビットマツプメモリのアクセス位置を指定
する２次元の矩形領域のアドレスや、アフィン変換を施
した平行四辺形のアドレスや回転図形のアドレス等を生
成する２次元のアドレス発生装置を有する画像処理装置
に関する。

（従来の技術）一般文書や図形などの文書画像を扱うビットマツプメモ
リを有する画像処理装置の増加に伴い、２次元矩形領域
の高速アクセスや高速コピーや高品位な回転アドレスの
生成等の２次元のアドレスの生成が重要になってきてい
る。

従来は、任意の角度での回転アドレスを生成する際、そ
の回転図形領域の画素に抜けが生じるという問題があり
、さらには、画素の抜けが生じないようにすると同じア
ドレスを複数回生成するか、あるいは、１つの画素に複
数回アクセスを行うため、画素間演算を行うことができ
ないという欠点があった。

（発明が解決しようとする課題）この発明は、上記したような、任意の角度での回転アド
レスを生成する際、その回転図形領域の画素に抜けが生
じたり、また画素の抜けが生じないようにすると同じア
ドレスを複数回生成するか、あるいは、１つの画素に複
数回アクセスを行うため、画素間演算を行うことができ
ないという欠点を除去するもので、任意の角度での回転
アドレスを生成する際、その回転図形領域の画素に抜け
が生じることなく、また、同じ画素を複数回アクセスす
ることのない高品位な回転アドレスを生成することがで
き、画素間演算を行うこともできる画像処理装置を提供
することを目的とする。

［発明の構成コ（課題を解決するための手段）この発明の画像処理装置は、画像が供給される供給手段
、画像を記憶するビットマツプメモリ、上記供給手段に
より供給される画像の回転角度を指示する指示手段、こ
の指示手段の指示に応じて主走査方向の繰返し回数、副
走査方向の繰返し回数、先頭アドレスの主走査方向の繰
返し回数、先頭アドレスの副走査方向の繰返し回数等の
第１のパラメータを判定する第１の判定手段、回転角度
に応じた第２のパラメータを決定するための演算内容を
記憶している記憶手段、上記指示手段により指示された
回転角度に応じた演算内容を上記記憶手段から読出し、
この読出した演算内容で第２のパラメータを算出する算
出手段、この算出手段で算出した第２のパラメータと上
記第１の判定手段により判定された第１のパラメータと
に応じてＸ方向、Ｙ方向のそれぞれの一次元アドレスと
しての主走査方向のアドレスと副走査方向のアドレスと
を発生する第１、第２のアドレス発生手段、これらのア
ドレス発生手段により発生される副走査方向のアドレス
が変化したか否を判定する第２、第３の判定手段、上記
第２、第３の判定手段により副走査方向のアドレスが変
化したことが判定された際、第２のパラメータとしてア
ドレス変化時の副走査方向のステップ数を用いて第１、
第２のアドレス発生手段で副走査方向のアドレスを発生
する第１、第２の処理手段と、および上記第１、第２の
処理手段により発生された主走査方向、副走査方向のア
ドレスに応じて上記供給手段からの画像を上記ビットマ
ツプメモリへ出力する出力手段から構成される。

（作用）この発明は、画像が供給される供給手段により供給され
る画像の回転角度を指示し、この指示に応じて主走査方
向の繰返し回数、副走査方向の繰返し回数、先頭アドレ
スの主走査方向の繰返し回数、先頭アドレスの副走査方
向の繰返し回数等の第１のパラメータを第１の判定手段
で判定し、上記指示された回転角度に応じた演算内容を
回転角度に応じた第２のパラメータを決定するための演
算内容を記憶している記憶手段から読出し、この読出し
た演算内容で第２のパラメータを算出し、この算出した
第２のパラメータと上記第１の判定手段により判定され
た第１′のパラメータとに応じてＸ方向、Ｙ方向のそれ
ぞれの一次元アドレスとしての主走査方向のアドレスと
副走査方向のアドレスとを第１、第２のアドレス発生手
段で発生し、これらの発生される副走査方向のアドレス
が変化したか否を判定し、副走査方向のアドレスが変化
したことが判定された際、第２のパラメータとしてアド
レス変化時の副走査方向のステップ数を用いて第１、第
２のアドレス発生手段で副走査方向のアドレスを発生し
、この発生された主走査方向、副走査方向のアドレスに
応じて上記供給手段からの画像をビットマツプメモリへ
記憶するようにしたものである。

（実施例）以下、図面を参照してこの発明の一実施例について説明
する。第１図および第２図はこの発明の画像処理装置の
構成を示す図である。

図中１は、中央演算処理部（以下、ｒＣＰ　ＵＪという
）であり、この画像処理装置の各モジュールの制御・管
理・演算処理等を行うものである。

２はダイレクトメモリアクセス制御部（以下、ｒＤＭＡ
Ｊという）であり、外部装置とプログラムメモリ装置３
との間、あるいはプログラムメモリ装置３内で高速にデ
ータ転送を実行するものである。

上記外部装置としては、ハードディスク装置１６とそれ
を制御するハードディスク制御部（ＨＤＣ）４、フロッ
ピーディスク装置１７とそれを制御するフロッピーディ
スク制御部（ＦＤＣ）５、ユーザが本装置に指示を与え
たり文章を入力する目的で用いられるキーボード１８や
、表示部２のデイスプレィ上に表示されている画面に対
してその特定部位を指示するためのポインティングデバ
イスであるマウス（指示手段）１９とそれらを制御しデ
ータの受信を行う周辺入出力制御部（ＰＩＯ）６が用意
されている。これらは周辺データ入出力用バス（以下、
ｒＰ　Ｉ　Ｏバス」という）２６に接続され、上述した
ＣＰＵＩ及びＤＭＡ２の制御のもとで、プログラムメモ
リ装置３との間で高速データ転送が可能となっている。

また、ＣＰＵバス制御論理制御部（ＣＢＬ）７は、上記
データ転送をシステムバス２５を経由して他の機器・制
御部分にも可能ならしめるもので、それらが並行して実
行されるべく、バスのアービトレーションを制御するも
のであり、例えば第３図に示すような構成になっている
。すなわち、バスアービタ（ＡＲＢＴ）３０の制御のも
とに、ゲート３２ａ〜３２ｆを開閉してＣＰＵＩ、ＤＭ
Ａ２、プログラムメモリ装置３、システムバス２５、ま
たはＰＩＯバス２６の間を相互に接続するものである。

上記マウス１９を用いて表示部２のデイスプレィ上に表
示されている画像に対する回転などを指示することがで
きるようになっている。

上記ＣＰＵＩは、上記マウス１９によって指示される画
像の回転角度に対応して各種のパラメータを判定するよ
うになっている。たとえば、Ｘ方向の走査幅ＸＷ１主走
査方向の繰返し回数ＭＮ。

副走査方向の繰返し回数ＳＮ、先頭アドレスの主走査方
向の繰返し回数ＳＭＮ、先頭アドレスの副走査方向の繰
返し回数ＳＳＮ、Ｘ方向における主走査方向の先頭アド
レスのステップ数ＭＤＩ、Ｙ方向における主走査方向の
先頭アドレスのステップ数ＭＤＹ１Ｘ方向におけるアド
レスが変更された際に用いる副走査方向のステップ数Ｓ
ＤＩ、Ｙ方向におけるアドレスが変更された際に用いる
副走査方向のステップ数ＳＤＹ、Ｘ方向におけるアドレ
スが変更されない際に用いる副走査方向のステップ数Ｒ
ＤＸ、Ｙ方向におけるアドレスが変更されない際に用い
る副走査方向のステップ数ＲＤＹ等のパラメータを判定
するようになっている。

上記ＣＰＵＩの内部メモリ１ａには、第４図に示すよう
に、上記マウス１９によって指示される画像の回転角度
に対応した、Ｘ方向における主走査方向の先頭アドレス
のステップ数ＭＤＸＳＹ方向ニオける主走査方向の先頭
アドレスのステップ数ＭＤＹＳＸ方向におけるアドレス
が変更された際に用いる副走査方向のステップ数ＳＤＩ
、Ｙ方向におけるアドレスが変更された際に用いる副走
査方向のステップ数ＳＤＹ、Ｘ方向におけるアドレスが
変更されない際に用いる副走査方向のステツブ数ＲＤＸ
、Ｙ方向におけるアドレスか変更されない際に用いる副
走査方向のステップ数ＲＤＹ等のパラメータを決定する
ための演算内容がテーブルとして記憶されている。

たとえば、回転角度が３０度（０≦θ≦πハ）の場合、
ＭＤＹには「１」が乗算され、ＭＤＹには「−ｔａｎθ
」が乗算され、ＳＤＩには「ｓｉｎθ　ＣｏＳθ」が乗
算され、ＳＤＹには「１」が乗算され、ＲＤＸには「ｓ
ｉｎθｃｏｓθ」が乗算され、ＲＤＹには「１−ｔａｎ
θ」が乗算される。

通信処理制御部８は、外部の他の装置と通信回線２０を
経由してデータの送受信を行うためのプロトコル制御、
データのバッケティング／アンパッケティング等の処理
を行うものである。データは上述したＣＰＵＩ、ＤＭＡ
２の制御によってプログラムメモリ装置３等との間で授
受される。

光デイスク制御部９は、光デイスク装置２１を制御する
ものである。

表示制御部１０は、イメージデータを格納するデュアル
ポートメモリデバイスから成るメモリ（以下、ｒＤＰＭ
Ｊという）１１の一部分を表示部２２に表示させるため
に、ＤＰＭＩＩの表示部位から表示データを読み出し、
同期信号とともに表示部２２に送り出す機能を持ってい
る。また、上記ＤＰＭ１１は、単にイメージデータを格
納するメモリとしての機能だけではなく、種々の描画機
能を有している（詳説後述）。イメージ処理部１２は、
イメージデータの線密度変換、拡大・縮小変換等の画像
変換処理、及びイメージデータの圧縮・伸長処理等の符
号化・復号化処理を行うものである。また、スキャナ制
御部１３はイメージデータを紙面等より読取り入力する
イメージスキャナ装置（以下、「スキャナ」という）２
３を制御し、ＤＰＭｌｌへデータの転送を行うものであ
る。プリンタ制御部は、ＤＰＭＩ　１からデータを読み
込み、イメージプリンタ装置（以下、「プリンタ」とい
う）２４にイメージデータを転送して紙面に印刷出力す
る制御を行うものである。

上記スキャナ制御部１３、プリンタ制御部１４は、イメ
ージデータ入出力用バス（以下、ＸＸＯバス」という）
２７に接続され、ＤＰＭｌｌとの間で高速データ転送が
可能になっている。

また、イメージバス制御論理制御部（以下、ｒＩＢＬＪ
という）１５は、システムバス２５を経由して行われる
他の機器・制御部とのデータの授受をも含め、イメージ
データにかかるこれら全てのデータ転送を可能ならしめ
るもので、それらが並行して実行されるべく、バスのア
ービトレーションを制御するであり、例えば第５図に示
すような構成になっている。すなわち、バスアービタ（
ＡＲＢＴ）３３の制御のもとに、ゲート３６ａ〜３６ｇ
を開閉してＤＰＭＩＩ、イメージ処理部１２、システム
バス２５、または１１０バス２６の開を相互に接続する
ものである。なお、上記制御系の各部をまとめたものは
主制御装置２００として扱えるようになっている。

次に、ＤＰＭＩ　１の詳細について第６図を参照しつつ
説明する。メモリ（ビットマツプメモリ）５０は、表示
メモリＤＭとページメモリＰＭの２つの部分より構成さ
れ、イメージデータやコードデータを記憶する。上記表
示メモリＤＭはデュアルポートメモリにより構成され、
シリアルボートＳＤよりビデオデータの読み出しを行い
、表示部２２に表示するようになっている。また、上記
ページメモリＰＭは、汎用のＤＲＡＭ　（ダイナミック
ランダムアクセスメモリ）で構成され、１次元メモリと
して扱うことができるようになっている。

また、メモリ５０は２バンク構成となっており、偶数（
ＥＶＥＮ）バンク（第１のアクセス単位）と奇数（ＯＤ
Ｄ）バンク（第２のアクセス単位）とに分けられている
。

アドレス発生部５１は、メモリ５０にアクセスする際の
アドレスを発生するものである。このアドレス発生部５
１は、第７図に示すように、４系統の独立したアドレス
発生器７０，７１．７２．７３を有しており、これらが
発生するアドレス、または、ＣＰＵＩからシステムバス
２５を介して送られてくるシステムアドレスの中がら選
択を行って出力することができる構成になっている。上
記アドレス発生器７０．７１．７２．７３は、それぞれ
２次元のアドレス発生器であり、アフィン変換等のビッ
トアドレスを発生することができるものである。セレク
タ７４はアドレス発生器７０．７１．７２．７３におい
て発生された２次元アドレスとシステムアドレスとの中
から１つのアドレスを選択するものである。ここで選択
された２次元アドレスは、２次元−１次元変換器７５、
ウィンドウ信号発生器７６、及びアクセス幅制御部７７
に供給される。２次元−１次元変換器７５においては、
２次元アドレスを必要に応じて１次元アドレスに変換す
る処理を行う。すなわち、ＸアドレスをＸＡＤ、Ｙアド
レスをＹＡＤ、Ｘ方向の走査幅をＸＷとすると、ｒＸＷ
＊ＹＡＤ＋ＸＡＤＪで１次元アドレスを求めることがで
きる。また、ウィンドウ信号発生器７６においては、予
めセットされたウィンドウアドレスと比較を行うことに
より、ウィンドウ信号、つまりウィンドウ内を表わすＷ
ＮＤ信号、ウィンドウの左端をアクセスしていることを
示すＬＷＮＤ信号、ウィンドウの右端をアクセスしてい
ることを示すＲＷＮＤ信号を生成する。本実施例ではこ
のウィンドウ信号を各チャンネルに対応して２系統有し
ている。アクセス幅制御部７７は、生成されたアドレス
に対してアクセスするデータ幅を制御するものである。

また、セレクタ７８は２次元−１次元変換器７５からの
アドレスまたは１次元のシステムアドレスの選択を行う
ものである。加算器７９は、メモリ５０を２つのバンク
に分割した際の片方のバンクに対して次のアドレスを与
えるためのアドレス計算を行う演算器である。そして、
セレクタ８０は現アドレス、または加算器７９で計算し
たメモリ５０の次のアドレスのいずれかを選択するもの
である。

第６図に示すラッチ５６．６１は、それぞれ、アドレス
発生部５１からのアドレスのうち、メモリ５０の奇数バ
ンクのアドレスを記憶するラッチ５６と偶数バンクのア
ドレスを記憶するラッチ６１である。

データ処理部５２は、第８図に示すように構成されるも
ので、拡大、縮小、３項演算、クリッピング等のデータ
処理を行う。また、この際、任意のビットアドレスから
の１〜３２ビツトあるいは、６４ビツトのデータ処理が
可能である。ラッチ８８はメモリ５０から読みだされた
データを一時記憶するものであり、パターンＲＡＭ８６
はメモリ５０に描画するためのパターンを記憶するもの
である。このパターンＲＡＭ８６の内容は書換えが可能
となっている。データ処理ユニット８５は、データを一
時記憶するためのレジスタ、オフセットアドレスによっ
てデータのシフトを行うバレルシフタ、拡大縮小処理を
行う拡大縮小部、及びデータの重み（ＬＳＢ−ＭＳＢ）
を反転させる反転処理部（いずれも図示しない）等から
構成されている。また、ＡＬＵ８７は３項演算すなわち
、パターンＲＡＭ８６からのパターンデータと、データ
処理ユニット８５からのソースデータと、メモリ５０か
らのデータを記憶したラッチ８．８からのディスティネ
ーションデータとの間で３項演算を行うものである。こ
の３項演算の際、マスク処理部９０ではＡＬＵ８７にお
いて演算を行う部分と行わない部分を区別するためのマ
スクを作成する。

このマスク作成には、アドレス発生部５１より入力され
るオフセットアドレス、ウィンドウ信号、アクセス幅に
より決定される。さらに、データ処理部５２においては
塗りつぶしをサポートするための境界検出部８９を備え
ている。この境界検出部８９は、メモリ５ｏから入力さ
れたデータに対して「１」あるいは「０」があるがどう
かを検出するものである。

第６図に示すシーケンサ５３はアドレス発生部５１、デ
ータ処理部５２、メモリ制御部５４のメモリアクセス時
の制御信号を発生する機能を持つ。

上記メモリ制御部５ｏは、メモリ５ｏの制御を行うＲＡ
Ｓ信号、ＣＡＳ信号、ＯＥ倍信号ＷＥ倍信号を発生する
ものである。表示制御部１ｏは、上述したように、表示
部２２を制御するものであり、これから出力される表示
アドレスは、セレクタ５７．５８に供給される。そして
、セレクタ５７．５８において、表示制御部１ｏがらの
アドレスとアドレス発生部５１から供給されるアドレス
との内の１つが選択されてメモリ５０に供給される。

また、この表示制御部１０からのアドレスはカーソル制
御部５５に送られ、予めセットされたカーソルの位置情
報と比較することにより、表示部２２の適切な位置にカ
ーソルが表示される。また、表示制御部１０から出力さ
れるＨＳＹＮＣ信号及びＶＳＹＮＣ信号は、表示部２２
において、同期信号として使用される。シフトレジスタ
５９は、メモリ５０から読みだされた表示データをシリ
アルデータに変換するものである。合成１６０は、メモ
リ５０からシフトレジスタ５９を経由して供給される表
示データとカーソル制御部５５がら供給されるカーソル
データとの合成を行い、表示部２２に表示を行うもので
ある。

次に、上記構成において、ＤＰＭＩ　１の動作について
、周辺のハードウェアの動作をも含めて詳細に説明する
。

ＤＰＭＩＩ内のメモリ５ｏにアクセスする際は、全てＩ
ＢＬ１５内のＡＲＢ７３３に対してアクセス要求（ＡＣ
Ｃリクエスト）を出し、ＡＲＢＴ３３によってアービト
レーションを行うことにより、複数のアクセス要求が競
合した場合、１つのアクセス要求のみを選択するように
なっている。

ＡＲＢＴ３３により、アクセス許可が決定されると、シ
ーケンサコードがシーケンサ５３に供給され、シーケン
サ５３が動作を開始し、メモリ５０等の制御を行う。

本実施例では、ＤＰＭＩＩへのアクセスに関し、４種類
のアクセスを有している。すなわち、スキャナ２３及び
プリンタ２４からのアクセスである１０アクセスと、Ｃ
ＰＵ１からのアクセスであるＣＰＵアクセスと、イメー
ジ処理部１２を用いてイメージ処理を行う際のラスク処
理アクセスと、ＤＰＭＩ　ｌ内でのアクセスである内部
アクセスである。

以下、上記各アクセスについて説明する。スキャナ２３
からの画像入力に関する１０アクセスにおいては、ＣＰ
Ｕ１は、先ず、関連する各モジュールに対してパラメー
タのセットを行う。このとき、メモリ５０へ供給するア
ドレスはアドレス発生部５１のアドレス発生器７０．７
１．７２．７３の中の１つを使用する。スキャナ２３が
動作を開始すると、読み取ったデータはスキャナ制御部
１３に送られ、スキャナ制御部１３はこのデータを１１
０バス２７のデータバス幅にして、ＡＲＢＴ３３に対し
てＤＰＭＩＩへのデータの書き込み要求を出す。ＡＲＢ
Ｔ３３は、他にアクセス要求がなければ、ゲート３６ａ
の制御を行って、スキャナ制御部１３から１１０バス２
７を介して送られてくるスキャナ２３の読み取りデータ
をＤＰＭＩ　１に供給し、同時に、シーケンサ５３にシ
ーケンサコードを送る。これにより、シーケンサ５３は
ＤＰＭＩ　ｌ内のメモリ５ｏへのデータの書き込み動作
を開始する。すなわち、アドレス発生部５１より該当す
るアドレスを選択し、奇数アドレス、偶数アドレスに順
次切り換えて、それぞれラッチ５６．６１にラッチする
。次に、セレクタ５７．５８はラッチ５６．６１がらの
アドレスを選択してメモリ５０に供給する。一方、デー
タはデータ処理部５２においてデータ処理が施され、メ
モリ５０に書き込まれる。このとき、メモリ５０に対す
る制御信号はメモリ制御部５４が発生する。データの書
き込みが終了すると、シーケンサ５３はＡＲＢ７３Ｂに
対して終了を意味するアービタ制御信号を出力し、さら
に、ＡＲＢＴ３３はスキャナ制御部１３に終了信号を出
力して、１回のデータ転送を終了する。この動作を繰り
返し実行することによりスキャナ２３で読み取った１枚
分の画像データをメモリ５ｏに記憶して入力動作を終了
する。

１０アクセスにおけるプリンタ２４への画像出力に関し
ては、ＣＰＵＩは、先ず、関連する各モジュールに対し
てパラメータのセットを行う。このとき、メモリ５０へ
供給するアドレスは、アドレス発生部５１のアドレス発
生器７０，７１．７２．７３の中の１つを使用する。プ
リンタ２４が動作を開始すると、プリンタ制御部１４は
、ＩＩＯバス２７を通して、ＡＲＢＴ３３に対してＤＰ
ＭＩ　１からの画像データの読み出し要求を出す。ＡＲ
ＢＴ３３は、他にアクセス要求がなければ、ゲート３６
ａの制御を行うと同時に、シーケンサ５３にシーケンサ
コードを送る。これにより、シーケンサ５３はＤＰＭＩ
　ｌ内のメモリ５０から画像データの読み出し動作を開
始する。すなわち、アドレス発生部５１より該当するア
ドレスを選択し、奇数アドレス、偶数アドレスに順次切
り換えて、それぞれラッチ５６．６１にラッチする。次
に、セレクタ５７．５８はラッチ５６．６１からのアド
レスを選択してメモリ５０に供給する。

方、メモリ５０に対する制御信号をメモリ制御部５４で
生成し、メモリ５０がら画像データを読みだす。読み出
された画像データは、データ処理部５２においてデータ
処理すなわち、シフト処理やマスク処理などが行われゲ
ート３６ａを通してＩＩＯバス２７に出力される。シー
ケンサ５３はＡＲＢＴ３３に対して終了を意味するアー
ビタ制御信号を出力し、さらに、ＡＲＢ７３３はプリン
タ制御部１４に終了信号を出力して、画像データの読み
出しが終了したことを伝える。これにより、プリンタ制
御部１４は画像データを受取り、さらに、プリンタ２４
に出力して１回のデータ転送を終了する。この動作を繰
り返して１枚分の画像データをメモリ５０から読み出し
、プリンタ２４に出力することにより、プリンタ２４へ
の出力動作を終了する。

次に、ＣＰＵＩによるメモリ５０に対するアクセスにつ
いて説明する。ＣＰＵＩはシステムバス２５を経由して
、ＡＲＢ７３Ｂに対してＤＰＭＩＩ内のメモリ５０に対
する読み出しまたは書き込みのアクセス要求を出す。Ａ
ＲＢ７３Ｂは、この要求に対して、他のＤＰＭＩＩへの
アクセス要求がなく、アービタにより許可されたならば
、ゲ−）３６ａを制御し、さらに、シーケンサ５３に対
してＣＰＵアクセスのシーケンサコードを出力する。シ
ーケンサ５３は、これにより、メモリ５０へのアクセス
を開始する。ＣＰＵＩからのシステムアドレスはシステ
ムバス２５を経由してＤＰＭＩ　１のアドレス発生部５
１に入力される。

このシステムアドレスは、アドレス発生部５１内のセレ
クタ７８．８０を経由して出力され、ラッチ５６．６１
にラッチされる。このラッチ５６．６１の出力は、セレ
クタ５７．５８を経由してメモリ５０に供給される。読
み出しの場合には、メモリ制御部５４からの制御信号に
よりメモリ５０からデータが読み出され、データ処理部
５２、ゲート３６ａ、システムバス２５を経由してＣＰ
Ｕ１に送られる。また書き込みに関しては、ＣＰＵ１か
らのデータはシステムバス２５、ゲート３６ａ１データ
処理部５２を経由してメモリ５０に書き込まれる。上記
メモリ５０のデータ幅は６４ビット幅であるが、アドレ
スの下位ビットによりデータ処理部５２がデータの選択
を行って、該当するデータのアクセスを行う。なお、書
き込み時においては、メモリ制御部５４からライトイネ
ブール（ＷＥ）信号を出力することにより書き込み制御
を行っている。

次に、ラスク処理アクセスに関して、ここでは、イメー
ジ処理部１２を用いて画像の縮小処理を行う場合につい
て説明する。先ず、ＣＰＵＩにより使用する各モジュー
ルに対してパラメータのセットを行う。本実施例に関し
てはメモリ５０から読み出した画像データをＬＤＣ３４
（第５図参照）により縮小処理を行って再びメモリ５０
の別のアドレスに縮小処理した画像データを書き込む処
理を行うため、アドレス発生部５１のアドレス発生器７
０．７１．７２．７３の中のを２個使用する。

処理が開始されると、先ず、ＬＤＣ３４は、ＡＲＢＴ３
Ｂに対しメモリ５０からの画像データの読み出し要求を
出す。ＡＲＢＴ３３はこれを受は付けると、シーケンサ
５３に外部読み出しアクセスのシーケンサコードを出力
し、これにより、メモリ５０から画像データが読み出さ
れてデータ処理部５２、ゲート３６ａを経由してＬＤＣ
３４に入力され読み出し動作を終了する。このとき、ア
ドレスは２個のアドレス発生器のうちのソース側のもの
を使用する。この読み出し動作を画像の数ラインに亙っ
ておこない、ＬＤＣ３４が補間処理を行うため設けられ
ている図示しないラインバッファに記憶する。ＬＤＣ３
４のラインバッファに適当な数量の画像データが記憶さ
れると、ＬＤＣ３４は書き込み要求をＡＲＢＴ３３に出
力する。ＡＲＢ７３３は外部書き込みアクセスのシーケ
ンサコードをシーケンサ５３に出力し、書き込み動作が
開始される。すなわち、アドレス発生部５１のディステ
ィネーション用のアドレス発生器を選択し、ＬＤＣ３４
から出力された縮小画像データをゲート３６ａ、データ
処理部５２を経由してメモリ５０に書き込みを行う。以
上の処理を１画像分行うことにより、動作を終了する。

次に、ＤＰＭＩ１内の内部アクセスについて説明する。

内部アクセスに関しては複数種類のアクセスがある。す
なわち、データを別のアドレスに複写するコピーアクセ
ス、データの交換を行うスワップアクセス、パターンな
どの描画を行う描画アクセスである。これらのアクセス
はすべてＤＰＭＩ　ｌ内のシーケンサ５３によって制御
される。また、このときのアドレスはアドレス発生部５
１から得られ、コピーアクセス、スワップアクセスの場
合は、アドレス発生器７０．７１．７２．７３の中の２
個を用いる。シーケンサ５３の内部にある内部シーケン
サにアクセスモードをセ・ン卜すると、ＡＲＢ７３３に
対して内部アクセスの要求を出す。これにより、ＡＲＢ
Ｔ３３が内部アクセスを受は付けると、シーケンサコー
ドをシーケンサ５３に供給し、シーケンサ５３はアドレ
ス発生部５１のアドレスを用いてメモリ５０のアクセス
を行い、また、データ処理部５２にてデータの処理を行
う。ここで、アドレス発生部５１では単なる矩形領域の
アドレスの発生のみではなく、回転などのアフィン変換
アドレス、台形アドレスなどの発生が可能であり、これ
らを用いたコピーアクセスなどを行うことができるよう
になっている。

第９図は第７図に示すアドレス発生部５１のアドレス発
生器（ＡＧ）７０．７１．７２．７３をブロック図で示
したものである。アドレス発生器７０〜７３は２次元（
ｘ、ｙ）のアドレスを生成するブロックであり、Ｘ方向
のアドレスを生成するＸアドレス生成部１００、Ｙ方向
のアドレスを生成するＹアドレス生成部１０１、Ｘ方向
の先頭アドレスを生成するＸ先頭アドレス生成部１０２
、Ｙ方向の先頭アドレスを生成するＹ先頭アドレス生成
部１０３、高品位アフィン変換アドレス生成時Ｘアドレ
スが変化したかどうかの判定を行う判定部１０４、Ｙア
ドレスが変化したかどうかの判定を行う判定部１０５、
Ｘ方向の走査幅ＸＷを指定する走査幅レジスタ１０６、
クロック（ＣＣＬＫ）に従って、アドレス計算の制御等
を行う制御部１０７より構成される。

次に、Ｘアドレス生成部１００の詳細について第１０図
を用いて説明する。アドレス生成部１００．１０１はそ
れぞれ、−次元のアドレスを生成するブロックであり、
主走査方向のステップ数を指定するＭＤＩレジスタ１１
０、Ｘ方向のアドレスであるＸＡＤとの加算を行う加算
器１１３、その値を一時記憶するレジスタ１１４、副走
査方向のステップ数を指定するＳＤＩレジスタ１１２、
高品位アフィン変換モード時に使用する副走査方向のス
テップ数を指定するＲＤＸレジスタ１１１、判定部１０
５の結果により、高品位アフィン変換時に副走査方向の
ステップ数を選択するセレクタ１１６、副走査方向のア
ドレスを順次計算する加算器１１７、その値を一時記憶
するレジスタ１１８、Ｘ先頭アドレス生成部１０２より
生成される先頭アドレスと副走査方向とのアドレスの選
択を行うセレクタ１１９、セレクタ１１９で選択された
アドレスと主走査方向のアドレスとの選択を行いＸ方向
のアドレスを出力するセレクタ１１５より構成される。

ここで、各パラメータＭＤＸ、ＲＤＸ、ＳＤＸは、本実
施例においては小数部１６ビツト、整数部１６ビツト（
符号含む）で表わされており、上述したＣＰＵＩにより
設定されるようになっている。また、第１０図において
Ｘ方向のアドレス変化の判定部１０４は、副走査方向の
アドレスの整数部の１ビツト目が変化したかどうかを判
定するＥＯＲ回路１０４ａと、高品位アフィン変換時の
み動作するように、ＥＯＲ回路１０４ａの出力を高品位
アフィン変換モードイネーブル信号ＨＡＦＥＮによりマ
スクするマスク回路１０４ｂによって構成されている。

ここで第１０図はＸアドレス生成部１００と判定部１０
４を示すブロック図であるが、Ｙアドレス生成部１０１
、判定部１０５も同一の回路にて構成され、信号名など
はＸとＹを入れ換えたものとなる。

次に、Ｘ方向の先頭アドレスを生成するＸ先頭アドレス
生成部１０２について第１１図を用いて説明する。ここ
においても、このＸ先頭アドレス生成部１０２はＹ先頭
アドレス生成部１０３と同一の回路で構成されるため、
Ｙ先頭アドレス生成部１０３の説明については省略する
。Ｘ先頭アドレス生成部１０２は第１番目の先頭アドレ
スを指定するＸ５ＴＡレジスタ１３２、主走査方向の先
頭アドレスのステップ数を指定するＳＭＤＸレジスタ１
３０．ＳＭＤＸレジスタ１３０の値とこれを１／２にし
た値との選択を行うセレクタ１３９、主走査方向の先頭
アドレスを計算するための加算器１３３、これを−時記
憶するレジスタ１３４、副走査方向の先頭アドレスのス
テップ数を指定する５ＳＤＸレジスタ１３１．５ＳＤＸ
レジスタ１３１の値とこれを１／２にした値との選択を
行うセレクタ１４０、副走査方向の先頭アドレスを計算
するための加算器１３６、これを−時記憶するレジスタ
１３７、副走査方向の先頭アドレスと第１番目の先頭ア
ドレスＸ５ＴＡとの選択を行うセレクタ１３８、副走査
方向の先頭アドレスと主走査方向の先頭アドレスの選択
を行い、先頭アドレスＸ５ＴＡＤを出力するセレクタ１
３５より構成される。ここにおいても、各パラメータ（
ＳＭＤＸＳＳＳＤＸ）は整数部１６ビツト（符号含む）
、小数部１６ビツトで構成されており、上述したＣＰＵ
Ｉにより設定されるようになっている。

つぎに、制御部１０７を第１２図を用いて説明する。制
御部１０７はコマンド、モード、クロックに従って、各
回路の制御信号を生成するブロックであり、アドレス生
成部のアドレス計算のスタート等を指示するコマンドレ
ジスタ１５１、動作モードを指定するモードレジスタ１
５２、主走査方向の繰り返し回数を指定するＭＮレジス
タ１５３、この値をロードしてクロックにしたがって、
カウントするカウンタ１５７、副走査方向の繰り返し回
数を指定するＳＮレジスタ１５４、この値をロードして
クロックにしたがって、カウントするカウンタ１５８、
先頭アドレスの主走査方向の繰り返し回数を指定する３
ＭＮレジスタ１５５、この値をロードしてクロックにし
たがって、カウントするカウンタ１５９、先頭アドレス
の副走査方向の繰り返し回数を指定するＳＳＮレジスタ
１５６、この値をロードしてクロックするにしたがって
、カウントするカウンタ１６０、制御信号を生成する制
御回路１５０より構成される。

上記各レジスタ１５３、・・・に設定されるパラメータ
（ＭＮ、ＳＮ、ＳＭＮ、５ＳＮ）は、上述したＣＰＵＩ
により設定されるようになっている。

第１３図には通常の２次元アドレスを生成する際の各パ
ラメータの意味を示す。すなわち、Ｘ方向走査幅ＸＷの
中にある先頭アドレス（ＸＳＴＡ。

ＹＳＴＡ）、次のアドレスはこれに主走査方向のステッ
プ数を加算したアドレス（ＸＳＴＡ十ＭＤＸ、ＹＳＴＡ
＋ＭＤＹ）　、これを順次繰り返し、主走査繰り返し回
数ＭＮ回繰り返す。したがって、主走査方向の最終アド
レスは（ＸＳＴＡ＋ＭＤＸ＊ＭＮＳＹＳＴＡ＋ＭＤＹ＊
ＭＮ）で表わされる。つぎに、主走査方向の１ラインの
アドレス発生が終了すると、副走査方向のアドレスが計
算される。すなわち、（ＸＳＴＡ＋ＳＤＸ。

ＹＳＴＡ＋５ＤＹ）である。続くアドレスは（ＸＳＴＡ
＋ＳＤＸ＋ＭＤＸＳＹＳＴＡ＋ＳＤＹ＋ＭＤＹ）となる
。

すなわち、ここで生成される２次元アドレスの計算式は
Ｘ　Ａ　Ｄ　＝　Ｘ　Ｓ　Ｔ　Ａ　＋　Ｍ　Ｄ　Ｘ　＊
　ｍ　ｎ　＋ＳＤＸ＊ｓｎ、ＹＡＤ＝ＹＳＴＡ＋ＭＤＹ
＊ｍｎ＋ＳＤＹ＊ｓｎで表わされる。ここで、ｍｎ。

ｓｎは、それぞれ、主走査方向と副走査方向のカウント
数である。ただし、０≦ｍｎ≦ＭＮ。

０≦ｓ　ｎ５ｓＮである。

つぎに、通常の２次元アドレスを発生する動作を第１４
図（ａ）（ｂ）を例にして説明する。第１４図（ａ）（
ｂ）は＃０から＃５の６個のアドレスを生成する場合で
ある。このとき、まず、パラメータのセットを行う。先
頭アドレスである＃０のアドレスＸ５ＴＡＳＹＳＴＡ、
主走査幅ＸＷ、主走査方向のステップ数ＭＤＸ、ＭＤＹ
。

副走査方向のステップ数ＳＤＩ％ＳＤＹ、主走査方向の
繰り返し数ＭＮ−２、副走査方向の繰り返し数５Ｎ−１
である。つぎに、モードレジスタ１５２を通常モードと
しコマンドレジスタ１５１にアドレス生成イネーブル信
号ビットＡＧＥＮをイネーブルとし、ＣＣＬＫを１クロ
ツク入力する。

このとき、先頭アドレスが計算されるが、通常モードで
あるため、第１１図におけるセレクタ１３５．１３８の
セレクト信号５Ｍ５Ｃ。

５ｓｓｃはともにＬ＃となり先頭アドレスＸ５ＴＡＤ−
ＸＳＴＡＳＹＳＴＡＤ−ＹＳＴＡとしてＸアドレス生成
部１００、Ｙアドレス生成部１０１にそれぞれ人力され
る。つぎに、アドレス生成部１００．１０１においては
セレクタ１１５．１１９のセレクト信号ＭＳＣＳＳＳＣ
が′Ｌ０であるため、ＸＡＤ−ＸＳＴＡ、、ＹＡＤ−Ｙ
ＳＴＡとして出力され、２次元アドレスが生成される。

つぎに、２次元−１次元変換器７５にてＡＤ−ＹＡＤ＊
ＸＷ十ＸＡＤの計算が行われ、この結果がＣＣＬＫに同
期して発生するＡＤＬＴ信号により２次元−１次元変換
器７５内のレジスタにう・ソチされ出力される。これが
ＡＤ＃Ｏの生成シーケンスである。これと同時に、ＭＤ
ＬＴ信号によりＸＡＤ−ＸＳＴＡに加算器１１３にてＭ
Ｄｌｌｌｏを加算した次のレジスタ１１４にラッチしＸ
ＡＤ−ＸＳ　ＴＡ＋ＭＤＸとなる。すなわち、このアド
レス生成部１００，１０１のレジスタ１１４．１１８と
２次元−１次元変換器７５内部のレジスタ間でバイブラ
イン構成をとっている。

一方、制御部１０７においては、ＭＮ１５３．５Ｎ１５
４の値が、カウンタ１５７．１５８にそれぞれロードさ
れ、それぞれ、カウンタダウンされ、カウンタ１５７．
１５８の値はそれぞれ１と０となる。また、セレクタ１
１５のセレクト信号ＭＳＣは、先頭アドレスの計算が終
了したため、′Ｈ′となって、レジスタ１１４の値がＸ
ＡＤとして、出力される。つぎに、ＣＣＬＫが入力され
ると、すでにレジスタ１１４にはつぎの＃１のアドレス
がラッチされているため、このＸＡＤ−ＸＳＴＡ＋ＭＤ
Ｘ、ＹＡＤ−ＹＳＴＡ＋ＭＤＹによりＡＤが計算されて
、ＡＤＬＴ信号によりラッチされる。同時に＃２のアド
レス加算器１１３により計算され、レジスタ１１４にう
・ンチされる。

すなわち、ＸＡＤ−ＸＳＴＡ＊２、ＹＡＤ−ＹＳＴＡ＋
ＭＤＹ＊　２である。このとき、カウンタ１５７の値が
“Ｏ゛となる。つぎに、ＣＣＬＫが入ると、ＡＤＬＴ、
ＭＤＬＴ、５ＤＬＴのラッチクロックがイネーブルとな
り、ＡＤＬＴにより、ＡＤ＃２が出力されると同時に、
レジスタ１１８にＹＳＴＡ＋ＳＤＸの値がラッチされ、
ＳＳＣが“Ｈ”、ＭＳＣが“Ｌ″となってレジスタ１１
８の値がＸＡＤとなる。このように、第１４図＜ｂ）に
示すタイミングが制御部１０７にて生成され、＃Ｏ〜＃
５のアドレスが生成される。

つぎに、この発明の回転アドレスを生成する処理の流れ
を詳細に説明する。まず、画素抜けが生じず、さらに、
同じ画素を複数回アクセスすることのない回転アドレス
発生方式について説明する。

任意方向の直線は、Ｂｒｅｓｅｎｈａｔｘの直線発生ア
ルゴリズムを使用する。すなわち、ｄｘ、ｄｙをそれぞ
れ直線の始点と終点のＸ方向、Ｙ方向の距離とすると、
ｄ　ｙ　／　ｄ　ｘ≦１のときは、Ｘ方向は座標を１ず
つ増加し、Ｙ方向にはＸ方向に１増加した際の増加分を
加算することにより、直線を発生することができ、また
、ｄｙ／ｄｘ≧１のときには、Ｙ方向の座標を１ずつ増
加し、Ｘ方向にはＹ方向に１増加した際の増加分を加算
することにより、直線を発生することができる。ただし
、直線の発生方向によっては、座標を増加させるのでは
なく、減少させることとなる。すなわち、Ｘの方向が負
の方向であれば、Ｘの座標は減少されるし、Ｙの方向が
負の方向であれば、Ｙの座標は減少される。

例として、３０度の傾きを持つ直線を発生した例を第１
５図に示す。本実施例においては、ＭＤＩ−１、ＭＤＹ
＝−ｔａｎ３０とすることにより、この直線を生成する
ことができる。次に、ここで、ｄｙ／ｄｘ≦１の場合に
は、Ｘ方向の各アドレスには１つの画素しかアドレスか
生じない。

したがって、この直線をＹ方向に平行移動してゆけば、
第１６図に示すように間隙の生じないアドレスを発生す
ることが可能である。

したがって、間隙の生じない回転図形のアドレスを発生
するには、この直線の発生のアルゴリズムを主走査方向
に用い、副走査方向のアドレスすなわち、各直線の始点
を角度にしたがって生成すれば良い。つぎに、副走査方
向のアドレス生成について説明する。ここでは、回転角
度３０度の場合について説明する。この場合、Ｙ方向に
対して１ずつ増加させ、第１５図と同様の直線アドレス
を生成することを考える。

このときのＹ方向の距離をｄｙｓとすると、Ｘの座標Ｉ
ＮＴ　（ｄｙｓ＊ｓ　１ｎ３０＊ｃｏｓ３０）・・・（
１式）で計算できる。

したがって、Ｙ座標は、ｄ　ｙ　ｓ　＋　Ｍ　Ｄ　Ｙ　
＊ＩＮＴ　（ｄｙｓ＊ｓ　１ｎ３０＊ｃｏｓ３０）−−
−（２式）で計算できる（第１７図）。ここで、ＩＮＴ
　（ｄｙｓ＊ｓ　１ｎ３０＊ｃｏｓ３０）はその値を越
えない最大の整数値を表わす。

このように、１式、２式にて副走査方向のアドレスすな
わち、次のラインの先頭アドレスを生成できる。これに
より、３０度回転の場合の副走査方向のアドレス生成を
第１８図に示す。

しかしながら、このままではハードウェア規模が膨大に
なるため、この発明においては、加算のみで計算できる
ように構成している。すなわち、本実施例においては、
レジスタ１１８において１つ前の副走査方向のアドレス
を保持しているため、Ｘ、Ｙの変化量を加算すればよい
。したがって、副走査方向のＸアドレスＸＡＤＳは、Ｘ
ＡＤＳ（ｎ）＝ＸＡＤＳ　（ｎ−１）＋ＳＤＩで求めら
れ、副走査方向のＹアドレスＹＡＤＳは、ＩＮＴ（ＸＡ
ＤＳ）が同じ場合、すなわち、ＸＡＤＳが変化しない場
合には、ＹＡＤＳ　（ｎ）−ＹＡＤＳ（ｎ−１）＋ＳＤ
Ｙ、また、ＩＮＴ　（ＸＡＤＳ）が１増加した場合、す
なわち、ＸＡＤＳが変化した場合には、ＹＡＤＳ　（ｎ
）−ＹＡＤＳ　（ｎ−１）＋ＳＤＹ＋ＭＤＹで計算でき
る。

ここで、ＲＤＹ−８ＤＹ＋ＭＤＹとするとＸＡＤＳが変
化した場合にはＹＡＤＳ　（ｎ）−ＹＡＤＳ　（ｎ−１
）＋ＲＤＹで計算することができ、したがって、３０度
の回転の場合には、ＸＡＤＳが変化するかどうかにより
前のＹ副走査アドレスＹＡＤＳ　（ｎ−１）にＳＤＹを
加えるかを制御すればよい。これにより、生成された３
０度回転時のアドレスを第１８図に示す。

次に本実施例におけるハードウェアの動作を３０度回転
を例として説明する。まず、パラメータのセットを行う
。先頭アドレスであるＡＯのアドレスＸ５ＴＡＳＹＳＴ
Ａ、主走査幅ＸＷ１主走査方向のステップ数ＭＤＩ−１
、ＭＤＹ−−ｔａｎ３０、副走査方向のステップ数５Ｄ
Ｘ−ｓ　１ｎ３０＊ｃｏｓ３０．５ＤＹ−１、主走査方
向の繰り返し数ＭＮ−８、副走査方向の繰り返し数５Ｎ
−５、高品位アフィン変換用副走査ステップ数ＲＤＸ−
５ＤＸ−ｓ　１ｎ３０＊ｃｏｓ３０、ＲＤＹ−１＋ＭＤ
Ｙ−１−ｔ　ａｎ３０である。

つぎに、モードレジスタ１５２を高品位アフィン変換モ
ードとしてイネーブル信号ＨＡＦＥＮをイネーブルとす
る。さらに、コマンドレジスタ１５１にアドレス生成イ
ネーブル信号ビットＡＧＥＮをイネーブルとし、ＣＣＬ
Ｋを１クロツク入力する。このとき、先頭アドレスが計
算されるが、通常モードであるため、第１１図における
セレクタ１３５．１３８（７）セレクト信号５Ｍ５Ｃ。

５ｓｓｃはともに“Ｌ″となり先頭アドレスＸ５ＴＡＤ
−ＸＳＴＡ、ＹＳＴＡＤ−ＹＳＴＡとしてＸアドレス生
成部１００、Ｙアドレス生成部１０１にそれぞれ入力さ
れる。つぎに、アドレス生成部１００．１０１において
はセレクタ１１５．１１９のセレクト信号ＭＳ０５ＳＳ
Ｃが“Ｌｍであるめ、ＸＡＤ−ＸＳＴＡ、ＹＡＤ−ＹＳ
ＴＡ（！：して出力され、２次元アドレスが生成される
。

つぎに、２次元−１次元変換器７５にてＡＤ−ＹＡＤ＊
ＸＷ＋ＸＡＤの計算が行われ、この結果がＣＣＬＫに同
期して発生するＡＤＬＴ信号にょリ２次元−１次元変換
器７５内のレジスタにう・ソチされ出力される。これが
ＡＯの生成シーケンスである。これと同時に、ＭＤＬＴ
信号によりＸ　Ａ　Ｄ　−Ｘ　Ｓ　Ｔ　Ａ　ニ加算器１
１ＢにてＭＤｌｌｌｏを加算した次のアドレスをレジス
タ１１４にラッチしＸＡＤ−ＸＳＴＡ十ＭＤＸとなる。

方、制御部１０７においては、ＭＮ１５３．５Ｎ１５４
の値が、カウンタ１５７．１５８にそれぞれロードされ
、それぞれ、カウントダウンされ、カウンタ１５７．１
５８の値はそれぞれ７と４となる。また、セレクタ１１
５のセレクト信号ＭＳＣは、先頭アドレスの計算が終了
したため、“Ｈｏとなって、レジスタ１１４の値がＸＡ
Ｄとして、出力される。

つぎに、ＣＣＬＫが入力されると、すでにレジスタ１１
４にはつぎのＡ１のアドレスがう、ソチされているため
、このＸＡＤ−ＸＳＴＡ＋ＭＤＸ。

ＹＡＤ−ＹＳＴＡ十ＭＤＹによりＡＤが計算されて、Ａ
ＤＬＴ信号によりラッチされる。同時にＡ２のアドレス
が加算器１１３により計算され、レジスタ１１４にラッ
チされる。すなわち、ＸＡＤ−ＸＳＴＡ十ＭＤＸ＊２、
ＹＡＤ−ＹＳＴＡ＋ＭＤＹ＊２である。このとき、カウ
ンタ１５７の値が“６゛となる。これが繰り返され、カ
ウンタ１５７の値が“０”になると、ＣＣＬＫが入ると
、ＡＤＬＴＳＭＤＬＴ、５ＤＬＴのラッチクロックがイ
ネーブルとなり、ＡＤＬＴにより、Ａ８か出力されると
同時に、レジスタ］１８にＢＯのアドレスが計算されラ
ッチされる。このとき、３０度回転の場合、Ｘ方向の副
走査ステップ数は判定部１０５の結果に依存せず、ＳＤ
Ｘを前のラインの先頭アドレスに加算するようにＲＤＸ
−ＳＤＩとしている。

本実施例では、このようにＲＤＸ−ＳＤＩとしてＨＳＣ
Ｘ信号によりセレクタ１１６が切り替えられても同じ値
になるようにパラメータをセットしているが、判定部１
０５をディスエーブルとして“Ｌ“としておいてもよい
。ＢＯのアドレス計算時においてはＡＯのＸアドレスに
ＳＤＩを加算しても整数部の１ビツト目が変化しないた
め、判定部１０４（７）Ｈ５ＣＹ−”Ｌ’となりＢ　Ｏ
ノＹ７ドレスの計算にはＳＤＹが使用される。これから
、再び、主走査方向にＢＯ〜Ｂ８のアドレスが生成され
る。これを順次繰り返すと、ＤＯのアドレス計算時にお
いて、判定部１０４のＨ３ＣＹ信号が“Ｈｏとなり、Ｙ
アドレス生成部１０１内におけるセレクタ１１６（Ｙ）
により、ＲＤＹが選択され、加算器１１７（Ｙ）により
、ＣＯのＹアドレスと加算され、レジスタ１１８（Ｙ）
に５ＤＬＴ信号によりラッチされる。これを繰り返すこ
とにより、第１９図に示すような３０度回転した図形ア
ドレスを生成することができる。

本実施例においては、３０度回転の場合について説明し
たが、他の角度についても第４図に示す記憶テーブルを
用いて各パラメータの値を求め、セットすることにより
、任意角度の回転アドレスを高速に生成することができ
る。

上記したように、任意の角度での回転アドレスを生成す
る際に、簡単な回路で画素抜けが生じず、また、同じア
ドレスを複数回生じることのない回転アドレスを高速に
生成できる。これにより、高品位で、しかも、画素間演
算が可能な回転図形の描画が生成可能となる。

［発明の効果］以上詳述したようにこの発明によれば、任意の角度での
回転アドレスを生成する際、その回転図形領域の画素に
抜けが生じることなく、また、同じ画素を複数回アクセ
スすることのない高品位な回転アドレスを生成すること
ができ、画素間演算を行うこともできる画像処理装置を
提供できる。

【図面の簡単な説明】

図面はこの発明の一実施例を示すもので、第１図および
第２図は画像処理装置の構成を示す図、第３図はＣＰＵ
バス制御論理制御部の構成を示すブロック図、第４図は
回転角度に応じたパラメータの演算テーブルを示す図、
第５図はイメージバス制御論理制御部の構成を示すブロ
ック図、第６図はメモリ部の構成を示すブロック図、第
７図はアドレス発生部の内部構成を示すブロック図、第
８図はデータ処理部の内部構成を示すブロック図、第９
図はアドレス発生部内のＡＧ部の構成を示すブロック図
、第１０図はＸアドレス生成部の内部構成を示すブロッ
ク図、第１１図はＸ先頭アドレス生成部の内部構成を示
すブロック図、第１２図は制御部の内部構成を示すブロ
ック図、第１３図はアドレス生成部のパラメータを説明
する図、第１４図はアドレス生成部のアドレス生成を説
明するための図、第１５図は直線アドレス生成を説明す
るための図、第１６図は画素抜けの生じないアドレス生
成を説明するための図、第１７図は副走査方向のアドレ
スの計算を説明するための図、第１８図は副走査方向の
生成したアドレスを示す図、第１９図は生成された３０
度回転アドレスを示す図である。１・・・ＣＰＵ、１０・・・表示制御部、１１．５０・
・・メモリ、１９・・・マウス、２２・・・表示部、５
１・・アドレス発生部、５２・・・データ処理部、５４
−０．メモリ制御部、°７０．７１．７２．７３・・・
アドレス発生器、７５・・・２次元−１次元変換器、１
００・・・Ｘアドレス生成部、１０１・・・Ｙアドレス
生成部、１０２・・・Ｘ先頭アドレス生成部、１０３・
・・Ｙ先頭アドレス生成部、１０４．１０５・・・判定
部、１０６・・・走査幅レジスタ、１０７・・・制御部
、１１０・・・ＭＤＩレジスタ、１１１・・・ＲＤＸレ
ジスタ、１１２・・・ＳＤＸレジスタ、１１３．１１７
．１３３．１３６・・・加算器、１１４．１１８．１３
４．１３７・・・レジスタ、１１５．１１６．１１９．
１３５．１３８．１３９．１４０・・・セレクタ、１３
０・・・ＳＭＤＸレジスタ、１３１・・・５ＳＤＸレジ
スタ、１３２・・・Ｘ５ＴＡレジスタ、１５１・・・コ
マンドレジスタ、１５２・・・モードレジスタ、１５３
・・・ＭＮレジスタ、１５４・・・ＳＮレジスタ、１５
５・・・８ＭＮレジスタ、１５６・・・ＳＳＮレジスタ
、１５７．１５８．１５９．１６０・・・カウンタ。出願人代理人　弁理士　鈴江武彦第１図第４図７Ｑ（７１７２，７３）ＡＤ第１０図第１１図 ×　　　＾第１５図１１１１１６Ｉ！ｙ１！１８図第１９図第１７図

Claims

【特許請求の範囲】画像が供給される供給手段と、画像を記憶するビットマップメモリと、上記供給手段により供給される画像の回転角度を指示す
る指示手段と、この指示手段の指示に応じて主走査方向の繰返し回数、
副走査方向の繰返し回数、先頭アドレスの主走査方向の
繰返し回数、先頭アドレスの副走査方向の繰返し回数等
の第１のパラメータを判定する第１の判定手段と、回転角度に応じた第２のパラメータを決定するための演
算内容を記憶している記憶手段と、上記指示手段により
指示された回転角度に応じた演算内容を上記記憶手段か
ら読出し、この読出した演算内容で第２のパラメータを
算出する算出手段と、この算出手段で算出した第２のパラメータと上記第１の
判定手段により判定された第１のパラメータとに応じて
Ｘ方向、Ｙ方向のそれぞれの一次元アドレスとしての主
走査方向のアドレスと副走査方向のアドレスとを発生す
る第１、第２のアドレス発生手段と、これらのアドレス発生手段により発生される副走査方向
のアドレスが変化したか否を判定する第２、第３の判定
手段と、上記第２、第３の判定手段により副走査方向のアドレス
が変化したことが判定された際、第２のパラメータとし
てアドレス変化時の副走査方向のステップ数を用いて第
１、第２のアドレス発生手段で副走査方向のアドレスを
発生する第１、第２の処理手段と、上記第１、第２の処理手段により発生された主走査方向
、副走査方向のアドレスに応じて上記供給手段からの画
像を上記ビットマップメモリへ出力する出力手段と、を具備したことを特徴とする画像処理装置。