JPS61296386A - メモリインタフエ−ス - Google Patents
メモリインタフエ−スInfo
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- JPS61296386A JPS61296386A JP60138305A JP13830585A JPS61296386A JP S61296386 A JPS61296386 A JP S61296386A JP 60138305 A JP60138305 A JP 60138305A JP 13830585 A JP13830585 A JP 13830585A JP S61296386 A JPS61296386 A JP S61296386A
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- Japan
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- memory
- word
- bit
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- Image Input (AREA)
- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、メモリインタフェースに関する。
[従来の技術]
画像メモリは、近年、画面の解像度の増加と、表示色の
数の増加に従って、著しく大容量化の傾向にある。
数の増加に従って、著しく大容量化の傾向にある。
ところで、一般に1画像メモリの容がか増加すると、そ
の容量に比例して、表示データの処理時間が長くなると
いう欠点がある。この欠点を克服するために、従来は1
表示データプロセッサを改良し、これによって1表示デ
ータの処理を高速化してきたが、メモリアクセスのスピ
ードには限界がある。
の容量に比例して、表示データの処理時間が長くなると
いう欠点がある。この欠点を克服するために、従来は1
表示データプロセッサを改良し、これによって1表示デ
ータの処理を高速化してきたが、メモリアクセスのスピ
ードには限界がある。
すなわち1表示メモリをワード構成にすると。
ビクセル毎のアクセスが遅くなり、記憶装置をサイドバ
イサイドピクセル構成にすると、ワード内のビット位置
に関する処理によって、アクセスが遅くなるという問題
がある。
イサイドピクセル構成にすると、ワード内のビット位置
に関する処理によって、アクセスが遅くなるという問題
がある。
具体的には、ワード構成を有する表示メモリの場合には
、次のような問題がある。なお、第7図は、ワード構成
を有する表示メモリの説明図である。
、次のような問題がある。なお、第7図は、ワード構成
を有する表示メモリの説明図である。
まず1文字情報を表示メモリに書込む場合、色コードに
合わせてプレーン選択レジスタの(lfli ヲセット
し、データとしてフォントパターンを書込む(第7図(
1))ことが考えられる。このようにした場合、非常に
高速に書込むことができる。
合わせてプレーン選択レジスタの(lfli ヲセット
し、データとしてフォントパターンを書込む(第7図(
1))ことが考えられる。このようにした場合、非常に
高速に書込むことができる。
しかし、背景色がrOJでない場合には、各面毎に書込
む必要がある。したがって、書込む面数が多い程、書込
み速度は遅くなる(つまり1面数に比例した書込み時間
を必要とする)。
む必要がある。したがって、書込む面数が多い程、書込
み速度は遅くなる(つまり1面数に比例した書込み時間
を必要とする)。
表示画面の1ドツトだけ書込む場合には、更に長い処理
時間が必要になる。これは、面毎のデータを読出しく同
図(2))だ後に、変えたいビット位置のみ、「l」ま
たは「0」にして書き戻しく同図(3))、これを総て
の面に対し繰り返す(同図(4))必要があるからであ
る。
時間が必要になる。これは、面毎のデータを読出しく同
図(2))だ後に、変えたいビット位置のみ、「l」ま
たは「0」にして書き戻しく同図(3))、これを総て
の面に対し繰り返す(同図(4))必要があるからであ
る。
一般に1表示データを書込む場合、はとんどのイメージ
/画素は、1ドツトづつ書込む操作を組合せて形成され
ているので、その占込み処理には非常に長い処理時間が
必要になる。
/画素は、1ドツトづつ書込む操作を組合せて形成され
ているので、その占込み処理には非常に長い処理時間が
必要になる。
一方、サイドバイサイドビクセル構成を有する表示メモ
リの場合には、次のような問題がある。
リの場合には、次のような問題がある。
なお、第8図は、サイドバイサイドピクセル構成を有す
る表示メモリの説明図である。
る表示メモリの説明図である。
まず、表示情報を表示メモリに書込む場合、フォントパ
ターンを表示色と背景色とに色展開してから書込まなけ
ればならないので、書込み時間が長くなる。また、ビク
セル長が長いと、1回で書けるビクセル数が少なくなる
ので、占込み時間はさらに長くかかる。
ターンを表示色と背景色とに色展開してから書込まなけ
ればならないので、書込み時間が長くなる。また、ビク
セル長が長いと、1回で書けるビクセル数が少なくなる
ので、占込み時間はさらに長くかかる。
1ドツト毎の書込みは、ワード構成の場合よりも簡単で
はあるが、ビクセルの位置によって、ワード内のビット
位置が変わる。このために、ビクセルを更新する場合、
CPUまたはビデオデータプロセッサは、そのビクセル
が存在するワードを読出した後、更新すべきビクセルが
どの位置に存在しても、そのビクセルをビットOの位置
にシフトしてから処理し、そのシフト前の位置に戻した
後、隣のデータを合せてから、出き戻す必要がある。
はあるが、ビクセルの位置によって、ワード内のビット
位置が変わる。このために、ビクセルを更新する場合、
CPUまたはビデオデータプロセッサは、そのビクセル
が存在するワードを読出した後、更新すべきビクセルが
どの位置に存在しても、そのビクセルをビットOの位置
にシフトしてから処理し、そのシフト前の位置に戻した
後、隣のデータを合せてから、出き戻す必要がある。
したがって、ワード構成を有する表示メモリの場合も、
サイドバイサイドピクセル構成を有する表示メモリの場
合も、それぞれ問題を有し、メモリアクセスが1画像処
理における性能向上に対してかなりの制限になっている
。
サイドバイサイドピクセル構成を有する表示メモリの場
合も、それぞれ問題を有し、メモリアクセスが1画像処
理における性能向上に対してかなりの制限になっている
。
[発明の目的]
本発明は、上記従来の問題点に着目してなされたもので
、ワードアクセスとビクセルアクセスとの両者が回走な
メモリインタフェースを提供することを目的とするもの
である。
、ワードアクセスとビクセルアクセスとの両者が回走な
メモリインタフェースを提供することを目的とするもの
である。
[発【jIの概要]
本発明は、ワードアクセスとビットアクセスとの両者を
回走にするために、ワード方向とビット方向とに、それ
ぞれ、データバッファを設け、これらデータバッファの
選択制御と、選択されたデータバッファの入出力方向の
制御とを行なうものである。
回走にするために、ワード方向とビット方向とに、それ
ぞれ、データバッファを設け、これらデータバッファの
選択制御と、選択されたデータバッファの入出力方向の
制御とを行なうものである。
[発明の実施例コ
第1図は、本発明の一実施例を示すゾロツク図である。
記憶型2tMは、メモリ10と、このメモリ10のイン
タフェースであるメモリインタフェース11とを有する
ものである。
タフェースであるメモリインタフェース11とを有する
ものである。
第2図は、上記実施例におけるメモリインタフェース1
1を具体的に示す回路図である。
1を具体的に示す回路図である。
メモリインタフェース11は、ワード方向用データバッ
ファ20と、ビット方向用データ/ヘツファ30と、制
御部40とをイ1する。
ファ20と、ビット方向用データ/ヘツファ30と、制
御部40とをイ1する。
ワード方向用データバッファ20は、入力方向のバッフ
ァ21と、出力方向のバッファ22とを有する。ビット
方向用データバッファ30は1人力方向のバッファ31
と出力方向のバッファ324 とを有するものである。
ァ21と、出力方向のバッファ22とを有する。ビット
方向用データバッファ30は1人力方向のバッファ31
と出力方向のバッファ324 とを有するものである。
制御部40は、インバータ41.42.43と、NAN
D回路44.45.46.47とを有する。
D回路44.45.46.47とを有する。
次に、上記実施例の動作について説明する。
画像用メモリは一般に、2つの方向にデータがアクセス
される。その一方の方向は、CPUまたは表示コントロ
ーラから見えるワード単位の処理に基づくワード方向で
あり、他の方向は、ピクセル単位の処理に基づくアクセ
スを行なうビット方向である。
される。その一方の方向は、CPUまたは表示コントロ
ーラから見えるワード単位の処理に基づくワード方向で
あり、他の方向は、ピクセル単位の処理に基づくアクセ
スを行なうビット方向である。
ここで、メモ1月0をワード方向にアクセスしたい場合
には、制御部40に対して、データバッファ選択信号と
して「1」を与える。これによって、NAND回路44
.45が開く条件が準備される。この場合、メモリlO
に所定データを書込むには、ライトイネーブル信号とし
て「0」をケえ、アウトプットイネーブル信号として「
1」を与える。
には、制御部40に対して、データバッファ選択信号と
して「1」を与える。これによって、NAND回路44
.45が開く条件が準備される。この場合、メモリlO
に所定データを書込むには、ライトイネーブル信号とし
て「0」をケえ、アウトプットイネーブル信号として「
1」を与える。
これによって、インバータ42とNAND回路44とを
通過した「0」の信号が、バッファ21をオンにするの
で、ワード方向用データが、バッファ21とライト用デ
ータライン16とを介してメモリ10に向かう、この場
合、インバータ43の出力が「0」になり、NAND回
路45の出力が「1」になるので、バッファ22がオフ
し、アウトプット用データライン17のデータは記憶装
置Mの外部に出ない。
通過した「0」の信号が、バッファ21をオンにするの
で、ワード方向用データが、バッファ21とライト用デ
ータライン16とを介してメモリ10に向かう、この場
合、インバータ43の出力が「0」になり、NAND回
路45の出力が「1」になるので、バッファ22がオフ
し、アウトプット用データライン17のデータは記憶装
置Mの外部に出ない。
上記の場合、メモリ10から所定データを読出すために
は、アウトプットイネーブル信号として「0」を与え、
ライトイネーブル信号として「1」を与える。これによ
って、インバータ43とNAND回路45とを通過した
信号がバッファ22をオンにするので、そのときのアド
レスによって指定されたデータが、メモリ10からアウ
トプット用データライン17とバッファ22とを介して
、記憶袋2fMの外部に出力される。
は、アウトプットイネーブル信号として「0」を与え、
ライトイネーブル信号として「1」を与える。これによ
って、インバータ43とNAND回路45とを通過した
信号がバッファ22をオンにするので、そのときのアド
レスによって指定されたデータが、メモリ10からアウ
トプット用データライン17とバッファ22とを介して
、記憶袋2fMの外部に出力される。
また、メモリ10をビット方向にアクセスしたい場合に
は、制御部40に対して、データバッファ選択信号とし
て「0」を与える。これによって、NAND回路46.
47が開く条件が準備される。この場合、メモリ10に
所定データを、打込むには、ライトイネーブル信号とし
て「0」を4え、アウトプットイネーブル信号としてr
lJを与える。
は、制御部40に対して、データバッファ選択信号とし
て「0」を与える。これによって、NAND回路46.
47が開く条件が準備される。この場合、メモリ10に
所定データを、打込むには、ライトイネーブル信号とし
て「0」を4え、アウトプットイネーブル信号としてr
lJを与える。
これによって、インへ−夕42とNAND回路46とを
通過した信号が、バッファ31をオンにするので、ビッ
ト方向用データが、バッファ31とライト用データライ
ン16とを介してメモリ10に向かう、この場合、イン
バータ43の出力が「0」になり、NAND回路47の
出力がrlJになるので、バッファ32がオフし、アウ
トプット用データライン17のデータは記憶装置Mの外
部に出ない。
通過した信号が、バッファ31をオンにするので、ビッ
ト方向用データが、バッファ31とライト用データライ
ン16とを介してメモリ10に向かう、この場合、イン
バータ43の出力が「0」になり、NAND回路47の
出力がrlJになるので、バッファ32がオフし、アウ
トプット用データライン17のデータは記憶装置Mの外
部に出ない。
上記の場合、メモリlOから所定データを読出すために
は、アウトプットイネーブル信号としてrQJを芋え、
ライトイネーブル信号としてrlJを与える。これによ
って、インバータ43とNAND回路47とを通過した
信号がバッファ32をオンにするので、そのときのアド
レスによって指定されたデータが、メモリ10からアウ
トプット用データライン17とバッファ32とを介して
、記憶装置Mの外部に出力される。
は、アウトプットイネーブル信号としてrQJを芋え、
ライトイネーブル信号としてrlJを与える。これによ
って、インバータ43とNAND回路47とを通過した
信号がバッファ32をオンにするので、そのときのアド
レスによって指定されたデータが、メモリ10からアウ
トプット用データライン17とバッファ32とを介して
、記憶装置Mの外部に出力される。
i3図は、本発明の他の実施例を示す説明図である。
メモリアレー50は、第B4に示す記憶装置Mを二次元
的に配列したものである。メモリアレー50において、
記憶装置Mの横の組合せで、ワードを構成する。記憶装
置Mの縦の組合せで、■ピクセル(表示1ドツト)を構
成する。
的に配列したものである。メモリアレー50において、
記憶装置Mの横の組合せで、ワードを構成する。記憶装
置Mの縦の組合せで、■ピクセル(表示1ドツト)を構
成する。
また、同じワード7.−向に配列された各記憶装置Mの
ワード方向用データ端子同志を、!Lいに接続し、これ
を、縦方向に延びたデータライン51に接続する。さら
に、同じピクセル方向に配列された各記+11装fiM
のピクセル方向用データ端子同志を、互いに接続し、こ
れを、横方向に延びたデータライン52に接続する。
ワード方向用データ端子同志を、!Lいに接続し、これ
を、縦方向に延びたデータライン51に接続する。さら
に、同じピクセル方向に配列された各記+11装fiM
のピクセル方向用データ端子同志を、互いに接続し、こ
れを、横方向に延びたデータライン52に接続する。
さらに、上記データライン51.52を、互いに接続す
る。この場合、データライン51.52のうち、同じビ
ット同志を接続する。これによって、データライン51
と52とが、同一データバス53になる。このように、
データバス5.3を共通できるのは、縦方向のデータラ
イン51と横方向のデータライン52とを同時に使用す
ることは無いからである。
る。この場合、データライン51.52のうち、同じビ
ット同志を接続する。これによって、データライン51
と52とが、同一データバス53になる。このように、
データバス5.3を共通できるのは、縦方向のデータラ
イン51と横方向のデータライン52とを同時に使用す
ることは無いからである。
また、同じ縦方向に配列された複数の記憶装置Mにおい
て、各記憶装置7iMのライトイネーブル信号用端子を
互いに接続し、この接続点をアウトプットイネーブル/
ライトイネーブルゲート61のライトイネーブル信号用
端子に接続する。そして、同じ縦方向に配列された複数
の記憶装aMにおいて、各記憶装aIMのアウトプット
イネーブル信号用端子を互いに接続し、この接続点を7
ウトプツトイネーブル/ライトイネーブルゲート61の
アウトブー2トイネーブル信号用端子にJa統する。
て、各記憶装置7iMのライトイネーブル信号用端子を
互いに接続し、この接続点をアウトプットイネーブル/
ライトイネーブルゲート61のライトイネーブル信号用
端子に接続する。そして、同じ縦方向に配列された複数
の記憶装aMにおいて、各記憶装aIMのアウトプット
イネーブル信号用端子を互いに接続し、この接続点を7
ウトプツトイネーブル/ライトイネーブルゲート61の
アウトブー2トイネーブル信号用端子にJa統する。
同じ横方向に配列された複数の記憶装置Mにおいて、各
記憶装置Mのカラムアドレスストローブ端子を互いに接
続し、この接続点を、カラムアドレスストローブゲート
63の対応する接続端子に接続しである。
記憶装置Mのカラムアドレスストローブ端子を互いに接
続し、この接続点を、カラムアドレスストローブゲート
63の対応する接続端子に接続しである。
メモリコントローラ(または、ビデオプロセッサ)70
からの出力AO〜7、ローアドレスストローブ信号、デ
ータバッファ選択信号は、メモリアレー50中の総ての
記憶装置Mに、共通に供給されるようになっている。
からの出力AO〜7、ローアドレスストローブ信号、デ
ータバッファ選択信号は、メモリアレー50中の総ての
記憶装置Mに、共通に供給されるようになっている。
プレーンマスクレジスタ64は、cpuaoまたはメモ
リコントローラ70からの指示によって、メモリアレー
50におけるそれぞれの而毎のマスク情報を保持するも
のである。このプレーンマスクレジスタ64の出力は、
カラムアドレスストローブゲート63へ供給され、メモ
リコントローラ70からのカラムアドレスストローブ信
号とANDされ、メモリアレー50の回毎のカラムアド
レスストローブ信号となるものである。
リコントローラ70からの指示によって、メモリアレー
50におけるそれぞれの而毎のマスク情報を保持するも
のである。このプレーンマスクレジスタ64の出力は、
カラムアドレスストローブゲート63へ供給され、メモ
リコントローラ70からのカラムアドレスストローブ信
号とANDされ、メモリアレー50の回毎のカラムアド
レスストローブ信号となるものである。
ビットマスクレジスタ62は、CPU80またメモリコ
ントローラ70からの指示によって、メモリアレー5α
におけるビクセル毎のマスク情報を保持するものである
。このビy )マスクレジスタ62の出力は、アウトプ
ットイネーブル/ライトイネーブルゲート61へ供給さ
れ、メモリコントローラ70からの7ウトプツトイネ一
ブル信号と、ライトイネーブル信号とが、別々にAND
され、メモリアレー50におけるビクセル毎のアウトプ
ットイネーブル信号、ライトイネーブル信号になる。
ントローラ70からの指示によって、メモリアレー5α
におけるビクセル毎のマスク情報を保持するものである
。このビy )マスクレジスタ62の出力は、アウトプ
ットイネーブル/ライトイネーブルゲート61へ供給さ
れ、メモリコントローラ70からの7ウトプツトイネ一
ブル信号と、ライトイネーブル信号とが、別々にAND
され、メモリアレー50におけるビクセル毎のアウトプ
ットイネーブル信号、ライトイネーブル信号になる。
次に、且記実施例の動作について説IIする。
まず、CPU80がワード方向のアクセスを行なう場合
について説明する。
について説明する。
この場合、データバッファ選択信号を「1」にセットす
ることによって、ワード方向のアクセスを選択する。プ
レーンマスクレジスタ64に書込む色/使用する面に応
じてマスクデータをセットし、ビットマスクレジスタ6
2をオールrlJ とし、メモリライトを実行する。こ
の後、AO〜7、ローアドレスストローブ信号、カラム
アドレスストローブ信号、ライトイネーブル信号が、所
定のタイミングで、メモリコントローラ76から出力さ
れる。
ることによって、ワード方向のアクセスを選択する。プ
レーンマスクレジスタ64に書込む色/使用する面に応
じてマスクデータをセットし、ビットマスクレジスタ6
2をオールrlJ とし、メモリライトを実行する。こ
の後、AO〜7、ローアドレスストローブ信号、カラム
アドレスストローブ信号、ライトイネーブル信号が、所
定のタイミングで、メモリコントローラ76から出力さ
れる。
CPU80が書込みを行なう場合、メモリコントローラ
70の動作と並行して、書込みデータがcpuaoから
出力され、データライン51およびデータバス53を介
してワード方向/横方向(X方向)に書込まれる。この
場合、各許可された面には、同じ書込みデータが書込ま
れる0才なわち、ワード方向の占込みを行なう場合、プ
レーンマスクレジスタ64の少なくとも1ビットを「1
」とすればよく、2ビット以にを同時に[1]にしても
よい、これによって、その「1」にしたビットに、同じ
ライトデータが同時に書込まれる。上記書込み前に、ビ
ットマスクレジスタ62に、任意のデータをセットして
おくと、ワード内の任意のビット、任意の部分のみにH
!を込みを行なうことができる。
70の動作と並行して、書込みデータがcpuaoから
出力され、データライン51およびデータバス53を介
してワード方向/横方向(X方向)に書込まれる。この
場合、各許可された面には、同じ書込みデータが書込ま
れる0才なわち、ワード方向の占込みを行なう場合、プ
レーンマスクレジスタ64の少なくとも1ビットを「1
」とすればよく、2ビット以にを同時に[1]にしても
よい、これによって、その「1」にしたビットに、同じ
ライトデータが同時に書込まれる。上記書込み前に、ビ
ットマスクレジスタ62に、任意のデータをセットして
おくと、ワード内の任意のビット、任意の部分のみにH
!を込みを行なうことができる。
ワード方向の読出しを行なう場合、プレーンマスクレジ
スタ64の1ビットをrlJとすれば、「1」にしたビ
ットに対応する一一ド方向のり−ドデータが、データバ
ス53に得られる。
スタ64の1ビットをrlJとすれば、「1」にしたビ
ットに対応する一一ド方向のり−ドデータが、データバ
ス53に得られる。
次に、CPU80がビット方向(ピクセル方向)のアク
セスを行なう場合について説明する。
セスを行なう場合について説明する。
まず、データバッファ選択信号を「0」にすることによ
って、ビット方向のアクセスを選択する。そして、プレ
ーンマスクレジスタ64をオール「1」にし、ビットマ
スクレジスタ62の1ビットをセットして、データライ
ン5zおよびデータバス53を介してリードまたは、ラ
イトを行なう、この場合、アクセスすべきビクセルが存
在するワードアドレスに対応して、AO〜7の値が定ま
り、そのワード内のビット位置に対応してビットマスク
レジスタ62の値が定まる。
って、ビット方向のアクセスを選択する。そして、プレ
ーンマスクレジスタ64をオール「1」にし、ビットマ
スクレジスタ62の1ビットをセットして、データライ
ン5zおよびデータバス53を介してリードまたは、ラ
イトを行なう、この場合、アクセスすべきビクセルが存
在するワードアドレスに対応して、AO〜7の値が定ま
り、そのワード内のビット位置に対応してビットマスク
レジスタ62の値が定まる。
ピクセルデータは、ビクセル長がどんな値であっても、
データバス内の右寄せのビット位置でアクセスできる。
データバス内の右寄せのビット位置でアクセスできる。
つまり、第8図において、「ビット0の位置(右)に寄
せる」と示した位置で、アクセスできる。したがって、
CPU80の処理は、非常に中線な操作となる。
せる」と示した位置で、アクセスできる。したがって、
CPU80の処理は、非常に中線な操作となる。
に記の実施例においては、ワード構成の従来記憶装置に
おけるワードアクセス時間と同じ時間で、複数面同時に
ワードアクセスすることができるとともに、ピクセル構
成の従来記憶装置におけるピクセルアクセス時間よりも
高速に、ピクセルアクセスを行なうことができる。
おけるワードアクセス時間と同じ時間で、複数面同時に
ワードアクセスすることができるとともに、ピクセル構
成の従来記憶装置におけるピクセルアクセス時間よりも
高速に、ピクセルアクセスを行なうことができる。
第4図は5本発明の他の実施例を示すブロック図である
。
。
この実施例は、ワード方向のビット数が、ビット方向の
ビット数よりも多い場合の例を示すものである。つまり
、ワード力向力(8ビットであり、ビット方向が5ビッ
トの場合を示しである。
ビット数よりも多い場合の例を示すものである。つまり
、ワード力向力(8ビットであり、ビット方向が5ビッ
トの場合を示しである。
第5図は、本発明の別の実施例であって、メモリアレー
を示す図である。
を示す図である。
この実施例は、ワード方向のビット数が、ビット方向の
ビット数よりも少ない場合を示すものである。つまり、
ワード方向が3ビットであり、ビット方向が8ビットの
場合を示しである。
ビット数よりも少ない場合を示すものである。つまり、
ワード方向が3ビットであり、ビット方向が8ビットの
場合を示しである。
また、ビットマスクレジスタ62とプレーンマスクレジ
スタ64とは、論理的には同一のものであり、使い方に
応じてその名称が異なる。すなわち、ビットマスクレジ
スタ62とプレーンマスクレジスタ64とは、その名称
と使い方を入換えることによって1g!1換できるもの
である。
スタ64とは、論理的には同一のものであり、使い方に
応じてその名称が異なる。すなわち、ビットマスクレジ
スタ62とプレーンマスクレジスタ64とは、その名称
と使い方を入換えることによって1g!1換できるもの
である。
第6図は1本発明のさらに別の実施例を示す図である。
この実施例は、記憶装22Mを、ワード方向に一次元的
に16個配列し、これら16個の記憶装置Mを4つのビ
クセルに区分し、各ビクセルにおける対応するビット同
志の間で、記憶装2FMを接続したものである。また、
ビクセルアクセスは、ビクセル単位で実行するようにな
っている。
に16個配列し、これら16個の記憶装置Mを4つのビ
クセルに区分し、各ビクセルにおける対応するビット同
志の間で、記憶装2FMを接続したものである。また、
ビクセルアクセスは、ビクセル単位で実行するようにな
っている。
すなわち、16個の記憶装21M0−M15がワード方
向に配列され、記憶装置MO−M15のそれぞれは、デ
ータフィンDTO−DTI 5のそれぞれに接続されて
いる。また、記憶装ごMO〜M15は、4つのビクセル
PO,PI、P2゜P3に区分されている。つまり、ビ
クセルPOには記憶装置M O−M 3が含まれ、ビク
セルP1にはメモリM4〜M7が含まれ、ビクセルP2
にはメモリM8〜Mllが含まれ、ビクセルP3には記
憶装21M12〜M15が含まれている。
向に配列され、記憶装置MO−M15のそれぞれは、デ
ータフィンDTO−DTI 5のそれぞれに接続されて
いる。また、記憶装ごMO〜M15は、4つのビクセル
PO,PI、P2゜P3に区分されている。つまり、ビ
クセルPOには記憶装置M O−M 3が含まれ、ビク
セルP1にはメモリM4〜M7が含まれ、ビクセルP2
にはメモリM8〜Mllが含まれ、ビクセルP3には記
憶装21M12〜M15が含まれている。
そして、ビクセルPO内の記憶装置MOと、ビクセルデ
ータの記憶装fiM4と、ビクセルP2内の記憶装置M
8と、ビクセルP3内の記憶装置M12とがJti&M
されている。また、ビクセルPO内の記憶装置M1と、
ピクセル単位内の記憶装置M5と、ビクセルP2内の記
憶装置M9と、ビクセルP3内の記憶装置M13とが接
続されている。以下、同様にして各ビクセルにおける対
応するビット同志の間で、記憶装21Mが接続されてい
る。
ータの記憶装fiM4と、ビクセルP2内の記憶装置M
8と、ビクセルP3内の記憶装置M12とがJti&M
されている。また、ビクセルPO内の記憶装置M1と、
ピクセル単位内の記憶装置M5と、ビクセルP2内の記
憶装置M9と、ビクセルP3内の記憶装置M13とが接
続されている。以下、同様にして各ビクセルにおける対
応するビット同志の間で、記憶装21Mが接続されてい
る。
次に、L記実施例の動作について説明する。
まず、ワードアクセスする場合には、16ビットl而の
構成が採用され、16ビット同時に読みJ)きできる、
一方、ビクセルアクセスする場合には、ビクセルPO〜
P3のうちで指定されたビクセルのみについて、読み古
きでyる。また、この場合、ライトデータ(リードデー
タ)は、常に。
構成が採用され、16ビット同時に読みJ)きできる、
一方、ビクセルアクセスする場合には、ビクセルPO〜
P3のうちで指定されたビクセルのみについて、読み古
きでyる。また、この場合、ライトデータ(リードデー
タ)は、常に。
データラインDTO−I)T3のみを使用する。
たとえば、ビクセルP2のみを書く場合(読む場合)に
は、i:rS2ライトイネーブル信号(第2リードイネ
ーブル信号)のみが供給され、ビクセルP2のみがアク
セスされる。そして、デ′−夕をJ1込む場合には、デ
ータラインDTO〜DT3を介してライトデータを送り
、データを読出す場合には、データラインDTO−DT
3を介してリードデータが送り出される。したがって、
データを1読み書きする場合に、第8図に示すようなデ
ータのシフトを行なう必要がなくなる。このために、デ
ータの処理に要する時間が短縮される。
は、i:rS2ライトイネーブル信号(第2リードイネ
ーブル信号)のみが供給され、ビクセルP2のみがアク
セスされる。そして、デ′−夕をJ1込む場合には、デ
ータラインDTO〜DT3を介してライトデータを送り
、データを読出す場合には、データラインDTO−DT
3を介してリードデータが送り出される。したがって、
データを1読み書きする場合に、第8図に示すようなデ
ータのシフトを行なう必要がなくなる。このために、デ
ータの処理に要する時間が短縮される。
なお、第6図においては、記憶装置Mを一次元的に配列
したようにも見えるが、これは、ビクセル毎の動作を明
示するために記憶装22Mを左右方向にづらせたためで
ある。また、第6図の実施例において、ワード方向に配
列する記憶装21Mの数は、16個以外の数でもよく、
ワード方向に配列した記憶装置Mを4つ以外のビクセル
に区分するようにしてもよい。
したようにも見えるが、これは、ビクセル毎の動作を明
示するために記憶装22Mを左右方向にづらせたためで
ある。また、第6図の実施例において、ワード方向に配
列する記憶装21Mの数は、16個以外の数でもよく、
ワード方向に配列した記憶装置Mを4つ以外のビクセル
に区分するようにしてもよい。
また、メモリ10としては、DRAM以外に、SRAM
等、他のメモリを使用してもよい。
等、他のメモリを使用してもよい。
[発明の効果]
本発明によれば、ワードアクセスとビクセルアクセスと
が可能であり、いずれの方向のアクセスにおいても、高
速の処理が行なわれるという効果を有するものである。
が可能であり、いずれの方向のアクセスにおいても、高
速の処理が行なわれるという効果を有するものである。
第1図は1本発す1の−・実施例を示すブロック図であ
る。 第2図は、]二記実施例における要部の具体例を示す回
路図である。 第3図は、本発明の他の実施例を示す説明図である。 第4図は1本発明の別の実施例を示すブロック図である
。 第5図は1本発明のさら賜の実施例であって、メモリア
レーを示す図である。 第6図は1本発明のさらに別の実施例を示す図である。 第7図は、ワード構成を有する表示メモリの説明図であ
る。 第8図は、サイドバイサイドビクセル構成を有する表示
メモリの説明図である。 M・・・記憶装置、 lO・・・メモリ。 11・・・メモリインタフェース、 20・・・ワード方向用データバッファ、30・・・ビ
ット方向用データバッファ、40・・・メモリタイミン
グコントローラ、50・・・メモリアレー。 特許出願人 株式会社 アスキー 第1図 r−−−−−−−−−−−−−−−−i厖7ii”−−
−−−M= 第6図 1〈 MU 第7図 データ1rス ■ #f!返1 第8図 BCD 口[ロロコロコロ 級灯 ル 畢 [丁Σ]F=コ==ζ==1=ズΣ=] 二の2−7
診罰?畜艮も“ 手続補正δ(方式) 昭和60年10月 8日 1 、 ’II件の表示 昭和60年特許願第 138:105号2、発明の名称 メモリインタフェース 3、補正をする者 事件との関係 出願人 住 所 東京都港区南青山5丁目11番5号名 称
株式会社 ア ス キ −代表者 郡 司
明 部 4、代理人 住 所 東京都七代田区六番町7番地下条ビル3階
7:−・で、5、補正命令の日付 昭利!60午 9月 4日 (発送日:昭和60年 9月24日) 7、補正の内容 明細片第 1頁第3行目の発明の名称 「メモリインタフェ−ス」とあるな 「メモリインタフェース」と訂正する。 手続補正書 1右利61年9月25日
る。 第2図は、]二記実施例における要部の具体例を示す回
路図である。 第3図は、本発明の他の実施例を示す説明図である。 第4図は1本発明の別の実施例を示すブロック図である
。 第5図は1本発明のさら賜の実施例であって、メモリア
レーを示す図である。 第6図は1本発明のさらに別の実施例を示す図である。 第7図は、ワード構成を有する表示メモリの説明図であ
る。 第8図は、サイドバイサイドビクセル構成を有する表示
メモリの説明図である。 M・・・記憶装置、 lO・・・メモリ。 11・・・メモリインタフェース、 20・・・ワード方向用データバッファ、30・・・ビ
ット方向用データバッファ、40・・・メモリタイミン
グコントローラ、50・・・メモリアレー。 特許出願人 株式会社 アスキー 第1図 r−−−−−−−−−−−−−−−−i厖7ii”−−
−−−M= 第6図 1〈 MU 第7図 データ1rス ■ #f!返1 第8図 BCD 口[ロロコロコロ 級灯 ル 畢 [丁Σ]F=コ==ζ==1=ズΣ=] 二の2−7
診罰?畜艮も“ 手続補正δ(方式) 昭和60年10月 8日 1 、 ’II件の表示 昭和60年特許願第 138:105号2、発明の名称 メモリインタフェース 3、補正をする者 事件との関係 出願人 住 所 東京都港区南青山5丁目11番5号名 称
株式会社 ア ス キ −代表者 郡 司
明 部 4、代理人 住 所 東京都七代田区六番町7番地下条ビル3階
7:−・で、5、補正命令の日付 昭利!60午 9月 4日 (発送日:昭和60年 9月24日) 7、補正の内容 明細片第 1頁第3行目の発明の名称 「メモリインタフェ−ス」とあるな 「メモリインタフェース」と訂正する。 手続補正書 1右利61年9月25日
Claims (1)
- 【特許請求の範囲】 データラインを介して1ビットのデータを読取りまたは
書込みする記憶装置の入出力インタフェースにおいて; ワード方向のデータ入出力インタフェースであるワード
方向用データバッファと; ビット方向の入出力インタフェースであり、しかも前記
ワード方向用データバッファと独立に動作するビット方
向用データバッファと; 前記2つのデータバッファのうちのいずれかを選択する
データバッファ選択手段と; 前記記憶装置の記憶内容の読取りまたは書込み動作に応
じて、前記2つのデータバッファのそれぞれの方向を制
御する方向制御手段と; を有することを特徴とするメモリインタフェース。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60138305A JPS61296386A (ja) | 1985-06-25 | 1985-06-25 | メモリインタフエ−ス |
CA000512271A CA1262969A (en) | 1985-06-25 | 1986-06-24 | Memory system |
EP86108653A EP0209749B1 (en) | 1985-06-25 | 1986-06-25 | Memory system and interface therein |
DE3689449T DE3689449T2 (de) | 1985-06-25 | 1986-06-25 | Speichersystem und Schnittstelle darin. |
US07/638,156 US5134582A (en) | 1985-06-25 | 1991-01-10 | Memory system for ANDing data bits along columns of an inverted memory array |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60138305A JPS61296386A (ja) | 1985-06-25 | 1985-06-25 | メモリインタフエ−ス |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61296386A true JPS61296386A (ja) | 1986-12-27 |
Family
ID=15218767
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60138305A Pending JPS61296386A (ja) | 1985-06-25 | 1985-06-25 | メモリインタフエ−ス |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61296386A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01209581A (ja) * | 1988-02-17 | 1989-08-23 | Ascii Corp | メモリ装置 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5525860A (en) * | 1978-08-15 | 1980-02-23 | Toshiba Corp | Memory system |
JPS58205187A (ja) * | 1982-05-26 | 1983-11-30 | 株式会社東芝 | メモリ装置 |
JPS58205970A (ja) * | 1982-05-24 | 1983-12-01 | Matsushita Electric Ind Co Ltd | 二次元デ−タ記憶装置 |
JPS59114588A (ja) * | 1982-12-22 | 1984-07-02 | 株式会社東芝 | パタ−ン書込み制御回路 |
JPS59151190A (ja) * | 1983-02-02 | 1984-08-29 | 株式会社東芝 | パタ−ン書込み制御回路 |
-
1985
- 1985-06-25 JP JP60138305A patent/JPS61296386A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5525860A (en) * | 1978-08-15 | 1980-02-23 | Toshiba Corp | Memory system |
JPS58205970A (ja) * | 1982-05-24 | 1983-12-01 | Matsushita Electric Ind Co Ltd | 二次元デ−タ記憶装置 |
JPS58205187A (ja) * | 1982-05-26 | 1983-11-30 | 株式会社東芝 | メモリ装置 |
JPS59114588A (ja) * | 1982-12-22 | 1984-07-02 | 株式会社東芝 | パタ−ン書込み制御回路 |
JPS59151190A (ja) * | 1983-02-02 | 1984-08-29 | 株式会社東芝 | パタ−ン書込み制御回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01209581A (ja) * | 1988-02-17 | 1989-08-23 | Ascii Corp | メモリ装置 |
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