JPS61296386A - メモリインタフエ−ス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、メモリインタフェースに関する。

［従来の技術］ 画像メモリは、近年、画面の解像度の増加と、表示色の
数の増加に従って、著しく大容量化の傾向にある。

ところで、一般に１画像メモリの容がか増加すると、そ
の容量に比例して、表示データの処理時間が長くなると
いう欠点がある。この欠点を克服するために、従来は１
表示データプロセッサを改良し、これによって１表示デ
ータの処理を高速化してきたが、メモリアクセスのスピ
ードには限界がある。

すなわち１表示メモリをワード構成にすると。

ビクセル毎のアクセスが遅くなり、記憶装置をサイドバ
イサイドピクセル構成にすると、ワード内のビット位置
に関する処理によって、アクセスが遅くなるという問題
がある。

具体的には、ワード構成を有する表示メモリの場合には
、次のような問題がある。なお、第７図は、ワード構成
を有する表示メモリの説明図である。

まず１文字情報を表示メモリに書込む場合、色コードに
合わせてプレーン選択レジスタの（ｌｆｌｉ　ヲセット
し、データとしてフォントパターンを書込む（第７図（
１））ことが考えられる。このようにした場合、非常に
高速に書込むことができる。

しかし、背景色がｒＯＪでない場合には、各面毎に書込
む必要がある。したがって、書込む面数が多い程、書込
み速度は遅くなる（つまり１面数に比例した書込み時間
を必要とする）。

表示画面の１ドツトだけ書込む場合には、更に長い処理
時間が必要になる。これは、面毎のデータを読出しく同
図（２））だ後に、変えたいビット位置のみ、「ｌ」ま
たは「０」にして書き戻しく同図（３））、これを総て
の面に対し繰り返す（同図（４））必要があるからであ
る。

一般に１表示データを書込む場合、はとんどのイメージ
／画素は、１ドツトづつ書込む操作を組合せて形成され
ているので、その占込み処理には非常に長い処理時間が
必要になる。

一方、サイドバイサイドビクセル構成を有する表示メモ
リの場合には、次のような問題がある。

なお、第８図は、サイドバイサイドピクセル構成を有す
る表示メモリの説明図である。

まず、表示情報を表示メモリに書込む場合、フォントパ
ターンを表示色と背景色とに色展開してから書込まなけ
ればならないので、書込み時間が長くなる。また、ビク
セル長が長いと、１回で書けるビクセル数が少なくなる
ので、占込み時間はさらに長くかかる。

１ドツト毎の書込みは、ワード構成の場合よりも簡単で
はあるが、ビクセルの位置によって、ワード内のビット
位置が変わる。このために、ビクセルを更新する場合、
ＣＰＵまたはビデオデータプロセッサは、そのビクセル
が存在するワードを読出した後、更新すべきビクセルが
どの位置に存在しても、そのビクセルをビットＯの位置
にシフトしてから処理し、そのシフト前の位置に戻した
後、隣のデータを合せてから、出き戻す必要がある。

したがって、ワード構成を有する表示メモリの場合も、
サイドバイサイドピクセル構成を有する表示メモリの場
合も、それぞれ問題を有し、メモリアクセスが１画像処
理における性能向上に対してかなりの制限になっている
。

［発明の目的］ 本発明は、上記従来の問題点に着目してなされたもので
、ワードアクセスとビクセルアクセスとの両者が回走な
メモリインタフェースを提供することを目的とするもの
である。

［発【ｊＩの概要］ 本発明は、ワードアクセスとビットアクセスとの両者を
回走にするために、ワード方向とビット方向とに、それ
ぞれ、データバッファを設け、これらデータバッファの
選択制御と、選択されたデータバッファの入出力方向の
制御とを行なうものである。

［発明の実施例コ 第１図は、本発明の一実施例を示すゾロツク図である。

記憶型２ｔＭは、メモリ１０と、このメモリ１０のイン
タフェースであるメモリインタフェース１１とを有する
ものである。

第２図は、上記実施例におけるメモリインタフェース１
１を具体的に示す回路図である。

メモリインタフェース１１は、ワード方向用データバッ
ファ２０と、ビット方向用データ／ヘツファ３０と、制
御部４０とをイ１する。

ワード方向用データバッファ２０は、入力方向のバッフ
ァ２１と、出力方向のバッファ２２とを有する。ビット
方向用データバッファ３０は１人力方向のバッファ３１
と出力方向のバッファ３２４　とを有するものである。

制御部４０は、インバータ４１．４２．４３と、ＮＡＮ
Ｄ回路４４．４５．４６．４７とを有する。

次に、上記実施例の動作について説明する。

画像用メモリは一般に、２つの方向にデータがアクセス
される。その一方の方向は、ＣＰＵまたは表示コントロ
ーラから見えるワード単位の処理に基づくワード方向で
あり、他の方向は、ピクセル単位の処理に基づくアクセ
スを行なうビット方向である。

ここで、メモ１月０をワード方向にアクセスしたい場合
には、制御部４０に対して、データバッファ選択信号と
して「１」を与える。これによって、ＮＡＮＤ回路４４
．４５が開く条件が準備される。この場合、メモリｌＯ
に所定データを書込むには、ライトイネーブル信号とし
て「０」をケえ、アウトプットイネーブル信号として「
１」を与える。

これによって、インバータ４２とＮＡＮＤ回路４４とを
通過した「０」の信号が、バッファ２１をオンにするの
で、ワード方向用データが、バッファ２１とライト用デ
ータライン１６とを介してメモリ１０に向かう、この場
合、インバータ４３の出力が「０」になり、ＮＡＮＤ回
路４５の出力が「１」になるので、バッファ２２がオフ
し、アウトプット用データライン１７のデータは記憶装
置Ｍの外部に出ない。

上記の場合、メモリ１０から所定データを読出すために
は、アウトプットイネーブル信号として「０」を与え、
ライトイネーブル信号として「１」を与える。これによ
って、インバータ４３とＮＡＮＤ回路４５とを通過した
信号がバッファ２２をオンにするので、そのときのアド
レスによって指定されたデータが、メモリ１０からアウ
トプット用データライン１７とバッファ２２とを介して
、記憶袋２ｆＭの外部に出力される。

また、メモリ１０をビット方向にアクセスしたい場合に
は、制御部４０に対して、データバッファ選択信号とし
て「０」を与える。これによって、ＮＡＮＤ回路４６．
４７が開く条件が準備される。この場合、メモリ１０に
所定データを、打込むには、ライトイネーブル信号とし
て「０」を４え、アウトプットイネーブル信号としてｒ
ｌＪを与える。

これによって、インへ−夕４２とＮＡＮＤ回路４６とを
通過した信号が、バッファ３１をオンにするので、ビッ
ト方向用データが、バッファ３１とライト用データライ
ン１６とを介してメモリ１０に向かう、この場合、イン
バータ４３の出力が「０」になり、ＮＡＮＤ回路４７の
出力がｒｌＪになるので、バッファ３２がオフし、アウ
トプット用データライン１７のデータは記憶装置Ｍの外
部に出ない。

上記の場合、メモリｌＯから所定データを読出すために
は、アウトプットイネーブル信号としてｒＱＪを芋え、
ライトイネーブル信号としてｒｌＪを与える。これによ
って、インバータ４３とＮＡＮＤ回路４７とを通過した
信号がバッファ３２をオンにするので、そのときのアド
レスによって指定されたデータが、メモリ１０からアウ
トプット用データライン１７とバッファ３２とを介して
、記憶装置Ｍの外部に出力される。

ｉ３図は、本発明の他の実施例を示す説明図である。

メモリアレー５０は、第Ｂ４に示す記憶装置Ｍを二次元
的に配列したものである。メモリアレー５０において、
記憶装置Ｍの横の組合せで、ワードを構成する。記憶装
置Ｍの縦の組合せで、■ピクセル（表示１ドツト）を構
成する。

また、同じワード７．−向に配列された各記憶装置Ｍの
ワード方向用データ端子同志を、！Ｌいに接続し、これ
を、縦方向に延びたデータライン５１に接続する。さら
に、同じピクセル方向に配列された各記＋１１装ｆｉＭ
のピクセル方向用データ端子同志を、互いに接続し、こ
れを、横方向に延びたデータライン５２に接続する。

さらに、上記データライン５１．５２を、互いに接続す
る。この場合、データライン５１．５２のうち、同じビ
ット同志を接続する。これによって、データライン５１
と５２とが、同一データバス５３になる。このように、
データバス５．３を共通できるのは、縦方向のデータラ
イン５１と横方向のデータライン５２とを同時に使用す
ることは無いからである。

また、同じ縦方向に配列された複数の記憶装置Ｍにおい
て、各記憶装置７ｉＭのライトイネーブル信号用端子を
互いに接続し、この接続点をアウトプットイネーブル／
ライトイネーブルゲート６１のライトイネーブル信号用
端子に接続する。そして、同じ縦方向に配列された複数
の記憶装ａＭにおいて、各記憶装ａＩＭのアウトプット
イネーブル信号用端子を互いに接続し、この接続点を７
ウトプツトイネーブル／ライトイネーブルゲート６１の
アウトブー２トイネーブル信号用端子にＪａ統する。

同じ横方向に配列された複数の記憶装置Ｍにおいて、各
記憶装置Ｍのカラムアドレスストローブ端子を互いに接
続し、この接続点を、カラムアドレスストローブゲート
６３の対応する接続端子に接続しである。

メモリコントローラ（または、ビデオプロセッサ）７０
からの出力ＡＯ〜７、ローアドレスストローブ信号、デ
ータバッファ選択信号は、メモリアレー５０中の総ての
記憶装置Ｍに、共通に供給されるようになっている。

プレーンマスクレジスタ６４は、ｃｐｕａｏまたはメモ
リコントローラ７０からの指示によって、メモリアレー
５０におけるそれぞれの而毎のマスク情報を保持するも
のである。このプレーンマスクレジスタ６４の出力は、
カラムアドレスストローブゲート６３へ供給され、メモ
リコントローラ７０からのカラムアドレスストローブ信
号とＡＮＤされ、メモリアレー５０の回毎のカラムアド
レスストローブ信号となるものである。

ビットマスクレジスタ６２は、ＣＰＵ８０またメモリコ
ントローラ７０からの指示によって、メモリアレー５α
におけるビクセル毎のマスク情報を保持するものである
。このビｙ　）マスクレジスタ６２の出力は、アウトプ
ットイネーブル／ライトイネーブルゲート６１へ供給さ
れ、メモリコントローラ７０からの７ウトプツトイネ一
ブル信号と、ライトイネーブル信号とが、別々にＡＮＤ
され、メモリアレー５０におけるビクセル毎のアウトプ
ットイネーブル信号、ライトイネーブル信号になる。

次に、且記実施例の動作について説ＩＩする。

まず、ＣＰＵ８０がワード方向のアクセスを行なう場合
について説明する。

この場合、データバッファ選択信号を「１」にセットす
ることによって、ワード方向のアクセスを選択する。プ
レーンマスクレジスタ６４に書込む色／使用する面に応
じてマスクデータをセットし、ビットマスクレジスタ６
２をオールｒｌＪ　とし、メモリライトを実行する。こ
の後、ＡＯ〜７、ローアドレスストローブ信号、カラム
アドレスストローブ信号、ライトイネーブル信号が、所
定のタイミングで、メモリコントローラ７６から出力さ
れる。

ＣＰＵ８０が書込みを行なう場合、メモリコントローラ
７０の動作と並行して、書込みデータがｃｐｕａｏから
出力され、データライン５１およびデータバス５３を介
してワード方向／横方向（Ｘ方向）に書込まれる。この
場合、各許可された面には、同じ書込みデータが書込ま
れる０才なわち、ワード方向の占込みを行なう場合、プ
レーンマスクレジスタ６４の少なくとも１ビットを「１
」とすればよく、２ビット以にを同時に［１］にしても
よい、これによって、その「１」にしたビットに、同じ
ライトデータが同時に書込まれる。上記書込み前に、ビ
ットマスクレジスタ６２に、任意のデータをセットして
おくと、ワード内の任意のビット、任意の部分のみにＨ
！を込みを行なうことができる。

ワード方向の読出しを行なう場合、プレーンマスクレジ
スタ６４の１ビットをｒｌＪとすれば、「１」にしたビ
ットに対応する一一ド方向のり−ドデータが、データバ
ス５３に得られる。

次に、ＣＰＵ８０がビット方向（ピクセル方向）のアク
セスを行なう場合について説明する。

まず、データバッファ選択信号を「０」にすることによ
って、ビット方向のアクセスを選択する。そして、プレ
ーンマスクレジスタ６４をオール「１」にし、ビットマ
スクレジスタ６２の１ビットをセットして、データライ
ン５ｚおよびデータバス５３を介してリードまたは、ラ
イトを行なう、この場合、アクセスすべきビクセルが存
在するワードアドレスに対応して、ＡＯ〜７の値が定ま
り、そのワード内のビット位置に対応してビットマスク
レジスタ６２の値が定まる。

ピクセルデータは、ビクセル長がどんな値であっても、
データバス内の右寄せのビット位置でアクセスできる。

つまり、第８図において、「ビット０の位置（右）に寄
せる」と示した位置で、アクセスできる。したがって、
ＣＰＵ８０の処理は、非常に中線な操作となる。

に記の実施例においては、ワード構成の従来記憶装置に
おけるワードアクセス時間と同じ時間で、複数面同時に
ワードアクセスすることができるとともに、ピクセル構
成の従来記憶装置におけるピクセルアクセス時間よりも
高速に、ピクセルアクセスを行なうことができる。

第４図は５本発明の他の実施例を示すブロック図である
。

この実施例は、ワード方向のビット数が、ビット方向の
ビット数よりも多い場合の例を示すものである。つまり
、ワード力向力（８ビットであり、ビット方向が５ビッ
トの場合を示しである。

第５図は、本発明の別の実施例であって、メモリアレー
を示す図である。

この実施例は、ワード方向のビット数が、ビット方向の
ビット数よりも少ない場合を示すものである。つまり、
ワード方向が３ビットであり、ビット方向が８ビットの
場合を示しである。

また、ビットマスクレジスタ６２とプレーンマスクレジ
スタ６４とは、論理的には同一のものであり、使い方に
応じてその名称が異なる。すなわち、ビットマスクレジ
スタ６２とプレーンマスクレジスタ６４とは、その名称
と使い方を入換えることによって１ｇ！１換できるもの
である。

第６図は１本発明のさらに別の実施例を示す図である。

この実施例は、記憶装２２Ｍを、ワード方向に一次元的
に１６個配列し、これら１６個の記憶装置Ｍを４つのビ
クセルに区分し、各ビクセルにおける対応するビット同
志の間で、記憶装２ＦＭを接続したものである。また、
ビクセルアクセスは、ビクセル単位で実行するようにな
っている。

すなわち、１６個の記憶装２１Ｍ０−Ｍ１５がワード方
向に配列され、記憶装置ＭＯ−Ｍ１５のそれぞれは、デ
ータフィンＤＴＯ−ＤＴＩ　５のそれぞれに接続されて
いる。また、記憶装ごＭＯ〜Ｍ１５は、４つのビクセル
ＰＯ，ＰＩ、Ｐ２゜Ｐ３に区分されている。つまり、ビ
クセルＰＯには記憶装置Ｍ　Ｏ−Ｍ　３が含まれ、ビク
セルＰ１にはメモリＭ４〜Ｍ７が含まれ、ビクセルＰ２
にはメモリＭ８〜Ｍｌｌが含まれ、ビクセルＰ３には記
憶装２１Ｍ１２〜Ｍ１５が含まれている。

そして、ビクセルＰＯ内の記憶装置ＭＯと、ビクセルデ
ータの記憶装ｆｉＭ４と、ビクセルＰ２内の記憶装置Ｍ
８と、ビクセルＰ３内の記憶装置Ｍ１２とがＪｔｉ＆Ｍ
されている。また、ビクセルＰＯ内の記憶装置Ｍ１と、
ピクセル単位内の記憶装置Ｍ５と、ビクセルＰ２内の記
憶装置Ｍ９と、ビクセルＰ３内の記憶装置Ｍ１３とが接
続されている。以下、同様にして各ビクセルにおける対
応するビット同志の間で、記憶装２１Ｍが接続されてい
る。

次に、Ｌ記実施例の動作について説明する。

まず、ワードアクセスする場合には、１６ビットｌ而の
構成が採用され、１６ビット同時に読みＪ）きできる、
一方、ビクセルアクセスする場合には、ビクセルＰＯ〜
Ｐ３のうちで指定されたビクセルのみについて、読み古
きでｙる。また、この場合、ライトデータ（リードデー
タ）は、常に。

データラインＤＴＯ−Ｉ）Ｔ３のみを使用する。

たとえば、ビクセルＰ２のみを書く場合（読む場合）に
は、ｉ：ｒＳ２ライトイネーブル信号（第２リードイネ
ーブル信号）のみが供給され、ビクセルＰ２のみがアク
セスされる。そして、デ′−夕をＪ１込む場合には、デ
ータラインＤＴＯ〜ＤＴ３を介してライトデータを送り
、データを読出す場合には、データラインＤＴＯ−ＤＴ
３を介してリードデータが送り出される。したがって、
データを１読み書きする場合に、第８図に示すようなデ
ータのシフトを行なう必要がなくなる。このために、デ
ータの処理に要する時間が短縮される。

なお、第６図においては、記憶装置Ｍを一次元的に配列
したようにも見えるが、これは、ビクセル毎の動作を明
示するために記憶装２２Ｍを左右方向にづらせたためで
ある。また、第６図の実施例において、ワード方向に配
列する記憶装２１Ｍの数は、１６個以外の数でもよく、
ワード方向に配列した記憶装置Ｍを４つ以外のビクセル
に区分するようにしてもよい。

また、メモリ１０としては、ＤＲＡＭ以外に、ＳＲＡＭ
等、他のメモリを使用してもよい。

［発明の効果］ 本発明によれば、ワードアクセスとビクセルアクセスと
が可能であり、いずれの方向のアクセスにおいても、高
速の処理が行なわれるという効果を有するものである。

【図面の簡単な説明】

第１図は１本発す１の−・実施例を示すブロック図であ
る。 第２図は、］二記実施例における要部の具体例を示す回
路図である。 第３図は、本発明の他の実施例を示す説明図である。 第４図は１本発明の別の実施例を示すブロック図である
。 第５図は１本発明のさら賜の実施例であって、メモリア
レーを示す図である。 第６図は１本発明のさらに別の実施例を示す図である。 第７図は、ワード構成を有する表示メモリの説明図であ
る。 第８図は、サイドバイサイドビクセル構成を有する表示
メモリの説明図である。 Ｍ・・・記憶装置、 ｌＯ・・・メモリ。 １１・・・メモリインタフェース、 ２０・・・ワード方向用データバッファ、３０・・・ビ
ット方向用データバッファ、４０・・・メモリタイミン
グコントローラ、５０・・・メモリアレー。 特許出願人　　株式会社　アスキー 第１図 ｒ−−−−−−−−−−−−−−−−ｉ厖７ｉｉ”−−
−−−Ｍ＝ 第６図 １〈 ＭＵ 第７図 データ１ｒス ■ ＃ｆ！返１ 第８図 ＢＣＤ 口［ロロコロコロ　級灯 ル 畢 ［丁Σ］Ｆ＝コ＝＝ζ＝＝１＝ズΣ＝］　　二の２−７
診罰？畜艮も“ 手続補正δ（方式） 昭和６０年１０月　８日 １　、　’ＩＩ件の表示 昭和６０年特許願第　１３８：１０５号２、発明の名称 メモリインタフェース ３、補正をする者 事件との関係　出願人 住　所　東京都港区南青山５丁目１１番５号名　　称　
　株式会社　　ア　　ス　　キ　　−代表者　　郡　司
　　明　部 ４、代理人 住　所　　東京都七代田区六番町７番地下条ビル３階　
　　　　　　　７：−・で、５、補正命令の日付 昭利！６０午　９月　４日 （発送日：昭和６０年　９月２４日） ７、補正の内容 明細片第　１頁第３行目の発明の名称 「メモリインタフェ−ス」とあるな 「メモリインタフェース」と訂正する。 手続補正書 １右利６１年９月２５日

Claims (1)

1. 【特許請求の範囲】 データラインを介して１ビットのデータを読取りまたは
   書込みする記憶装置の入出力インタフェースにおいて； ワード方向のデータ入出力インタフェースであるワード
   方向用データバッファと； ビット方向の入出力インタフェースであり、しかも前記
   ワード方向用データバッファと独立に動作するビット方
   向用データバッファと； 前記２つのデータバッファのうちのいずれかを選択する
   データバッファ選択手段と； 前記記憶装置の記憶内容の読取りまたは書込み動作に応
   じて、前記２つのデータバッファのそれぞれの方向を制
   御する方向制御手段と； を有することを特徴とするメモリインタフェース。