JP4597945B2 - ラテラルｍｏｓｆｅｔ - Google Patents

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Description

本発明はラテラルＭＯＳＦＥＴに関し、特に、ＭＯＳＦＥＴの金属層とソース及びドレイン領域との間の接続を形成するための改良された方法に関する。
ラテラルＭＯＳＦＥＴでは、ソース及びドレインの拡散は、半導体基層の単一の表面の上に配置されている。ラテラルＭＯＳＦＥＴは、ゲートストリップによって分離されたソース領域とドレイン領域の交互に配置された長寸のストリップによって構成することができるので、接近して各セルを配置することによって、任意の領域でのオン抵抗を低くすることができることが知られている。そのような接近して配置されたセルのラテラルＭＯＳＦＥＴの設計では、各セルは図１に示すように行及び列に配列されて配置されており、ここで各セルは行及び列の両方でソース領域及びドレイン領域として交互に配置されている。ソース金属接続ラインとドレイン金属接続ラインが次に対角線的に堆積され、ソース金属ラインとドレイン金属ラインは、基板の表面上で互いに交互に配置されている。
図２Ａ及び図２Ｂは、典型的なセルの平面図及び断面図を各々表している。この例では、Ｎ＋型材料からなる拡散領域２０は、Ｐ基層２１内に形成されている。Ｎ＋拡散領域は金属接続部２２によってアクセスされる。金属接続部２２は、典型的にはポリシリコンからなるゲート材料２３の層によって横方向に囲繞されており、ゲート材料２３の層は、ゲート酸化層２４によって基層２１の主面から分離されている。熱酸化膜２５及び厚い酸化膜２６は、金属接続部２２からポリシリコンゲート２３を分離している。
ＭＯＳＦＥＴを破壊する可能性のある、金属接続部２２とポリシリコンゲート２３との間の短絡を防止するために、図２Ａ及び図２Ｂに“ｘ”として示された最小の空間が金属接続部２２とポリシリコンゲート２３との間に設けられなければならない。例えば整合の誤差によって、この最小の距離が保持されない場合、金属接続部とゲートとの間に短絡が起こる可能性がある。ｘの典型的な値は、１μｍである。トランジスタのオン抵抗を最小にするために、金属接続部２２の断面積は、ゲート内の任意の寸法の開口部に対してできるだけ大きな値に設定される。従って、ポリシリコンゲート内の開口部が四角形の場合、金属接続部２２の断面は、各辺から最小の距離ｘだけポリシリコンゲートから離れた小型の四角形となる。
図３は、金属接続部２２と対角線的な金属ライン３０の１つとの間の接続を表す平面図であり、この配置によって発生する問題を例示している。金属接続部２２は、図３の符号“ｖ”を付された距離だけ、金属ライン３０のエッジ部分から間隔を置いて配置されなければならない。しかし、金属ラインの僅かな不整合によって接続部が露出される。金属ラインが接続部を被覆していない場合、次の過程がシリコンを貫通する孔をエッチングし、接続部を破壊し、かつデバイスを短絡させる。接続部２２の全体が金属ライン３０によって被覆されなければならないことが知られている。図３から明らかなように、金属接続部２２と金属ラインのエッジとの間の所望の間隔を保持するために、金属ライン３０は（破線３０Ａによって示されているように）より大きい幅を有するように形成される。これによって、ソースセル及びドレインセルは、ＭＯＳＦＥＴのオン抵抗を最小にするために望ましい間隔よりもより大きな間隔だけ隔てられることが必要となる。
代わりに、金属接続部２２を４５°（破線で示されているように）回転させることによって、最小の距離ｖが保持される。しかし、金属接続部２２を回転させることによって、金属接続部２２はポリシリコンゲート２３との最小の距離ｘよりも、ポリシリコンゲート２３により接近することになる（ゲート２３の開口部は、図３の破線及び点線によって例示されている）。
本発明の目的は、ゲートのエッジと対角線的な金属ラインのエッジとの間の最小の空間を保持しながら、金属接続部の断面積を最大にすることである。
上述された目的は、所定の導電型半導体基層と、前記基層の上に配置されたゲート層と、前記基層の前記導電型と異なる濃度のまたは異なる極性の導電型を有する半導体材料からなる領域と、前記ゲート層の開口部と、前記開口部を貫通し、かつ前記半導体材料からなる領域と接触する金属接続部とを備え、前記基層の表面に直交するパターンで配列された複数のセルと、斜角をなして前記直交するパターンへ延在する複数の第１金属接続ラインを有し、前記金属接続部の少なくとも一部が、できるだけ大きく設計された断面の形状を有し、一方、前記金属接続部と前記ゲート層との間の少なくとも第１の予め決められた最小の距離を保持し、かつ前記金属接続部と前記金属接続ラインの１つのエッジとの間の少なくとも第２の予め決められた距離が保持されることを特徴とするラテラルＭＯＳＦＥＴを提供することによって達成される。
本発明の金属接続部の構造によれば、ゲートのエッジと対角線的な金属ラインのエッジとの間の最小の空間を保持しながら、金属接続部の断面積を最大にすることができる。
本発明に基づけば、ラテラルＭＯＳＦＥＴの領域に対する金属接続部は、上側の対角線的な金属ラインのエッジに面した隅が斜めに切断された構造となっている。このような構造によって、ゲートのエッジと金属ラインのエッジとの間の空間を最小に保持しながら、接続部の断面積を最大にすることが可能となる。金属接続部の断面の形状は、一般的に長方形である。２組の向かい合う隅を切断することによって、六角形の形状が構成されるが、その各辺の長さは必ずしも等しくなくてよい。極端な場合、四角形の隅全体が切断された場合、平行四辺形が形成される。
この技術は、さまざまな型のＭＯＳＦＥＴにおいて用いられることができ、例えば、ソースセル及びドレインセルから分離されたボディ領域を有するＭＯＳＦＥＴ、各ソースセル内にボディ領域が形成されたＭＯＳＦＥＴ、ドレインセルがソースセルよりも小さいＭＯＳＦＥＴなどがこれに含まれる。この技術はまた、対角線的な金属ラインと、その上に形成される金属層との間に延在する通路を形成するためにも用いられる。
図４は、本発明に基づく金属接続部の平面図である。金属接続部２２Ａは、対角線的な金属ライン３０のエッジに面した接続部の隅が斜めに切断されていること以外は、接続部２２（図３）と等しい。従って、金属接続部とポリシリコンゲート２３との間の最小の距離ｘと、金属接続部と金属ライン３０のエッジとの間の最小の距離ｖが保持され、一方、金属接続部２２Ａの断面積が最大となる。金属接続部２２Ａの断面積を最大にすることによって、ＭＯＳＦＥＴのオン抵抗が最小となる。金属接続部２２Ａの隅を斜めに切断することによって、金属ライン３０の幅を広げる必要がなくなる。金属ラインの幅を広げることは、ＭＯＳＦＥＴのオン抵抗に対する金属ラインの影響を最小にし、かつその電流処理能力を最大にするために望ましいが、幅の広い金属ラインは、金属ラインがデバイスの間のより広い空間を必要としない場合だけ望ましいものである。ＭＯＳＦＥＴでは、Ｒds∝Ｌ／Ｗとなることが知られており、ここでＲdsはＭＯＳＦＥＴのオン抵抗であり、Ｌはソースとドレインとの間の距離（即ちチャネル長）であり、Ｗはソース領域に面する全てのドレイン領域のエッジの合計の長さを表している。金属ライン３０の幅を広げる必要がないために、セル間の距離Ｌが所望の値に保持され、一方金属ライン３０の幅が広げられた場合、Ｌが増加することになる。従って、金属接続部２２Ａの隅を斜めに切断することによる全体的な効果は、Ｒdsを最小の値に保持する。
本発明の原理は、対角線的な金属ラインがセルの列及び行に対して４５°をなしているかどうかに関わらず、またゲート層の開口部が正方形、長方形または任意の多角形である場合に用いることができる。図５は、長方形の開口部を備えたゲート層５０と、ゲート開口部の側面に対して４５°以外の斜角をなして形成された金属ライン５１を表している。図から明らかなように、このような状態で金属接続部５２の隅を斜めに切断することによって、平行四辺形の断面が形成される。
本発明の広い原理は、種々のラテラルＭＯＳＦＥＴに用いることができる。図６〜図１３は、いくつかの適用例を表している。
図６は、隔てられたボディ領域を備えた従来のラテラルＭＯＳＦＥＴの平面図であり、図７は、隔てられたボディ領域を備えた従来のラテラルＭＯＳＦＥＴの斜視図である。この実施例では、ソースセル及びドレインセルは、Ｐ基層内のＮ＋拡散領域を含み、Ｐ＋ボディ接触拡散領域がＭＯＳＦＥＴのエッジ部分に形成されている。ボディ領域がソース領域に電気的に短絡されているかどうかは、回路の用途によって決定される。何れの場合でも、周辺部分のみにＰ拡散領域を形成することによって、セルの寸法が減少させられ、オン抵抗が改善される（即ち、単位面積当たりのセルの数が増加する）。
図８は、各ソースセル内の局部的なＰ＋ボディ領域を備えたＭＯＳＦＥＴの平面図であり、図９は各ソースセル内に局部的なＰ＋ボディ領域を備えたＭＯＳＦＥＴの斜視図である。ソース領域とボディ領域は短絡され、図６及び図７の実施例のソースセルよりも大きな金属接続部が必要となる。
図１０は、ドレイン領域が囲繞された、ラテラル２重拡散ＭＯＳＦＥＴ（ＤＭＯＳ）の平面図であり、図１１は、ドレイン領域が囲繞されたラテラル２重拡散ＭＯＳＦＥＴ（ＤＭＯＳ）の斜視図である。この実施例では、基層はＮ型材料からなり、チャネルはＰボディ領域内に形成され、ゲートの下に延在する。ここで、セルの間の合計の距離は、チャネル領域の幅（Ｌ）とドレイン領域とＰボディ領域との間に延在する“ドリフト”領域の幅（ＬD）の合計である。金属接続部によって、各ソース−ボディセル内のソース領域とボディ領域との間が短絡される。
図１２は、ラテラルＤＭＯＳの斜視図であり、このラテラルＤＭＯＳでは、ゲートは、ソース−ボディ領域とドレイン領域との間の全体の領域を被覆しておらず、即ち“ドリフト”領域は、その大部分がゲートによって被覆されていない。この構造によって、ドリフト領域内の電界が減少させられ、その結果この実施例は図１０及び図１１に例示された実施例よりも高い電圧で動作することが可能となる。
図１３は、ゲートがかなり厚いフィールド酸化膜の上に延在していること以外、図１２に示された実施例と同様の実施例の斜視図である。このような構造により、ＭＯＳＦＥＴがより高い電圧に耐えることが可能となる。
図６の実施例では、ソースセルとドレインセルとの間の金属接続部は等しい寸法を有する。図８〜図１３の実施例では、ソース−ボディ領域へ延在する金属接続部は、ドレイン領域と接触する金属接続部よりも大きい寸法を有する。この形式の構成は、図１４の平面図に示されており、ここでゲート層８０は、ソース／ボディセルに対して大型の開口部８０Ｓを有し、ドレインセルに対して小型の開口部８０Ｄを有する。金属ライン８１、８２及び８３は、セルと斜めに交差する。斜線部分は金属接続部を表している。図から明らかなように、ソース−ボディセルの金属接続部は、金属ラインのエッジからの距離を最小に保持するために斜めに切断されなければならないが、一方ドレインセル内の金属接続部は、斜めに切断される必要はない。
一般的に、対角線的な金属ラインの上に第２の金属層が形成される。この上側の金属層は、２つの金属層を接続するために絶縁層を貫通して延在する通路が形成される位置以外は絶縁層によって金属ラインから分離されている。この構造の断面図が図１５に示されており、この図は絶縁層９２によって第１の金属層９０が第２の金属層９１から絶縁されていることを表している。通路９３は絶縁層９２を貫通し、金属層９０と金属層９１を接続している。図１５では、例示するために、通路９３は金属接続部の上に直接描かれているが、一般的には通路は金属接続部と間隔を置いて配置されている。図１６には、ドレイン領域と、ＭＯＳＦＥＴのエッジ部分のソース端子を接続するために、金属層９０の対角線的なラインと金属層９１の垂直なラインを接続する様子が示されている（通路の位置は点によって表されている）。
図１７Ａは、金属層９０の対角線的なラインと、金属層９１の垂直なラインとの間の単一の交差部分の詳細な平面図である。通路９２は２つの金属ラインを接続している。上述された金属接続部と共に、通路９２が整合またはエッチングの誤差によって被覆されずに残されることがないということが重要である。従って、ライン９０及び９１のエッジと通路９２の周囲との間の余裕“ｕ”が保持されなければならない。図１７Ａに示されているように、この交差部分によって通路の断面が菱形となる。代わりに、図１７Ｂには、上述されたように接続部として用いられる通路と同様の六角形の断面を有する通路９３が例示されている。図１７Ａに示された平行四辺形を上回る六角形の利点は、フォトレジスタの製造を複雑なものにする鋭角が形成されることを防止できるということである。
図１８には、第２の金属層の２つの垂直な金属接続ライン１０１及び１０２の下に配置された第１の金属層の複数の対角線的な金属ライン１００の平面図が示されている。それぞれ符号ＳとＤを付されたソースセル及びドレインセル１０３と、第１の金属層と第２の金属層との間に延在する通路１０４（斜線部分）もまた図示されている。任意の金属ライン１００に沿って、セル１０３と通路１０４が交互に配置され、一方ソースセルは接続ライン１０１に接続され、ドレインセルは接続ライン１０２に接続されていることが注意される。通路と接続部を交互に配置することによって、通路に到達する前に第１の金属層内を電流が占有的に流れる距離が最小化され、これによって金属ライン１００の抵抗と電流密度が減少させられる。
上述された実施例の様々な変形は当業者には明らかである。そのような変形実施例は、添付の請求項によって定義される本発明の技術的視点を逸脱するものではない。
典型的なラテラルＭＯＳＦＥＴのソースセル及びドレインセルの配置を表す図。 Ａ及びＢからなり、Ａは典型的なラテラルＭＯＳＦＥＴの平面図であり、Ｂは典型的なラテラルＭＯＳＦＥＴの断面図である。 金属部と対角線的な金属ラインの接続部の平面図。 本発明に基づく金属接続部の六角形の断面を例示する図。 本発明に基づく平行四辺形の断面を有する他の金属接続部を例示する図。 局部的なソース−ボディ領域が短絡していない従来のラテラルＭＯＳＦＥＴの平面図。 局部的なソース−ボディ領域が短絡していない従来のラテラルＭＯＳＦＥＴの斜視図。 局部的なソース−ボディ領域に短絡の発生した従来のラテラルＭＯＳＦＥＴの平面図。 局部的なソース−ボディ領域に短絡の発生した従来のラテラルＭＯＳＦＥＴの斜視図。 局部的なソース−ボディ領域に短絡していないドレイン領域が囲繞されたラテラルＤＭＯＳの平面図。 局部的なソース−ボディ領域が短絡していないドレイン領域が囲繞されたラテラルＤＭＯＳの斜視図。 ゲート層が、ドレイン領域とソース−ボディセルとの間の全体の距離に亘って延在していない、ドレインが囲繞されたラテラルＤＭＯＳの斜視図。 ゲート層がフィールド酸化膜層の上に部分的に延在する、ドレインが囲繞されたラテラルＤＭＯＳの斜視図。 ソース−ボディセルがドレインセルよりも大きい、ラテラルＭＯＳＦＥＴの平面図。 ２つの上側の金属層を含むラテラルＭＯＳＦＥＴの断面図。 ２つの金属層の平面図。 Ａ及びＢからなり、Ａは２つの金属層内のラインの間の通路の詳細な平面図であり、Ｂは２つの金属層内のラインの間の通路の詳細な平面図である。 本発明の他の実施例に基づく、対角線的な金属ラインと上側の垂直な金属ラインとを接続するために用いられる通路のパターンを表す図。
符号の説明
２０ 拡散領域
２１ Ｐ基層
２２ 金属接続部
２２Ａ 金属接続部
２３ ポリシリコン層
２４ ゲート酸化層
２５ 熱酸化膜
２６ 厚い酸化膜
３０ 金属ライン
３０Ａ 金属ライン３０を表す破線
５０ ゲート層
５１ 金属ライン
５２ 金属接続部
８０ ゲート層
８０Ｓ 開口部
８０Ｄ 開口部
８１〜８３ 金属ライン
９０ 第１の金属層
９１ 第２の金属層
９２ 絶縁層
９３ 通路
１００ 対角線的な金属ライン
１０１、１０２ 垂直な金属接続ライン
１０３ ソースセル及びドレインセルと
１０４ 通路

Claims (3)

  1. ラテラルＭＯＳＦＥＴであって、
    行及び列方向に交互に配列された複数のソース及びドレインセル（１０３）と、
    前記ソース及びドレインセル（１０３）の上に、絶縁層を介して該セルと分離されて配置される第１のソース及びドレイン金属ラインを含む第１の複数の金属ライン（１００）であって、前記第１のソース金属ラインと前記第１のドレイン金属ラインとが交互に配列され、前記第１のソース金属ラインが前記ソースセルとの金属接続部を有し、前記第１のドレイン金属ラインが前記ドレインセルとの金属接続部を有する、該第１の複数の金属ライン（１００）と、
    前記第１の複数の金属ラインの上に、絶縁層を介して該第１の複数の金属ラインと分離されて配置される第２のソース金属ライン（１０１）及びドレイン金属ライン（１０２）を含む第２の複数の金属ラインであって、前記第１のソース金属ライン及び前記第１のドレイン金属ラインに対して斜めに延在する、該第２の複数の金属ラインと、
    前記第１の複数の金属ラインと前記第２の複数の金属ラインの間の前記絶縁層を貫通して延在し、前記第１のソース金属ラインと前記第２のソース金属ライン、前記第１のドレイン金属ラインと前記第２のドレイン金属ラインをそれぞれ接続する複数の通路（１０４）とを含み、
    前記通路（１０４）と、前記第１の複数の金属ラインとソースセルまたはドレインセル（１０３）との金属接続部とが交互に配置され、
    前記複数の通路（１０４）のそれぞれが、行及び列方向に配列された前記複数のソース及びドレインセルの各行の間に位置する一定の幅を有する仮想的な行ラインと、各列の間に位置する一定の幅を有する仮想的な列ラインとの交差によって画定される、行及び列方向に配列された複数の仮想的な矩形のいずれかの内部に位置し、
    前記複数の通路の少なくともいくつかにおいて、前記通路の水平断面の形状が、その通路が位置している前記仮想的な矩形において、その対向する２つの隅を、該矩形の上に延在する前記第１の複数の金属ライン（１００）の両エッジから内向きにそれぞれ所定の距離間隔を保持する１対の線によって斜めに切除した形状であることを特徴とするラテラルＭＯＳＦＥＴ。
  2. 前記通路の前記水平断面の形状が平行四辺形からなることを特徴とする請求項１に記載のラテラルＭＯＳＦＥＴ。
  3. 前記通路の前記水平断面の形状が六角形からなることを特徴とする請求項１に記載のラテラルＭＯＳＦＥＴ。
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