JP4396200B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4396200B2 JP4396200B2 JP2003326508A JP2003326508A JP4396200B2 JP 4396200 B2 JP4396200 B2 JP 4396200B2 JP 2003326508 A JP2003326508 A JP 2003326508A JP 2003326508 A JP2003326508 A JP 2003326508A JP 4396200 B2 JP4396200 B2 JP 4396200B2
- Authority
- JP
- Japan
- Prior art keywords
- drain
- source
- layer wiring
- wiring
- cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 146
- 230000002093 peripheral effect Effects 0.000 claims description 36
- 239000000758 substrate Substances 0.000 claims description 35
- 229910000679 solder Inorganic materials 0.000 claims description 23
- 239000010410 layer Substances 0.000 description 471
- 238000009792 diffusion process Methods 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 6
- 108091006146 Channels Proteins 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 239000002344 surface layer Substances 0.000 description 4
- 244000126211 Hericium coralloides Species 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 210000001520 comb Anatomy 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
前記ドレイン上層配線とソース上層配線のストライプ幅が、各々、前記ドレイン下層配線の最短幅と隣り合った前記ドレイン下層配線の間における前記ソース下層配線の最短幅より広く形成され、前記ソース上層配線およびドレイン上層配線が、各々のストライプを櫛歯として互いの櫛歯が噛み合って対向するように交互に配置され、かつ櫛形状になるようにストライプの端部にはんだバンプを形成するためのパッド部となる連結部を有していることを特徴としている。
また、上記半導体装置においては、前記ソース上層配線およびドレイン上層配線が、各々のストライプを櫛歯として互いの櫛歯が噛み合って対向するように交互に配置され、かつ櫛形状になるようにストライプの端部にはんだバンプを形成するためのパッド部となる連結部を有している。これによれば、ソース上層配線およびドレイン上層配線のストライプ端部が櫛形状に連結されるため、下層配線と上層配線の二層の配線を用いて、交互に配列されたソースセル同士およびドレインセル同士をそれぞれ電気的に接続することができる。また、上記パッド部により、当該半導体装置をCSP化することができる。
また、請求項2に記載の発明は、半導体基板の主面がメッシュパターンに区切られ、当該メッシュパターンを構成する各セルは、横型MOSトランジスタのソースが形成されるソースセル、もしくはドレインが形成されるドレインセルのいずれか一方からなり、前記半導体基板上に形成され、前記ソースセル同士およびドレインセル同士をそれぞれ電気的に接続する、上層の配線及び下層の配線からなる二層の配線を有する半導体装置において、前記メッシュパターンには、前記ソースセルとドレインセルが交互に配置され、前記下層の配線は、前記メッシュの対角方向に隣り合った2個の前記ドレインセル同士を接続するドレイン下層配線と、前記ドレイン下層配線を取り囲んで、各前記ソースセル同士を接続するソース下層配線とからなり、前記上層の配線は、前記ドレイン下層配線と投影面で交わるように配置され、ビアホールを介して前記ドレイン下層配線に接続するストライプ状のドレイン上層配線と、前記ソース下層配線と投影面で交わるように配置され、ビアホールを介して前記ソース下層配線に接続するストライプ状のソース上層配線とからなり、前記ドレイン上層配線とソース上層配線のストライプ幅が、各々、前記ドレイン下層配線の最短幅と隣り合った前記ドレイン下層配線の間における前記ソース下層配線の最短幅より広く形成され、前記ドレイン上層配線とソース上層配線が交互に配置され、前記上層の配線上に第3層の配線が形成され、前記第3層の配線は、前記ソース上層配線に接続するソース第3層配線と、前記ドレイン上層配線に接続するドレイン第3層配線とからなり、前記ソース第3層配線と前記ドレイン第3層配線は、各々、はんだバンプを形成するためのパッド部であることを特徴としている。
上記半導体装置においては、第3層の配線を設けることによって、交互に配置された接続されていないソース上層配線同士およびドレイン上層配線同士を接続して、ソースセル同士およびドレインセル同士を電気的にそれぞれ接続することができる。また、第3層の配線は、配線幅の制約が少なく、ソースセルおよびドレインセルの形成された前記メッシュパターン上に広い面積で形成できる。このため、はんだバンプを形成するためのパッド部をメッシュパターン上の任意の位置に設けて、当該半導体装置をCSP化することができる。
また、請求項7に記載の発明は、半導体基板の主面がメッシュパターンに区切られ、当該メッシュパターンを構成する各セルは、横型MOSトランジスタのソースが形成されるソースセル、もしくはドレインが形成されるドレインセルのいずれか一方からなり、前記半導体基板上に形成され、前記ソースセル同士およびドレインセル同士をそれぞれ電気的に接続する、上層の配線及び下層の配線からなる二層の配線を有する半導体装置において、前記メッシュパターンには、前記ソースセルとドレインセルが交互に配置され、前記下層の配線は、前記メッシュの対角方向に隣り合った2個の前記ソースセル同士を接続するソース下層配線と、前記ソース下層配線を取り囲んで、各前記ドレインセル同士を接続するドレイン下層配線とからなり、前記上層の配線は、前記ソース下層配線と投影面で交わるように配置され、ビアホールを介して前記ソース下層配線に接続するストライプ状のソース上層配線と、前記ドレイン下層配線と投影面で交わるように配置され、ビアホールを介して前記ドレイン下層配線に接続するストライプ状のドレイン上層配線とからなり、前記ソース上層配線とドレイン上層配線のストライプ幅が、各々、前記ソース下層配線の最短幅と隣り合った前記ソース下層配線の間における前記ドレイン下層配線の最短幅より広く形成され、前記ソース上層配線とドレイン上層配線が交互に配置され、前記上層の配線上に第3層の配線が形成され、前記第3層の配線は、前記ソース上層配線に接続するソース第3層配線と、前記ドレイン上層配線に接続するドレイン第3層配線とからなり、前記ソース第3層配線と前記ドレイン第3層配線は、各々、はんだバンプを形成するためのパッド部であることを特徴としている。
これによれば、請求項2の発明と同様にして、第3層の配線を設けることによって、交互に配置された接続されていないソース上層配線同士およびドレイン上層配線同士を接続して、ソースセル同士およびドレインセル同士を電気的にそれぞれ接続することができる。また、第3層の配線は、配線幅の制約が少なく、ソースセルおよびドレインセルの形成された前記メッシュパターン上に広い面積で形成できる。このため、はんだバンプを形成するためのパッド部をメッシュパターン上の任意の位置に設けて、当該半導体装置をCSP化することができる。
また、請求項9に記載の発明は、半導体基板の主面がメッシュパターンに区切られ、当該メッシュパターンを構成する各セルは、横型MOSトランジスタのソースが形成されるソースセル、もしくはドレインが形成されるドレインセルのいずれか一方からなり、前記半導体基板上に形成され、前記ソースセル同士およびドレインセル同士をそれぞれ電気的に接続する、上層の配線及び下層の配線からなる二層の配線を有する半導体装置において、前記メッシュパターンの外周部に前記ドレインセルが配置され、前記メッシュパターンの内部に前記ソースセルとドレインセルが交互に配置され、前記外周部に形成されたドレインセルの周囲を絶縁するトレンチを有し、前記外周部に形成されたドレインセル側の前記トレンチ端にはPN接合が当接しないように形成され、前記下層の配線は、前記外周部のドレインセルには隣接せず、前記メッシュの対角方向に隣り合った2個のソースセル同士を接続する第1ソース下層配線と、前記外周部のドレインセルに隣接するソースセルを含んで、前記メッシュの対角方向に隣り合った2乃至4個のソースセル同士を接続する第2ソース下層配線とからなるソース下層配線と、前記ソース下層配線を取り囲んで、各前記ドレインセル同士を接続するドレイン下層配線とからなり、前記上層の配線は、前記ソース下層配線と投影面で交わるように配置され、ビアホールを介して前記ソース下層配線に接続するストライプ状のソース上層配線と、前記ドレイン下層配線と投影面で交わるように配置され、ビアホールを介して前記ドレイン下層配線に接続するストライプ状のドレイン上層配線とからなり、前記ソース上層配線とドレイン上層配線のストライプ幅が、各々、前記ソース下層配線の最短幅と隣り合った前記ソース下層配線の間における前記ドレイン下層配線の最短幅より広く形成され、前記ソース上層配線とドレイン上層配線が交互に配置され、前記上層の配線上に第3層の配線が形成され、前記第3層の配線は、前記ソース上層配線に接続するソース第3層配線と、前記ドレイン上層配線に接続するドレイン第3層配線とからなり、前記ソース第3層配線と前記ドレイン第3層配線は、各々、はんだバンプを形成するためのパッド部であることを特徴としている。
図1〜3は、本発明ではないが基礎とする半導体装置200の模式図である。
上記参考例の半導体装置は、ストライプ状のソース下層配線とドレイン下層配線が交互に配置されてなる半導体装置であった。本発明に係る第2の実施形態は、2個のドレインセル同士を接続するドレイン下層配線と、それを取り囲んで配置されるソース下層配線からなる半導体装置に関する。以下、本実施形態について図に基づいて説明する。
上記の各実施形態においては、図1に示す、メッシュパターンの外周部にソースセルを配置し、メッシュパターンの内部にソースセルとドレインセルを交互に配置した半導体装置の例を示した。これに限らず、上記参考例で説明したように、外周部にソースセルを配置せず、メッシュパターンの外周部まで、ソースセルとドレインセルを交互に配置した半導体装置であってもよい。また、メッシュパターンの外周部にドレインセルを配置し、メッシュパターンの内部にソースセルとドレインセルを交互に配置した半導体装置であってもよい。この場合には図12(b)の断面図からわかるように、半導体装置の周囲に絶縁のためのトレンチを形成しても、断面構造において、リーク要因となるトレンチによるPN接合の切断部が生じない。より詳しく説明すると、図12(b)において、ソース領域の左側とドレイン領域の右側にトレンチがあると仮定する。この場合、ソース領域の左側のトレンチでは、n型の半導体層10とp型のチャネル拡散領域11の界面のPN接合が、トレンチ端に当接する。一方、ドレイン領域の右側のトレンチでは、n型の半導体層10とn型のウェル領域16の界面がPN接合ではないため、トレンチ端にPN接合が当接することはない。従って、メッシュパターンの外周部にドレインセルを配置することで、外周部に配置したドレインセルの外側ではPN接合が存在せず、トレンチによるPN接合の切断に起因したリークや絶縁破壊を防止することができる。尚、外周部にドレインセルを配置し、内部にソースセルとドレインセルを交互に配置した半導体装置の場合には、上記の各実施形態において、下層配線および上層配線におけるソースとドレインの対応関係が全て逆転するのは言うまでもない。但し、この場合には、前述したように、ソースセルとソース下層配線のコンタクトは、一般的に、ドレインセルとドレイン下層配線のコンタクトより小さくできる。このため、隣り合ったソース下層配線の間におけるドレイン下層配線の最短幅を隣り合ったドレイン下層配線の間におけるソース下層配線の最短幅より狭くすることで、コンタクトの大きさに合わせた滑らかな電流経路にすることができ、これによって下層配線の配線抵抗を低減することができる。
101 LDMOS
20s,20se ソースセル
20d ドレインセル
1,1a,1b ソース下層配線
2,2a〜2d ドレイン下層配線
3,3a ソース上層配線
4,4a ドレイン上層配線
3r,3ra,4r,4ra 連結部
30,30a,40,40a ビアホール
8s,8t ソース第3層配線
9s,9t ドレイン第3層配線
Claims (13)
- 半導体基板の主面がメッシュパターンに区切られ、当該メッシュパターンを構成する各セルは、横型MOSトランジスタのソースが形成されるソースセル、もしくはドレインが形成されるドレインセルのいずれか一方からなり、
前記半導体基板上に形成され、前記ソースセル同士およびドレインセル同士をそれぞれ電気的に接続する、上層の配線及び下層の配線からなる二層の配線を有する半導体装置において、
前記メッシュパターンには、前記ソースセルとドレインセルが交互に配置され、
前記下層の配線は、前記メッシュの対角方向に隣り合った2個の前記ドレインセル同士を接続するドレイン下層配線と、前記ドレイン下層配線を取り囲んで、各前記ソースセル同士を接続するソース下層配線とからなり、
前記上層の配線は、前記ドレイン下層配線と投影面で交わるように配置され、ビアホールを介して前記ドレイン下層配線に接続するストライプ状のドレイン上層配線と、前記ソース下層配線と投影面で交わるように配置され、ビアホールを介して前記ソース下層配線に接続するストライプ状のソース上層配線とからなり、
前記ドレイン上層配線とソース上層配線のストライプ幅が、各々、前記ドレイン下層配線の最短幅と隣り合った前記ドレイン下層配線の間における前記ソース下層配線の最短幅より広く形成され、
前記ソース上層配線およびドレイン上層配線が、各々のストライプを櫛歯として互いの櫛歯が噛み合って対向するように交互に配置され、かつ櫛形状になるようにストライプの端部にはんだバンプを形成するためのパッド部となる連結部を有していることを特徴とする半導体装置。 - 半導体基板の主面がメッシュパターンに区切られ、当該メッシュパターンを構成する各セルは、横型MOSトランジスタのソースが形成されるソースセル、もしくはドレインが形成されるドレインセルのいずれか一方からなり、
前記半導体基板上に形成され、前記ソースセル同士およびドレインセル同士をそれぞれ電気的に接続する、上層の配線及び下層の配線からなる二層の配線を有する半導体装置において、
前記メッシュパターンには、前記ソースセルとドレインセルが交互に配置され、
前記下層の配線は、前記メッシュの対角方向に隣り合った2個の前記ドレインセル同士を接続するドレイン下層配線と、前記ドレイン下層配線を取り囲んで、各前記ソースセル同士を接続するソース下層配線とからなり、
前記上層の配線は、前記ドレイン下層配線と投影面で交わるように配置され、ビアホールを介して前記ドレイン下層配線に接続するストライプ状のドレイン上層配線と、前記ソース下層配線と投影面で交わるように配置され、ビアホールを介して前記ソース下層配線に接続するストライプ状のソース上層配線とからなり、
前記ドレイン上層配線とソース上層配線のストライプ幅が、各々、前記ドレイン下層配線の最短幅と隣り合った前記ドレイン下層配線の間における前記ソース下層配線の最短幅より広く形成され、前記ドレイン上層配線とソース上層配線が交互に配置され、
前記上層の配線上に第3層の配線が形成され、前記第3層の配線は、前記ソース上層配線に接続するソース第3層配線と、前記ドレイン上層配線に接続するドレイン第3層配線とからなり、
前記ソース第3層配線と前記ドレイン第3層配線は、各々、はんだバンプを形成するためのパッド部であることを特徴とする半導体装置。 - 半導体基板の主面がメッシュパターンに区切られ、当該メッシュパターンを構成する各セルは、横型MOSトランジスタのソースが形成されるソースセル、もしくはドレインが形成されるドレインセルのいずれか一方からなり、
前記半導体基板上に形成され、前記ソースセル同士およびドレインセル同士をそれぞれ電気的に接続する、上層の配線及び下層の配線からなる二層の配線を有する半導体装置において、
前記メッシュパターンの外周部に前記ソースセルが配置され、前記メッシュパターンの内部に前記ソースセルとドレインセルが交互に配置され、
前記外周部に形成されたソースセルの周囲を絶縁するトレンチを有し、
前記下層の配線は、前記外周部のソースセルには隣接せず、前記メッシュの対角方向に隣り合った2個のドレインセル同士を接続する第1ドレイン下層配線と、前記外周部のソースセルに隣接するドレインセルを含んで、前記メッシュの対角方向に隣り合った2乃至4個のドレインセル同士を接続する第2ドレイン下層配線とからなるドレイン下層配線と、前記ドレイン下層配線を取り囲んで、各前記ソースセル同士を接続するソース下層配線とからなり、
前記上層の配線は、前記ドレイン下層配線と投影面で交わるように配置され、ビアホールを介して前記ドレイン下層配線に接続するストライプ状のドレイン上層配線と、前記ソース下層配線と投影面で交わるように配置され、ビアホールを介して前記ソース下層配線に接続するストライプ状のソース上層配線とからなり、
前記ドレイン上層配線とソース上層配線のストライプ幅が、各々、前記ドレイン下層配線の最短幅と隣り合った前記ドレイン下層配線の間における前記ソース下層配線の最短幅より広く形成され、
前記ソース上層配線およびドレイン上層配線が、各々のストライプを櫛歯として互いの櫛歯が噛み合って対向するように交互に配置され、かつ櫛形状になるようにストライプの端部にはんだバンプを形成するためのパッド部となる連結部を有していることを特徴とする半導体装置。 - 半導体基板の主面がメッシュパターンに区切られ、当該メッシュパターンを構成する各セルは、横型MOSトランジスタのソースが形成されるソースセル、もしくはドレインが形成されるドレインセルのいずれか一方からなり、
前記半導体基板上に形成され、前記ソースセル同士およびドレインセル同士をそれぞれ電気的に接続する、上層の配線及び下層の配線からなる二層の配線を有する半導体装置において、
前記メッシュパターンの外周部に前記ソースセルが配置され、前記メッシュパターンの内部に前記ソースセルとドレインセルが交互に配置され、
前記外周部に形成されたソースセルの周囲を絶縁するトレンチを有し、
前記下層の配線は、前記外周部のソースセルには隣接せず、前記メッシュの対角方向に隣り合った2個のドレインセル同士を接続する第1ドレイン下層配線と、前記外周部のソースセルに隣接するドレインセルを含んで、前記メッシュの対角方向に隣り合った2乃至4個のドレインセル同士を接続する第2ドレイン下層配線とからなるドレイン下層配線と、前記ドレイン下層配線を取り囲んで、各前記ソースセル同士を接続するソース下層配線とからなり、
前記上層の配線は、前記ドレイン下層配線と投影面で交わるように配置され、ビアホールを介して前記ドレイン下層配線に接続するストライプ状のドレイン上層配線と、前記ソース下層配線と投影面で交わるように配置され、ビアホールを介して前記ソース下層配線に接続するストライプ状のソース上層配線とからなり、
前記ドレイン上層配線とソース上層配線のストライプ幅が、各々、前記ドレイン下層配線の最短幅と隣り合った前記ドレイン下層配線の間における前記ソース下層配線の最短幅より広く形成され、前記ドレイン上層配線とソース上層配線が交互に配置され、
前記上層の配線上に第3層の配線が形成され、前記第3層の配線は、前記ソース上層配線に接続するソース第3層配線と、前記ドレイン上層配線に接続するドレイン第3層配線とからなり、
前記ソース第3層配線と前記ドレイン第3層配線は、各々、はんだバンプを形成するためのパッド部であることを特徴とする半導体装置。 - 前記ドレイン下層配線の最短幅が、前記隣り合ったドレイン下層配線の間におけるソース下層配線の最短幅より狭いことを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。
- 半導体基板の主面がメッシュパターンに区切られ、当該メッシュパターンを構成する各セルは、横型MOSトランジスタのソースが形成されるソースセル、もしくはドレインが形成されるドレインセルのいずれか一方からなり、
前記半導体基板上に形成され、前記ソースセル同士およびドレインセル同士をそれぞれ電気的に接続する、上層の配線及び下層の配線からなる二層の配線を有する半導体装置において、
前記メッシュパターンには、前記ソースセルとドレインセルが交互に配置され、
前記下層の配線は、前記メッシュの対角方向に隣り合った2個の前記ソースセル同士を接続するソース下層配線と、前記ソース下層配線を取り囲んで、各前記ドレインセル同士を接続するドレイン下層配線とからなり、
前記上層の配線は、前記ソース下層配線と投影面で交わるように配置され、ビアホールを介して前記ソース下層配線に接続するストライプ状のソース上層配線と、前記ドレイン下層配線と投影面で交わるように配置され、ビアホールを介して前記ドレイン下層配線に接続するストライプ状のドレイン上層配線とからなり、
前記ソース上層配線とドレイン上層配線のストライプ幅が、各々、前記ソース下層配線の最短幅と隣り合った前記ソース下層配線の間における前記ドレイン下層配線の最短幅より広く形成され、
前記ソース上層配線およびドレイン上層配線が、各々のストライプを櫛歯として互いの櫛歯が噛み合って対向するように交互に配置され、かつ櫛形状になるようにストライプの端部にはんだバンプを形成するためのパッド部となる連結部を有していることを特徴とする半導体装置。 - 半導体基板の主面がメッシュパターンに区切られ、当該メッシュパターンを構成する各セルは、横型MOSトランジスタのソースが形成されるソースセル、もしくはドレインが形成されるドレインセルのいずれか一方からなり、
前記半導体基板上に形成され、前記ソースセル同士およびドレインセル同士をそれぞれ電気的に接続する、上層の配線及び下層の配線からなる二層の配線を有する半導体装置において、
前記メッシュパターンには、前記ソースセルとドレインセルが交互に配置され、
前記下層の配線は、前記メッシュの対角方向に隣り合った2個の前記ソースセル同士を接続するソース下層配線と、前記ソース下層配線を取り囲んで、各前記ドレインセル同士を接続するドレイン下層配線とからなり、
前記上層の配線は、前記ソース下層配線と投影面で交わるように配置され、ビアホールを介して前記ソース下層配線に接続するストライプ状のソース上層配線と、前記ドレイン下層配線と投影面で交わるように配置され、ビアホールを介して前記ドレイン下層配線に接続するストライプ状のドレイン上層配線とからなり、
前記ソース上層配線とドレイン上層配線のストライプ幅が、各々、前記ソース下層配線の最短幅と隣り合った前記ソース下層配線の間における前記ドレイン下層配線の最短幅より広く形成され、前記ソース上層配線とドレイン上層配線が交互に配置され、
前記上層の配線上に第3層の配線が形成され、前記第3層の配線は、前記ソース上層配線に接続するソース第3層配線と、前記ドレイン上層配線に接続するドレイン第3層配線とからなり、
前記ソース第3層配線と前記ドレイン第3層配線は、各々、はんだバンプを形成するためのパッド部であることを特徴とする半導体装置。 - 半導体基板の主面がメッシュパターンに区切られ、当該メッシュパターンを構成する各セルは、横型MOSトランジスタのソースが形成されるソースセル、もしくはドレインが形成されるドレインセルのいずれか一方からなり、
前記半導体基板上に形成され、前記ソースセル同士およびドレインセル同士をそれぞれ電気的に接続する、上層の配線及び下層の配線からなる二層の配線を有する半導体装置において、
前記メッシュパターンの外周部に前記ドレインセルが配置され、前記メッシュパターンの内部に前記ソースセルとドレインセルが交互に配置され、
前記外周部に形成されたドレインセルの周囲を絶縁するトレンチを有し、前記外周部に形成されたドレインセル側の前記トレンチ端にはPN接合が当接しないように形成され、
前記下層の配線は、前記外周部のドレインセルには隣接せず、前記メッシュの対角方向に隣り合った2個のソースセル同士を接続する第1ソース下層配線と、前記外周部のドレインセルに隣接するソースセルを含んで、前記メッシュの対角方向に隣り合った2乃至4個のソースセル同士を接続する第2ソース下層配線とからなるソース下層配線と、前記ソース下層配線を取り囲んで、各前記ドレインセル同士を接続するドレイン下層配線とからなり、
前記上層の配線は、前記ソース下層配線と投影面で交わるように配置され、ビアホールを介して前記ソース下層配線に接続するストライプ状のソース上層配線と、前記ドレイン下層配線と投影面で交わるように配置され、ビアホールを介して前記ドレイン下層配線に接続するストライプ状のドレイン上層配線とからなり、
前記ソース上層配線とドレイン上層配線のストライプ幅が、各々、前記ソース下層配線の最短幅と隣り合った前記ソース下層配線の間における前記ドレイン下層配線の最短幅より広く形成され、
前記ソース上層配線およびドレイン上層配線が、各々のストライプを櫛歯として互いの櫛歯が噛み合って対向するように交互に配置され、かつ櫛形状になるようにストライプの端部にはんだバンプを形成するためのパッド部となる連結部を有していることを特徴とする半導体装置。 - 半導体基板の主面がメッシュパターンに区切られ、当該メッシュパターンを構成する各セルは、横型MOSトランジスタのソースが形成されるソースセル、もしくはドレインが形成されるドレインセルのいずれか一方からなり、
前記半導体基板上に形成され、前記ソースセル同士およびドレインセル同士をそれぞれ電気的に接続する、上層の配線及び下層の配線からなる二層の配線を有する半導体装置において、
前記メッシュパターンの外周部に前記ドレインセルが配置され、前記メッシュパターンの内部に前記ソースセルとドレインセルが交互に配置され、
前記外周部に形成されたドレインセルの周囲を絶縁するトレンチを有し、前記外周部に形成されたドレインセル側の前記トレンチ端にはPN接合が当接しないように形成され、
前記下層の配線は、前記外周部のドレインセルには隣接せず、前記メッシュの対角方向に隣り合った2個のソースセル同士を接続する第1ソース下層配線と、前記外周部のドレインセルに隣接するソースセルを含んで、前記メッシュの対角方向に隣り合った2乃至4個のソースセル同士を接続する第2ソース下層配線とからなるソース下層配線と、前記ソース下層配線を取り囲んで、各前記ドレインセル同士を接続するドレイン下層配線とからなり、
前記上層の配線は、前記ソース下層配線と投影面で交わるように配置され、ビアホールを介して前記ソース下層配線に接続するストライプ状のソース上層配線と、前記ドレイン下層配線と投影面で交わるように配置され、ビアホールを介して前記ドレイン下層配線に接続するストライプ状のドレイン上層配線とからなり、
前記ソース上層配線とドレイン上層配線のストライプ幅が、各々、前記ソース下層配線の最短幅と隣り合った前記ソース下層配線の間における前記ドレイン下層配線の最短幅より広く形成され、前記ソース上層配線とドレイン上層配線が交互に配置され、
前記上層の配線上に第3層の配線が形成され、前記第3層の配線は、前記ソース上層配線に接続するソース第3層配線と、前記ドレイン上層配線に接続するドレイン第3層配線とからなり、
前記ソース第3層配線と前記ドレイン第3層配線は、各々、はんだバンプを形成するためのパッド部であることを特徴とする半導体装置。 - 前記隣り合ったソース下層配線の間におけるドレイン下層配線の最短幅が、前記ソース下層配線の最短幅より狭いことを特徴とする請求項6乃至9のいずれか1項に記載の半導体装置。
- 前記ビアホールが、前記ソース下層配線とソース上層配線および前記ドレイン下層配線とドレイン上層配線の投影面における各交差領域で、複数個に分けて配置されることを特徴とする請求項1乃至10のいずれか1項に記載の半導体装置。
- 前記ビアホールの平面パターンが、リング状であることを特徴とする請求項1乃至11のいずれか1項に記載の半導体装置。
- 前記ビアホールの側壁が、テーパ状に形成されることを特徴とする請求項1乃至12のいずれか1項に記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003326508A JP4396200B2 (ja) | 2002-10-30 | 2003-09-18 | 半導体装置 |
US10/689,060 US6903460B2 (en) | 2002-10-30 | 2003-10-21 | Semiconductor equipment |
DE10350137.1A DE10350137B4 (de) | 2002-10-30 | 2003-10-28 | Halbleitereinrichtung |
FR0312732A FR2846793B1 (fr) | 2002-10-30 | 2003-10-30 | Equipement a semi-conducteurs comprenant des cablages de couche superieure et inferieure |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002316448 | 2002-10-30 | ||
JP2003326508A JP4396200B2 (ja) | 2002-10-30 | 2003-09-18 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004172583A JP2004172583A (ja) | 2004-06-17 |
JP4396200B2 true JP4396200B2 (ja) | 2010-01-13 |
Family
ID=32109513
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003326508A Expired - Fee Related JP4396200B2 (ja) | 2002-10-30 | 2003-09-18 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6903460B2 (ja) |
JP (1) | JP4396200B2 (ja) |
DE (1) | DE10350137B4 (ja) |
FR (1) | FR2846793B1 (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI562380B (en) * | 2005-01-28 | 2016-12-11 | Semiconductor Energy Lab Co Ltd | Semiconductor device, electronic device, and method of manufacturing semiconductor device |
JP4450751B2 (ja) * | 2005-03-17 | 2010-04-14 | 富士通株式会社 | メッシュモデル作成方法、シミュレーション装置及びプログラム |
FR2884648B1 (fr) * | 2005-04-13 | 2007-09-07 | Commissariat Energie Atomique | Structure et procede de realisation d'un dispositif microelectronique dote d'un ou plusieurs fils quantiques aptes a former un canal ou plusieurs canaux de transistors |
JP2006324320A (ja) * | 2005-05-17 | 2006-11-30 | Renesas Technology Corp | 半導体装置 |
JP5066928B2 (ja) * | 2007-02-08 | 2012-11-07 | 株式会社デンソー | 半導体装置 |
DE102007020258B4 (de) | 2007-04-30 | 2018-06-28 | Globalfoundries Inc. | Technik zur Verbesserung des Transistorleitungsverhaltens durch eine transistorspezifische Kontaktgestaltung |
US7701065B2 (en) * | 2007-10-26 | 2010-04-20 | Infineon Technologies Ag | Device including a semiconductor chip having a plurality of electrodes |
FR2923646A1 (fr) * | 2007-11-09 | 2009-05-15 | Commissariat Energie Atomique | Cellule memoire sram dotee de transistors a structure multi-canaux verticale |
JP5326151B2 (ja) * | 2007-12-26 | 2013-10-30 | セイコーNpc株式会社 | パワーmosトランジスタ |
WO2010016008A1 (en) * | 2008-08-05 | 2010-02-11 | Nxp B.V. | Ldmos with discontinuous metal stack fingers |
JP5304195B2 (ja) * | 2008-11-20 | 2013-10-02 | 株式会社デンソー | 半導体装置 |
US9029866B2 (en) | 2009-08-04 | 2015-05-12 | Gan Systems Inc. | Gallium nitride power devices using island topography |
US9818857B2 (en) | 2009-08-04 | 2017-11-14 | Gan Systems Inc. | Fault tolerant design for large area nitride semiconductor devices |
KR20120041237A (ko) | 2009-08-04 | 2012-04-30 | 갠 시스템즈 인크. | 아일랜드 매트릭스 갈륨 나이트라이드 마이크로파 및 전력 트랜지스터 |
DE102010001788A1 (de) * | 2010-02-10 | 2011-08-11 | Forschungsverbund Berlin e.V., 12489 | Skalierbarer Aufbau für laterale Halbleiterbauelemente mit hoher Stromtragfähigkeit |
AU2011241423A1 (en) * | 2010-04-13 | 2012-11-08 | Gan Systems Inc. | High density gallium nitride devices using island topology |
USD701843S1 (en) * | 2010-12-28 | 2014-04-01 | Sumitomo Electric Industries, Ltd. | Semiconductor device |
US20130168869A1 (en) * | 2011-12-28 | 2013-07-04 | Peng Xu | Metal Layout of an Integrated Power Transistor and the Method Thereof |
US8836029B2 (en) * | 2012-02-29 | 2014-09-16 | Smsc Holdings S.A.R.L. | Transistor with minimized resistance |
DE102015003082B4 (de) * | 2015-03-11 | 2020-12-10 | Elmos Semiconductor Se | MOS Transistor mit einem verbesserten Einschaltwiderstand |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4636825A (en) * | 1985-10-04 | 1987-01-13 | Fairchild Semiconductor Corporation | Distributed field effect transistor structure |
JPS6461934A (en) * | 1987-09-02 | 1989-03-08 | Nippon Denso Co | Semiconductor device and manufacture thereof |
JP2667866B2 (ja) * | 1988-03-25 | 1997-10-27 | 株式会社日立製作所 | 多層配線構造 |
US5192989A (en) * | 1989-11-28 | 1993-03-09 | Nissan Motor Co., Ltd. | Lateral dmos fet device with reduced on resistance |
JPH03239369A (ja) | 1990-02-16 | 1991-10-24 | Nissan Motor Co Ltd | 半導体装置 |
JPH0434955A (ja) * | 1990-05-30 | 1992-02-05 | Nec Ic Microcomput Syst Ltd | 集積回路装置 |
US5412239A (en) * | 1993-05-14 | 1995-05-02 | Siliconix Incorporated | Contact geometry for improved lateral MOSFET |
JPH07131003A (ja) * | 1993-11-04 | 1995-05-19 | Ricoh Co Ltd | 半導体装置 |
US5399892A (en) * | 1993-11-29 | 1995-03-21 | Harris Corporation | Mesh geometry for MOS-gated semiconductor devices |
JPH07263665A (ja) | 1994-03-22 | 1995-10-13 | Nippondenso Co Ltd | 半導体装置 |
JP3355817B2 (ja) * | 1994-10-20 | 2002-12-09 | 株式会社デンソー | 半導体装置 |
US5767546A (en) * | 1994-12-30 | 1998-06-16 | Siliconix Incorporated | Laternal power mosfet having metal strap layer to reduce distributed resistance |
US6831331B2 (en) * | 1995-11-15 | 2004-12-14 | Denso Corporation | Power MOS transistor for absorbing surge current |
US6365932B1 (en) * | 1999-08-20 | 2002-04-02 | Denso Corporation | Power MOS transistor |
DE60132855T2 (de) * | 2000-07-27 | 2009-02-26 | Texas Instruments Inc., Dallas | Kontaktierungsstruktur einer integrierten Leistungsschaltung |
-
2003
- 2003-09-18 JP JP2003326508A patent/JP4396200B2/ja not_active Expired - Fee Related
- 2003-10-21 US US10/689,060 patent/US6903460B2/en not_active Expired - Fee Related
- 2003-10-28 DE DE10350137.1A patent/DE10350137B4/de not_active Expired - Fee Related
- 2003-10-30 FR FR0312732A patent/FR2846793B1/fr not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
FR2846793B1 (fr) | 2007-06-29 |
US20040084776A1 (en) | 2004-05-06 |
FR2846793A1 (fr) | 2004-05-07 |
US6903460B2 (en) | 2005-06-07 |
JP2004172583A (ja) | 2004-06-17 |
DE10350137B4 (de) | 2017-02-09 |
DE10350137A1 (de) | 2004-05-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4396200B2 (ja) | 半導体装置 | |
US8344457B2 (en) | Insulated-gate semiconductor device with protection diode | |
US8410526B2 (en) | Semiconductor integrated circuit device with reduced cell size | |
US7732869B2 (en) | Insulated-gate semiconductor device | |
TWI570883B (zh) | 半導體裝置 | |
JP6507609B2 (ja) | 半導体装置 | |
US10121887B2 (en) | Insulated gate semiconductor device and method | |
JP7234713B2 (ja) | 半導体装置 | |
JPWO2017212644A1 (ja) | 半導体装置 | |
JP2004158833A (ja) | 半導体装置 | |
US20040016971A1 (en) | Diode and producing method thereof | |
JP5066928B2 (ja) | 半導体装置 | |
JP2009543325A (ja) | 電力供給ネットワーク | |
TW201803112A (zh) | 半導體構件,特別是功率電晶體 | |
US7948032B2 (en) | Power MOS transistor device and layout | |
JP5326151B2 (ja) | パワーmosトランジスタ | |
JP5304195B2 (ja) | 半導体装置 | |
JP2009164278A (ja) | Mosトランジスタ及びこれを用いた半導体集積回路装置 | |
WO2019142394A1 (ja) | 過渡電圧抑制素子 | |
JP2004006691A (ja) | 半導体集積回路装置 | |
JP2006269604A (ja) | ハードマクロの電源端子構造 | |
JP2009260147A (ja) | 半導体集積回路装置 | |
US7217975B2 (en) | Lateral type semiconductor device | |
JP6516080B1 (ja) | 過渡電圧抑制素子 | |
WO2024014362A1 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051013 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070928 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090707 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090901 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090929 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091012 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121030 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121030 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131030 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |