JPH03239369A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置に係り、特に横型ＤＭＯ３ＦＥＴ
に関する。

（従来の技術） 従来のパワー用ＤＭＯ８ＦＥＴとしては、ドレイン電極
を基板裏面に持つ縦型ＤＭＯ３ＦＥＴ（ＶＤＭＯ３）と
、ｎ型埋め込み層とｎ生鉱散層とを用いて基板表面にド
レイン電極を形成した横型ＤＭＯ９ＦＥＴ　（ＬＤＭＯ
８）とがある。

これらのうちＶＤＭＯ８は、第６図にｎチャネル型ＶＤ
ＭＯ５の一例を示すように、ｎ生型シリコン基板１２の
表面のｎ型エピタキシャル層２内に形成されたｐ型拡散
層３内にｎ生型拡散層４からなるソース領域が形成され
、さらにこのｎ型エピタキシャル層２の表面には、ｐ型
拡散層３からなるチャネル領域およびｎ生型拡散層４か
らなるソース領域にかけてゲート絶縁膜６を介してゲト
電極７が形成されている。さらに、このゲート電極７の
まわりは層間絶縁膜８で覆われており、この上層にソー
ス電極１６が形成されている。

方、ドレイン領域としてのｎ型シリコン基板１２の裏面
にはトレイン電極１３が形成されている。

かかる構造では、電流のメイン通路となるソス電極１６
とドレイン電極１３とを基板の表裏に作り分けているた
め、電流を平面的に収集する必要がなく、その部分の抵
抗および面積のロスがなく、オン抵抗を極めて低くする
ことができるという長所を供えている。

一方、ｎ型シリコン基板１２がドレイン領域をなしてい
るため、同一基板中に複数のＶＤＭＯ５を形成し、これ
らを独立して動作させたり、ＣＭＯ８１バイポーラＩＣ
等、他のデバイスと集積することは困難であるという問
題があった。

また、ＬＤＭＯ５は、第７図にｎチャネル型ＬＤＭＯ８
の一例を示すように、ｐ型シリコン基板１の表面に形成
されたｎ生型埋め込み層１４とこのｎ生型埋め込み層１
４にコンタクトするように形成されたｎ型拡散層１５と
を用いて基板表面側にドレイン電極１７を形成したもの
である。（第８図に示したＬＤＭＯ３と同一部位には同
一符号を付し、説明を省略す。） この構造では、接地されたｐ型シリコン基板１上に形成
されるため同一基板」二の他のデバイスまたは他のＶＤ
ＭＯ３と電気的に分離して形成可能であるという長所を
備えている。

一方、ｎ型拡散層１５およびドレイン電極１７の分だけ
素子面積が大きくなる。そしてドレイン電流を流す必要
」二、これらの面積はソース電極に匹敵する大きさが必
要である。

第８図に、ソース・ドレイン電極１６，１．７の配置例
を示す。このように、ＶＤＭＯ３では各電極は表面およ
び裏面の全体に形成されていたのに対し、このＬ　Ｄ　
Ｍ　ＯＳ構造では、いわゆる櫛歯パターンとなっている
。そして、ソース・ドレイン電極１．６．１７内での抵
抗損を極力減らずために、各電極はそれぞれポンディン
グパッド１．８．１９に近い部分はど広くなっている。

素子が大きくなればなるほど（大電流容量になるほど）
、このパッド付近での電極幅を大きくする必要があり、
素子中のデッドスペースの増大を招くことになる。

特に、最近のＶＤＭＯ３ては、微細加り技術の増大に伴
い、チャネル領域としてのｐ型拡散層３およびソース領
域としてのｎ生鉱散層４を微細化し、パッキングデンン
ティを−Ｌげて、オン抵抗を低減する傾向にあるが、Ｌ
ＤＭＯ３では、上述したようなデッドスペースはこのよ
うな方法では縮小することはできず、オン抵抗の低減に
は限界がある。

また、ドレイン電流を基板表面に取り出すための電流引
き出し抵抗が大きい。この引き出し抵抗を低減するため
には、ｎ型拡散層１５の形成箇所を増大し、電流がｎ生
埋め込み層１４中を流れる距離を小さくするのが有効で
あるが、このことは前項で述べたデッドスペースの増加
につながる。

このようにこのタイプのＬＤＭＯ３のオン抵抗は、同面
積のＶＤＭＯ３と比較すると少なくとも２倍以上になる
のが通例である。その結果、用途は小電流用および中電
流用に限られており、〕ＯＡを越すような大電流用は、
素子面積が大きくなり過ぎるため、実用化されてはいな
い。

そこで、第９図に示すように、基板表面に平行に電流が
流れるように構成されたＬＤＭＯ３ＦＥＴがある。

このＬＤＭＯ８ＦＥＴは、ｐ型シリコン基板１表面に形
成されたｎ型エピタキシャル層２の表面にチャネル領域
としてのｐ型拡散層３およびドレインコンンタクト領域
としてのｎ生型拡散層５が形成され、このｐ型拡散層３
内にｎ半型拡散層４からなるソース領域が形成され、さ
らにこのｎ型シリコン基板２の表面にはｐ型拡散層３か
らなるチャネル領域およびｎ生型拡散層５からなるドレ
イン領域にかけてゲート絶縁膜６を介してゲート電極７
が形成されている。さらに、このゲート電極７のまわり
は層間絶縁膜８て覆われており、この上層にソース電極
１６が形成されると共に、ドレインコンンタクト領域と
してのｎ生型拡散層５上にはドレイン電極１７が形成さ
れている。

この構造では、第７図に示したＬＤＭＯ３と同様、接地
されたｐ型シリコン基板１上に形成されるため同一基板
上の他のデバイスまたは他のＬＤＭＯ３と電気的に分離
して形成可能であるという長所を備えている。

しかしながらこの構造においても、ドレインコンタクト
領域としてのｎ生型拡散層５およびドレイン電極１７の
分たけ素子面積が大きくなるという問題があった。この
デッドスペースは大電流品になればなるほど増大し、第
７図に示したＬＤＭＯ３の場合と同様の問題があった。

また、ソース電極１６およびドレイン電極］７は櫛歯状
であり、ソース領域４とドレインコンタクト領域５とが
隣接する必要があることから、ソース領域４は櫛歯電極
と平行なストライブ状となり、ＶＤＭＯ３で通常用いら
れているようなセル配置は使用できないという問題があ
った。

このようなストライプ配置はセル配置に比べ、単位面積
あたりのチャネル幅が小さいことが知られており、オン
抵抗の低減には限界がある。

このように、この構造のＬＤＭＯ９においても同サイズ
のＶＤＭＯ３に比べて２倍以上となるのが通例である。

このように、集積化および多出力化に有利な表面にドレ
イン電極を持つＬＤＭＯ９ＦＥＴは、裏面にドレイン電
極を有するＶＤＭＯ３ＦＥＴに比べて単位面積当たりの
オン抵抗が高く、コスト上昇の原因となっている上、特
に大電流用素子は素子サイズが大きくなり過ぎて実用的
ではないという問題があった。

そこで本出願人は、単位セルを、例えば円形のソース領
域を囲む６角形のセル外形の頂点部にドレインコンタク
ト領域を形成すると共に、ソース電極およびドレイン電
極を表面２層構造とすることによって構成したＬＤＭＯ
８構造を提案している。

上記構成によれば、セル配置方式のソース配置を行うこ
とができるため、従来の表面櫛歯電極構造によるデッド
スペースと引き出し抵抗を小さくすることができる。

また、セル構造の採用とセル頂点へのトレイン配置によ
ってパッキングデンンティが高く、またドレイン抵抗が
ほとんどないため、トレイン電極を裏面に形成したＶＤ
ＭＯ３とほぼ同等のオン抵抗を有するＬＤＭＯ９を得る
ことが可能となる。

すなわち、このＬＤＭＯ３は、第１０図および第１１図
に示すように（第１１図は第１０図のＡ−Ａ’−Ａ’断
面を示す）、基板表面を六角形の単位セル２１に区切っ
たいわゆる六角セル配置を構成してなるもので、ゲート
電極７はドーナッツ状に形成され、チャネル領域３の拡
散窓、およびソース領域４の拡散窓すなわちゲート電極
７の開口部２２は円形をなしており、これらの中心Ａを
中心にした六角形の６つの頂点（例えばＡ’　）にｎ＋
ドレインコンタクト領域５の中心がくるように配列され
ている。

ここで９はドレイン電極を示し、２５はドレインコンタ
クトの周縁を示し、２４はゲート電極７の開口部を示す
。このドレインコンタクト２５を介してアルミニウム薄
膜からなるドレイン電極９が形成され、このドレイン電
極９を覆うように層間絶縁膜１−０が形成されている。

また、２３はソースコンタクトの周縁を示し、トレイン
電極９を覆うように形成された層間絶縁膜１０に形成さ
れたこのソースコンタクＩ−２３ヲ介してソース領域４
にコンタクトするように基板表面全体にアルミニウム薄
膜からなるソース電極１１が形成されている。（なお、
ソース電極は全面に形成されているため、第１０図では
省略している。） その他の基本的なＬＤＭＯ８の構成要素は第７図に示し
たＬＤＭＯ８と同様であり、同一部位には同一符号を何
した。

かかる構造によれば、ソース電極、ドレイン電極、およ
びゲート電極の全てが基板表面に存在しているＬＤＭＯ
３本来の構造のために、同一基板中にＬＤＭＯ３を形成
して多出力素子としたり、ＩＣ等の多種のデバイスと共
に集積化してパワーＩＣとしたりすることが容易である
という効果に　０ 加え、以下に示すような効果を有する。

かかる構造によれば、まず六方最密構造を合しているた
め、櫛歯電極と異なり、ソース、ドレイン電極の下はす
べて単位セルが形成されるため、デッドスペースがない
。

また、セル配置をとることができるため、ストライブ配
置の場合と比べて、単位面積当たりのソース幅のバッキ
ングデシティを大きくとることができる。また、ソース
領域を円形に形成しているため、チャネル内での電気特
性の不均一を防ぎ、破壊耐量の大きい素子を実現するこ
とが可能となる。

更に、セル配置をとることができるため、ドレインコン
タクト５をチャネルの至近距離に形成することができる
。さらに、ゲート電極直下のドレイン領域２の表面は電
子の蓄積により抵抗が２〜３　Ｉｔた下がっているので
ドレイン抵抗を極めて小さく抑えることができる。

また、表面にドレインコンタクトを形成したことによる
素子面積の増加を最低限に抑えることができる。ＶＤＭ
Ｏ３の円形ソースに六角セル配置を用いた場合、六角形
の頂点（＝１近はコンダクタンスへの寄１ｇが小さい部
分であるため、ここにトレインコンタクトを形成するこ
とは、いわばデッドスペースの有効な活用であって、素
子面積増はわずかである。また、ドレインコンタクトは
数が多いため１つ１つはわずかでよく、極めて小さな面
積（ソースコンタクトに約１／２）で４−分である。

以−Ｌの結果、最少限の面積でチャネル幅を最大限にと
ることができ、１１位面積当たりのオン抵抗はドレイン
電極を裏面に形成した場合と同程度に抑えることができ
る。

（発明が解決しようとする課題） しかしながら、上記構造では、第１２図にチップのレイ
アウト図を示すように、ソース電極は、ドレインパッド
５５およびゲートパッド５７の形成領域を避けて形成さ
れると共に、ドレイン電極は、ソースパッド５４および
ゲートパッド５７の形成領域を避けて形成されている。

またゲート電極も、ソースパッド５４およびドレインパ
ッド５１ ２ ５の形成領域を避けて形成されている。このように、外
部接続用のパッド電極形成Ｐ領域には、セルを形成する
ことができず、この領域がデッドスペースとなり、Ｑｊ
３位面積当りのチャネル幅を増大せ１．め、オン抵抗の
低減を阻む問題となっていた。

本発明は前記実情に鑑みてなされたもので、ｊＩｉ位面
積当たりのチャネル幅のさらなる増大をはかり、オン抵
抗を低減することを目的とする。

〔発明の構成〕

（課題を解決するための手段） そこで本発明では、ＬＤＭＯ３ＦＥＴのソース電極およ
びトレイン電極を、２層構造をなすようにしてそれぞれ
基板表面全体に形成すると共に、これらソース・ドレイ
ン電極は、いずれもそれぞれ外部との接続用のパッド領
域では、他の一方の電極よりも上に位置するように立体
交差領域を存し、かつこのパッド領域のドにもＬＤＭＯ
３ＦＥＴを配設するようにしている。

（作用） 上記構成によれば、ソース・ドレイン電極を立体交差さ
せ、外部との接続用のパッド領域では、他の一方の電極
よりも上に位置するようにしているため、パッド領域の
ドもセル形成領域とすることができ、デッドスペースを
なくすことができ、１１１４位面積あたりのチャネル幅
の増大をはかることがｉｊＪ能となる。

（実施例） 以ド本発明の実施例について図面を参照しつつ詳細に説
明する。

第１図は表面レイアウト図、第２図はそのＺＺ断面を示
す図である。

素子の配置および構成は、主として第１０図および第１
１図に示した従来例のＬＤＭＯ８と同じであるが、チッ
プのほぼ中心部で配線が立体交差し、第１図の」ニガや
第２図の左方に示されているドレインコンタクトのため
のパッド領域では第２のアルミニウム層３３ｄは、第１
のアルミニウム層３１ｄを介してドレイン領域５に接続
されている。そして、この第２のアルミニウム層３３ｄ
は　３ ４ 層間絶縁膜３２によってソース領域４に接続されている
第１のアルミニウム層３１ｓから絶縁分離されている。

−）ｊ　、第１図の下方や第２図の右方に示されている
ソースコンタクトのためのパッド領域では第２のアルミ
ニウム層３３ｓは、第１のアルミニウム層３１　ｓを介
してソース領域４に接続されている。そして、この第２
のアルミニウムＮ　３３　ｓは層間絶縁膜３２によって
ドレインコンタクト領域５に接続されている第１のアル
ミニウム層３１　ｄから絶縁分離されている。

セル領域については、第１０図および第１１図に示した
従来例のＬＤＭＯ８と全く同様に、表面を六角形の１１
１位セル２１に区切ったいわゆる六角セル配置を構成し
てなるもので、ゲート電極７はドーナッツ状に形成され
、チャネル領域３の拡散窓、およびソース領域４の拡散
窓すなわちゲート電極７の開口部２２は円形をなしてお
り、これらの中心Ａを中心にした六角形の６つの頂点（
例えばＡ’）にｎ＋ドレインコンタクト領域５の中心が
くるように配列されている。

そして、交差領域Ｑては、ドレインコンタクト領域５に
接続されている第１のアルミニウム層３１ｄと第２のア
ルミニウム層３３とが接続される一方、ソース領域４に
接続されている第１のアルミニラｌい層３１．　ｓと第
２のアルミニウム層３３も接続されている。

第３図（ａ＞および第３図（ｂ）はそれぞれ第１のアル
ミニウム層３１および第２のアルミニウム層３３のレイ
アウト示す図である。第３図中、左側はドレインボンデ
ィングパット側、右側はソースポンディングパッド側を
示す。

このように、ポンディングパッドの下にも、チャネル領
域３、ソース領域４、ドレインコンタクト領域５を形成
することができＬＤＭＯ３ＦＥＴセルを配置することが
できる。

従って、第１０図および第１１図に示したＬ　ＤＭＯ３
の持つ効果に加え、さらにデッドスペースが低減され、
面積利用効率が増大し、オン抵抗が減少する。

　５ ６ さらにまた、チャネル領域３の拡散窓、およびソース領
域４の拡散窓は円形をなすように形成したが、これによ
り、電気的特性の均一な拡散層を形成することができる
。これは、８角形以」二の多角形の場合は同様の効果を
得ることができる。

これに対し、４角形、６角形なとの拡散窓を形成【７た
場合、拡散窓の頂点の部分とへの部分とでチャネルの拡
散プロフィールが異なり、しきい値電圧、耐圧などの電
気特性が不均一となるため、逆降伏時の破壊耐量が低下
するなどの問題が牛し易い。このような理由から、チャ
ネル領域３の拡散窓、およびソース領域４の拡散窓はで
きるたけ円形に近い多角形であることが望ましい。

実施例２ この例では、基本的構成は第１図および第２図に示した
ＬＤＭＯ８ＦＥＴと同様であるが、第４図に示すように
、交差領域における第１のアルミニウム層と第２のアル
ミニウム層との接続を拡散層を介］、て行うようにした
ことを特徴とするものである。

すなわち、実施例１ではソース領域およびドレイン領域
のいずれも第１のアルミニウム層にいったん接続され、
交差領域では第１および第２のアルミニウム層相方間を
接続するようにしたか、本実施例ではドレイン領域に接
続されている第１のアルミニウム層３１．６と第２のア
ルミニウム層３３ｄとはｐ型拡散層３を介して接続され
、ソース領域に接続されている第１のアルミニウム層３
１Ｓと第２のアルミニウム層３１．　ｓとはｎ十型拡散
層４を介して接続されている。

実施例３ また、ゲートパッドの下にもＬ　Ｄ　Ｍ　ＯＳ　Ｄ　Ｆ
　ＥＴのセルまたはセルの一部を形成することができる
。

第３の実施例として、ゲートパッドの下にもＬＤＭＯ３
ＤＦＥＴを形成した例を示す。

すなわち、第５図にゲートパッドの周辺を示すように、
ゲー１−　Ｎ　ｍ　７の上に、第１のアルミニウム層３
１および第２のアルミニウム層３　Ｂ　型接続するよう
にし、ソース・ドレイン領域の」二に第２７ ８ のアルミニウム層３３ｇからなるゲートパッド５７が配
置されている。

このようにして、さらなるオン抵抗の低減をはかること
ができる。

なお、従来からＬＤＭＯ３とＣＭＯ３ＩＣ，バイポーラ
ＩＣ等のＩＣを集積するパワーＩＣは提案されているが
、ＬＤＭＯ３のオン抵抗が高いため、用途は小電流用〜
中電流用に限られていた。

特にＬＤＭＯ５を複数個集積して多出力パワーＩＣを構
成する場合、素子面積の増大は致命的であり、このため
現在のところたかだか１〜２Ａ程度の電流容量のもの１
７か実現されていなかったのに対し、本発明では、オン
抵抗を低く抑えることができ大電流用のパワーＩＣの形
成が可能となる。

〔発明の効果〕

以」二説明してきたように、本発明のＬＤＭＯ３ＦＥＴ
では、ソース・ドレイン電極を立体交差させ、外部との
接続用のパッド領域では、他の一方の電極よりも上に位
置するようにしているため、パッド領域の下もセル形成
領域とすることができ、オン抵抗を低減し、小形で大電
流容量の集積化および多出力化に有利な素子を形成する
ことが可能となる。

【図面の簡単な説明】

第１図および第２図は本発明の第１の実施例のＬＤＭＯ
９ＦＥＴを示す図、第３図（ａ）および第３図（ｈ）は
同実施例のそれぞれ第１のアルミニウム層パターンおよ
び第２のアルミニウム層パタンを示す図、第４図は本発
明の第２の実施例のＬＤＭＯ８ＦＥＴを示す図、第５図
は本発明の第３の実施例のＬＤＭＯ３を示す図、第６図
は従来例のＶＤＭＯ３を示ず図、第７図および第８図は
従来例のＬＤＭＯ３の基本構成を示す図、第９図は他の
従来例のＬＤＭＯ３を示す図、第１０図乃至第１２図は
従来例のＬＤＭＯ３を示ず図である。 １・・・ｐ型シリコン基板、２・・ｎ型エピタキシャル
領域、３・・・ｐ型チャネル領域、４・・・ソース領域
、５・・・ドレインコンタクト領域、６・・ゲート絶縁
膜、７・・・ゲート電極、８・・層間絶縁膜、９・・ド
レイン電極、１０・・層間絶縁膜、１１・・・ソース電
極、１９ ０ ２・・・ドレインコンタクト、１３・・・ドレイン’に
極、】４・・・ｎ型埋め込み層、１５・・・ｎ中型拡散
層、１６・・・ソース電極、１７・・・ドレイン電極、
１８・・ソスボンディングパッド、１９・・・ドレイン
ポンディングパッド、２１・・六角形セル外形、２２・
・・ゲト電極開口部（ゲート側）、２３・・・ソースコ
ンタクト、２４・・・ゲート電極開口部（ドレイン側）
２５・・・ドレインコンタクト、２６・・・ドレイン電
極開口部、３１・・・第１のアルミニウム層、３１．　
ｓ・・第１のアルミニウム層（ソース側）、３］ｄ・・
・第１のアルミニウム層（ドレイン側）、３２・・・層
間絶縁膜、３３・・・第２のアルミニウム層、３３Ｓ・
・・第２のアルミニウム層（ソース側）、３３ｄ・・・
第２のアルミニウム層（ドレイン側）、３３ｇ・・・第
２のアルミニウム層（ゲート側）、３４・・・絶縁膜、
５４・・・ソースパッド、５５・・・ドレインパッド、
５７・・・ゲートパッド。

Claims (1)

1. 【特許請求の範囲】 　第１導電型の半導体基板の一主面に形成された第１導
   電型のソース領域と、 前記ソース領域のまわりに配設された複数個の第１導電
   型のドレイン領域と、 前記ソース領域と前記ドレイン領域との間に形成された
   ゲート電極と、 前記複数個のソース領域を接続するように形成されたソ
   ース電極と、 前記複数個のドレイン領域を接続するように形成された
   ドレイン電極とを具備し、 前記ソース電極およびドレイン電極は、２層構造をなす
   ようにそれぞれ基板表面全体に形成されると共に、これ
   らソース・ドレイン電極は、いずれもそれぞれ外部との
   接続用のパッド領域では、他の一方の電極よりも上に位
   置するように立体交差領域を有し、かつ前記パッド領域
   の下にも素子領域を配設してなることを特徴とする半導
   体装置。