WO2013099189A1 - 表示装置 - Google Patents

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WO2013099189A1
WO2013099189A1 PCT/JP2012/008203 JP2012008203W WO2013099189A1 WO 2013099189 A1 WO2013099189 A1 WO 2013099189A1 JP 2012008203 W JP2012008203 W JP 2012008203W WO 2013099189 A1 WO2013099189 A1 WO 2013099189A1
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慎司 貞光
孝司 上野
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シャープ株式会社
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Definitions

  • the present invention relates to a display device that performs image display.
  • a display device that performs image display.
  • display quality due to variation in effective voltage applied by pixel electrodes between pixels, which is the minimum unit of an image. This is related to measures for lowering
  • red (R), green (G), and blue (B) pixels constituting each pixel are arranged in a scanning direction, so-called triple.
  • a technique for driving by a scanning method is known.
  • the number of gate wirings formed in the display region is three times that of normal driving, and correspondingly, each gate wiring is framed around the display region.
  • the number of gate lead-out lines for leading over the area (non-display area) and leading to the signal input terminal area provided on one end side thereof also increases.
  • Patent Document 1 discloses that a plurality of gate lead-out lines are formed using a metal film for forming a gate line and a metal film for forming a source line, and adjacent gate lead-out lines are gate lines and source lines.
  • a two-layer wiring structure formed so as to be positioned above and below an insulating film interposed therebetween is disclosed. That is, this two-layer wiring structure has a lower lead wiring formed from a metal film for forming a gate wiring and an upper lead wiring formed from a metal film for forming a source wiring as the gate lead wiring. Lead wires are arranged alternately.
  • the present invention has been made in view of such a point, and an object of the present invention is to realize a pixel driven through the same kind of lead wiring formed in different layers while realizing a narrow frame structure. It is to improve display quality by suppressing variations in effective voltage applied by the pixel electrodes.
  • the signal voltage supplied to the source lead wiring is corrected in consideration of the difference in stray capacitance between the pixel electrode in the lower lead wiring and the upper lead wiring. I made it.
  • the present invention is directed to an active matrix drive type display device, and has the following solutions.
  • the first invention is the above display device, A base substrate; A display area provided on the base substrate; A frame area provided around the display area; A plurality of gate lines provided in the display area so as to extend in parallel to each other; A plurality of source lines provided in the display region so as to extend in parallel with each other in a direction intersecting with the gate lines; An insulating film that is interposed between each of the gate wirings and the source wirings and insulates the wirings; A thin film transistor (TFT) provided at each intersection of each gate line and each source line and connected to the corresponding gate line and source line and a pixel connected to the TFT.
  • TFT thin film transistor
  • Electrodes A plurality of gate lead wires connected to the gate wires and drawn on the frame region from the display region side to one end side of the frame region; A plurality of source lead lines connected to the source lines and drawn on the frame area from the display area side to one end side of the frame area; A drive circuit that is electrically connected to the leading end of each of the gate lead-out wiring and the source lead-out wiring and that receives a display signal including a display data signal corresponding to an image to be displayed from an external circuit;
  • the display area is configured by providing a plurality of pixels having the TFT and the pixel electrode in a predetermined arrangement, At least one of the plurality of gate lead wires and the plurality of source lead wires includes a lower lead wire covered with the insulating film, and an upper lead wire provided on the insulating film, A memory unit for storing luminance correction data for suppressing or eliminating a luminance difference in display based on the same display data signal between a pixel driven by the lower layer lead line and a pixel driven by the upper layer
  • At least one of the plurality of gate lead-out lines and the plurality of source lead-out lines that lead the display wiring (each gate lead-out wiring or each source lead-out wiring) to one end side of the frame region is formed of the insulating film.
  • a two-layer wiring structure including a covered lower lead wiring and an upper lead wiring provided on the insulating film is provided. According to this two-layer wiring structure, it is possible to narrow the pitch between the lead-out wirings at the location where the lower-layer lead-out wiring and the upper-layer lead-out wiring are adjacent to each other, thereby narrowing the width of the frame region.
  • a memory unit for storing luminance correction data for suppressing or eliminating a luminance difference in display based on the same display data between the pixels driven by the lower layer lead lines and the pixels driven by the upper layer lead lines. Since the drive circuit corrects the level of the signal voltage supplied to each source lead-out line based on the brightness correction data stored in the memory unit, the lower layer is caused by being formed from a separate conductive film.
  • a second invention is the display device of the first invention, wherein The plurality of pixels are pixels of a plurality of colors arranged periodically,
  • the memory unit stores the luminance correction data for each color of the pixel.
  • the effect of the present invention is concretely exerted, and a narrow frame structure is realized, but applied by the pixel electrodes between the pixels. It is possible to improve display quality by suppressing variations in effective voltage.
  • a third invention is the display device of the second invention, wherein The plurality of pixels are arranged in a matrix so that pixels of the same color are aligned in the row direction and pixels of different colors are aligned in the column direction, Each of the gate wirings is connected to a TFT included in each pixel of the same color aligned in the row direction, Each of the source wirings is connected to a TFT included in each pixel of different colors aligned in the column direction.
  • each gate wiring is connected to a TFT of the same color pixel and driven in a triple scan mode.
  • the total number of gate wirings and source wirings is reduced, and the number of gate driver circuits having a relatively simple circuit configuration is increased, while the number of source driver circuits having a complicated circuit configuration compared to the gate driver circuit.
  • COG Chip On Glass
  • a driver IC (Integrated Circuit) chip can be integrated into one chip, and the manufacturing cost can be reduced.
  • a fourth invention is the display device according to any one of the first to third inventions,
  • the memory unit stores the luminance correction data for a display data signal input from the outside to the driving circuit,
  • the drive circuit includes a luminance correction circuit that corrects the display data signal based on luminance correction data stored in the memory unit.
  • a fifth invention is the display device according to any one of the first to third inventions,
  • the drive circuit has a gradation voltage generation circuit for generating gradation voltages of a plurality of levels used when digitally converting a display data signal input from the outside,
  • the memory unit stores the luminance correction data for the gradation voltage generated by the gradation voltage generation circuit,
  • the gradation voltage generation circuit adjusts the gradation voltage based on luminance correction data stored in the memory unit.
  • a sixth invention is the display device according to any one of the first to fifth inventions,
  • the lower layer lead wires and the upper layer lead wires are arranged alternately without overlapping each other in plan view.
  • the lower wiring layer and the upper wiring layer are alternately arranged in plan view.
  • the lower layer lead wiring and the upper layer lead wiring are arranged so as to overlap each other. An increase in power consumption due to a decrease in display quality due to signal delay and an increase in impedance can be suppressed.
  • a seventh invention is the display device according to any one of the first to sixth inventions, A TFT substrate having a base substrate provided with each gate wiring, each source wiring, insulating film, each TFT, each gate lead wiring and each source lead wiring; A counter substrate disposed to face the TFT substrate; And a liquid crystal layer provided between the TFT substrate and the counter substrate.
  • the display device according to the present invention is a liquid crystal display device, and in the liquid crystal display device, the variation in effective voltage applied by the pixel electrode between the pixels is achieved while realizing a narrow frame structure. It is possible to suppress and improve the display quality.
  • the luminance correction data has a two-layer wiring structure, and suppresses or eliminates the luminance difference between the pixel driven by the lower lead wiring and the pixel driven by the upper lead wiring in the structure. And the level of the signal voltage that the drive circuit supplies to each source lead-out line based on the luminance correction data stored in the memory unit, so that a narrow frame structure can be realized. In addition, it is possible to improve display quality by suppressing variations in effective voltage applied by the pixel electrode between pixels driven through the same kind of lead wiring formed in different layers.
  • FIG. 1 is a plan view schematically showing the configuration of the liquid crystal display device according to the first embodiment.
  • 2 is a cross-sectional view showing a cross-sectional structure taken along the line II-II in FIG.
  • FIG. 3 is a plan view showing a partially enlarged display area in the first embodiment.
  • FIG. 4 is a plan view showing a lead-out configuration of the display wiring of the TFT substrate in the first embodiment.
  • FIG. 5 is an equivalent circuit diagram illustrating a configuration of one pixel in the first embodiment.
  • FIG. 6 is a cross-sectional view showing a cross-sectional structure of the TFT.
  • FIG. 7 is a plan view showing a partially enlarged configuration of the TFT substrate in the first embodiment.
  • FIG. 8 is a cross-sectional view showing a cross-sectional structure taken along line VIII-VIII in FIG.
  • FIG. 9 is a cross-sectional view showing a connection structure between the gate wiring and the upper lead wiring.
  • FIG. 10 is a plan view schematically showing a connection relationship between each pixel and the gate lead wiring for driving them in the first embodiment.
  • FIG. 11 is a block diagram schematically showing the configuration of the driver IC chip in the first embodiment.
  • FIG. 12 is a block diagram illustrating a configuration of a unit driver IC that constitutes the source driver according to the first embodiment.
  • FIG. 13 is a block diagram illustrating a configuration of a luminance correction circuit included in the unit driver IC according to the first embodiment.
  • FIG. 14 is a conceptual diagram schematically showing a look-up table (LUT) included in the memory unit according to the first embodiment.
  • FIG. 15 is a block diagram illustrating a configuration of a unit driver IC that constitutes a source driver according to the second embodiment.
  • FIG. 16 is a circuit diagram illustrating a configuration of a grayscale voltage generation circuit according to the second embodiment.
  • FIG. 17 is a conceptual diagram schematically illustrating a lookup table (LUT) included in the memory unit according to the second embodiment.
  • FIG. 18 is a plan view showing a configuration for routing display wiring on a TFT substrate in another embodiment.
  • Embodiment 1 of the Invention an active matrix liquid crystal display device S that performs full color display will be described as an example of the display device according to the present invention.
  • FIG. 1 shows a schematic configuration of the liquid crystal display device S of the present embodiment.
  • 2 is a cross-sectional view showing a cross-sectional structure taken along the line II-II in FIG.
  • the liquid crystal display device S includes a liquid crystal display panel 10, a driver IC chip 50 for driving the liquid crystal display panel, and a wiring substrate 100 with respect to the driver IC chip 50.
  • a controller 80 which is an external circuit that supplies a display signal including a display data signal DS corresponding to an image to be displayed, and a liquid crystal driving power supply 90 are provided, and a driving circuit is provided on one end side of the liquid crystal display panel S.
  • the driver IC chip 50 has a COG structure that is mounted as a single chip.
  • the liquid crystal display panel 10 is a display element that generates a display image by selectively applying a voltage from the liquid crystal driving power source 90 by driving the driver IC chip 50 in response to an output from the controller 80. Scanning driving is possible.
  • the liquid crystal display panel 10 includes a TFT substrate 11 and a counter substrate 12 that are arranged so as to face each other, a frame-shaped sealing material 13 that bonds the outer peripheral edges of the substrates 11 and 12, and the TFT substrate 11 A liquid crystal layer 14 surrounded and sealed by a sealing material 13 is provided between the counter substrate 12 and the counter substrate 12.
  • the liquid crystal display panel 10 has a display area D for displaying an image in an area where the TFT substrate 11 and the counter substrate 12 overlap and inside the sealing material 13, that is, an area where the liquid crystal layer 14 is provided. Further, the liquid crystal display panel 10 has a frame region F which is a non-display region around the display region D. Then, on one side of the frame region F (lower side in FIG. 1, left side in FIG. 2), the TFT substrate 11 protrudes from the counter substrate 12 and the surface of the counter substrate 12 side is exposed to the outside. 11a is provided.
  • the driver IC chip 50 is mounted near the display area D in the terminal area 11a.
  • the wiring board 100 is mounted on the outer side of the driver IC chip 50 in the terminal region 11a.
  • the driver IC chip 50 and the wiring substrate 100 are connected to the terminal region 11a via a connecting material such as ACF (Anisotropic Conductive Film).
  • the TFT substrate 11 and the counter substrate 12 are formed, for example, in a rectangular shape, and as shown in FIG. 2, alignment films 15 and 16 for controlling the alignment of liquid crystal molecules are provided on the inner surfaces facing each other, and the outer surface. Are respectively provided with polarizing plates 17 and 18.
  • the polarizing plate 17 on the TFT substrate 11 and the polarizing plate 18 on the counter substrate 12 have different light transmission axes by 90 °.
  • the liquid crystal layer 14 is made of a nematic liquid crystal material having electro-optical characteristics.
  • FIG. 3 shows an enlarged plan view of a part of the display area D.
  • the display area D includes a plurality of pixel units P arranged in a matrix.
  • Each of these pixel units P is composed of pixels p1 of three colors of red (R), green (G), and blue (B).
  • the pixels p1 (R), p1 (G), and p1 (B) of these three colors are arranged in parallel in a striped manner in a juxtaposed manner along the scanning direction (Y-axis direction) in the same order in all the pixel units P. .
  • pixels p1 of the same color are aligned in the horizontal direction (X-axis direction) in FIG. 3 to form a pixel row PL for each color, and three colors in the vertical direction (Y-axis direction) in FIG.
  • a plurality of pixel rows PL are periodically arranged, and a plurality of pixel unit rows UL are configured with a set of three color pixel rows PL.
  • pixel units P are arranged in the vertical direction (Y-axis direction) in FIG. 3 to form a pixel unit row UC.
  • the pixel unit rows are arranged in the horizontal direction (X-axis direction).
  • a plurality of UCs are lined up.
  • FIG. 4 is a plan view showing a lead-out configuration of the display wirings 21 and 23 on the TFT substrate 11.
  • FIG. 5 is an equivalent circuit diagram showing the configuration of one pixel p1.
  • FIG. 6 is a cross-sectional view showing a cross-sectional structure of the TFT 24.
  • FIG. 7 is an enlarged plan view showing a two-layer wiring structure portion of the TFT substrate 11.
  • 8 is a cross-sectional view showing a cross-sectional structure taken along line VIII-VIII in FIG.
  • FIG. 9 is a cross-sectional view showing a connection structure between the gate wiring 21 and the upper layer extraction wiring 31B.
  • the TFT substrate 11 includes an insulating substrate 20 such as a glass substrate as a base substrate, as shown in FIG.
  • an insulating substrate 20 such as a glass substrate as a base substrate, as shown in FIG.
  • a plurality of gate wirings 21 are provided so as to extend in parallel to each other in the row direction (lateral direction in FIG. 4; X-axis direction).
  • Each of these gate wirings 21 is covered with a gate insulating film 22 described later.
  • a plurality of source lines 23 are provided on the gate insulating film 22 in the display region D so as to extend in parallel to each other in a column direction (vertical direction in FIG. 4; Y-axis direction) orthogonal to each gate line 21. ing.
  • Each gate wiring 21 and each source wiring 23 are insulated by interposing a gate insulating film 22 between these wirings 21 and 23.
  • the gate wiring 21 and the source wiring 23 are formed in a lattice shape so as to partition each pixel p1 as a whole.
  • Each pixel p1 is provided with a TFT 24 and a pixel electrode 30 connected thereto as shown in FIG.
  • the TFT 24 is provided at each intersection of each gate line 21 and each source line 23 and is connected to the corresponding gate line 21 and source line 23 that form the intersection.
  • the TFT 24 is a bottom gate type (also referred to as an inverted staggered type) TFT, and is provided so as to cover the gate electrode 25 provided on the insulating substrate 20 and the gate electrode 25.
  • the gate electrode 25 is connected to the gate wiring 21.
  • the source electrode 27 is connected to the source wiring 23.
  • the pixel electrode 30 is provided on the interlayer insulating film 29 and is connected to the drain electrode 28 through a contact hole formed in the interlayer insulating film 29 (not shown).
  • a stray capacitance C ′ shown in FIG. 5 is formed between the corresponding pixel electrode 30 and the gate wiring 21.
  • the TFTs 24 are connected to the same gate wiring 21 separately for each pixel row PL. Each TFT 24 is connected to the same source wiring 23 separately for each pixel unit UC column.
  • a plurality of gate lead wires 31 connected to the gate wires 21 and drawn from the display region D side to the terminal region 11a side.
  • a plurality of source lead lines 35 connected to the respective source lines 23 and led from the display area D side to the terminal area 11a side.
  • Chip connection terminals (not shown) for connection to the driver IC chip 50 are formed along the edge of the TFT substrate 1 at the leading ends of the gate lead lines 31 and the source lead lines 35. Yes.
  • the plurality of gate lead-out lines 31 are alternately drawn out to one side and the other side of the display area D to constitute a double-side lead-out wiring structure.
  • Each gate lead-out line 31 connected to the odd-numbered gate lines 21 from the upper side of the display area D is drawn from one side (left side in FIG. 4) of the display area D to form a first wiring group 32.
  • each gate lead-out line 31 connected to the even-numbered gate lines 21 from the upper side of the display area D is drawn out from the other side (right side in FIG. 4) of the display area D to form the second wiring group 33.
  • the display region D can be formed without increasing the size of the TFT substrate 1 as compared with the case of adopting the single-side lead-out wiring structure in which all the gate lead wires 31 are drawn from only one side of the display region D.
  • the substrate 1 can be arranged at the center position of the outer shape.
  • the first wiring group 32 and the second wiring group 33 are composed of the same number of groups of gate lead-out wirings 31, the widths of both frame regions B where the wiring groups 32 and 33 are provided are balanced. It can be narrowed well.
  • the first wiring group 32 and the second wiring group 33 include a lower layer wiring 31 ⁇ / b> A covered with the gate insulating film 22 and an upper layer wiring provided on the gate insulating film 22. 31B.
  • the lower layer lead wiring 31A and the upper layer lead wiring 31B are three-dimensionally arranged via the gate insulating film 22 to form a two-layer wiring structure.
  • the lower layer lead wiring 31A and the upper layer lead wiring 31B are alternately arranged without overlapping each other in a plan view to constitute an alternate wiring structure.
  • this alternate wiring structure compared to the case where the lower layer wiring 31A and the upper layer wiring 31B are arranged so as to overlap each other, the adverse effect of the capacitance formed between the both wirings 31A and 31B, specifically, Can suppress a decrease in display quality due to signal delay and an increase in power consumption due to an increase in impedance.
  • the lower lead wiring 31 ⁇ / b> A is formed of the same metal film as the gate wiring 21 and is provided integrally with the gate wiring 21.
  • the upper lead line 31B is formed of the same metal film as the source line 23 and is connected to one end of the gate line 21 through a contact hole 22a formed in the gate insulating film 22, as shown in FIG. Has been.
  • the upper lead line 31B is covered with an interlayer insulating film 29.
  • FIG. 10 shows a schematic plan view of the connection relationship between the pixels p1 of the respective colors and the gate lead-out wiring 31 that drives them in the present embodiment.
  • “GL” is placed on the lead-out side of the gate lead-out line 31 of the pixel row PL including the pixel p1 having the TFT 24 to which the lower-layer lead line 31A is electrically connected, and the upper-layer lead line 31B is electrically connected.
  • “SL” is attached to the lead-out side of the gate lead-out wiring 31 of the pixel row PL including the pixel p1 having the TFT 24 connected thereto.
  • a pixel row PL composed of pixels p1 of the same color.
  • the lower layer lead wiring 31A is connected and a case where the upper layer lead wire 31B is connected.
  • the stray capacitance C ′ formed between the lower layer lead line 31 ⁇ / b> A and the upper layer lead line 31 ⁇ / b> B via the gate line 21 and the pixel electrode 30.
  • the counter substrate 12 includes a black matrix provided in a lattice shape so as to correspond to the gate wiring 21 and the source wiring 23 on an insulating substrate such as a glass substrate as a base substrate, and a lattice of the black matrix.
  • a plurality of color filters composed of a red layer, a green layer, and a blue layer that are periodically arranged corresponding to the pixels p1 (R), p1 (G), and p1 (B) of each color in between, the black matrix,
  • a common electrode 19 is provided so as to cover the color filter and is opposed to the group of pixel electrodes 30, and a photo spacer is provided on the common electrode 19 in a columnar shape.
  • the driver IC chip 50 supplies a source signal to the gate driver 51 that drives each gate line 21 via each gate lead line 31 and each source line 23 via each source lead line 35.
  • a memory unit 65 made of a nonvolatile memory such as an EEPROM (Electrically Erasable Programmable Read-Only Memory).
  • the gate driver 51 has a known configuration in which a plurality of unit driver ICs each having a shift register circuit, a level shifter circuit, and an output circuit are cascade-connected, and one gate wiring 21 is selected from all the gate wirings 21. Are sequentially selected, a selection voltage (for example, a high level voltage) is applied to the selected gate wiring 21, and a non-selection voltage (for example, a low level voltage) is applied to the other gate wirings 21. It is configured. Thereby, the gate driver 51 makes each TFT 24 connected to the selected gate wiring 21 conductive, and makes the pixel electrode 30 connected to each TFT 24 in the conductive state ready for potential writing. .
  • a selection voltage for example, a high level voltage
  • a non-selection voltage for example, a low level voltage
  • the source driver 52 has a configuration in which a plurality of unit driver ICs 53 to be described later are cascade-connected.
  • the source driver 52 is configured to perform dot inversion driving of the display region D, and one source wiring 23 for each source wiring 23.
  • the voltage polarity (positive voltage / negative voltage) is switched every time and the voltage polarity (positive voltage / negative voltage) is inverted for each pixel unit row UL to apply a signal voltage corresponding to the display data signal DS.
  • the source driver 52 writes a potential corresponding to the display data signal DS to each pixel electrode 30 in a potential writable state.
  • the controller 80 outputs a gate pulse signal GSP, a gate clock signal GCLK, and a gate ON signal as a control signal S1 for controlling the driving of the driver 51 to the gate driver 51.
  • the gate clock signal GCLK and the gate ON signal are input to each unit driver IC constituting the gate driver 51, but the gate start pulse signal GSP is one of the gate driver ICs (for example, a unit located at one end). It is input only to the driver IC).
  • the controller 80 controls each source driver 52 as a control signal S2 for controlling the driver 52, such as a source start pulse signal SSP, a source clock signal SCLK, a horizontal synchronization signal (latch signal) LS, and a polarity inversion signal. and REV, as digitized display data DS, red, green, and blue pixels p1 (R), p1 (G ), each signal inputted to p1 (B) D R, D G, and D B Output.
  • the source clock signal SCLK, the horizontal synchronization signal LS, the display data signal DS, and the polarity inversion signal REV are input to each unit driver IC 53 constituting the source driver 52, but the source start pulse signal SSP is any one of them. It is input only to the unit driver IC 53 (for example, the unit driver IC 53 located at one end).
  • the liquid crystal driving power supply 90 supplies an analog voltage for causing the gate driver 51 and the source driver 52 to display an image on the liquid crystal display panel 10, for example, a reference voltage VR for causing the source driver 52 to generate a gradation voltage. It is a circuit to supply.
  • FIG. 12 is a block diagram showing the configuration of the unit driver IC 53 that constitutes the source driver 52 of the present embodiment.
  • Each unit driver IC 53 constituting the source driver 52 includes a shift register circuit 54, a data latch circuit 55, a sampling memory circuit 56, a hold memory circuit 57, a level shifter circuit 58, a gradation voltage generation circuit 59, a digital analog (Digital-Analog).
  • a conversion circuit (DA conversion circuit) 60 and an output circuit 61 are provided.
  • the shift register circuit 54 is an n-stage shift register, and sequentially shifts the source start pulse signal SPP in synchronization with the source clock signal SCLK input from the controller 80, and a pulse signal based on the source start pulse signal SPP is transmitted from each stage. It is a circuit that outputs to the sampling memory circuit 56 in order. The output signal of the shift register circuit 54 determines the sampling position of the display data signal DS (D R , D G , D B ).
  • the source start pulse signal SSP is a signal synchronized with the horizontal synchronization signal LS, and after being shifted to the final stage in the shift register circuit 54, the source start pulse signal SSP is supplied to the shift register circuit 54 in the adjacent unit driver IC 53. It is input as a pulse signal SSP and similarly shifted. Then, the data is transferred to the shift register circuit 54 in the outermost unit driver IC 53.
  • Data latch circuit 55 s bits (e.g. D R, D G, D B total of 18 bits of each 6-bit) input to the serial display data signal DS (D R, D G, D B) of the source clock signal
  • bits e.g. D R, D G, D B total of 18 bits of each 6-bit
  • This is a circuit that temporarily latches in accordance with SCLK and outputs the latched display data signals DS (D R , D G , D B ) to the sampling memory circuit 56.
  • the sampling memory circuit 56 is an s-bit display data signal DS (D R , D G) sent in a time-sharing manner from the data latch circuit 55 to a position specified by an output signal from each stage of the shift register circuit 54. , D B ), and stores each display data signal DS until n display data signals DS (D R , D G , D B ) for one horizontal synchronization period are obtained.
  • the hold memory circuit 57 collectively holds the n display data signals DS (D R , D G , D B ) stored in the sampling memory circuit 56 based on the horizontal synchronization signal LS, that is, at the rising edge of the latch pulse. Circuit.
  • the level shifter circuit 58 is adapted to a DA conversion circuit that processes the voltage level applied to the source line 23, and the n display data signals DS (D R , D G , D B ) stored in the hold memory circuit 57 are used. This circuit converts the signal level by boosting or the like.
  • the gradation voltage generation circuit 59 includes a resistance dividing circuit, and uses this to generate a ⁇ -corrected gradation voltage of 2 S level (for example, 64 levels) based on the reference voltage VR input from the liquid crystal driving power supply 90. It is a circuit that generates and outputs to the DA converter circuit 60.
  • the DA conversion circuit 60 uses the 2 S level gradation generated by the gradation voltage generation circuit 59 for each of the n display data signals DS (D R , D G , D B ) input from the level shifter circuit 58. In this circuit, one gradation voltage is selected from the voltages, and the selected gradation voltage is converted into an analog signal by switching the voltage polarity according to the polarity inversion signal REV, and then output to the output circuit 61.
  • the output circuit 61 includes n voltage followers composed of, for example, an operational amplifier and an output buffer.
  • the output circuit 61 amplifies an analog signal input from the DA converter circuit 60 using the voltage follower and converts the amplified analog signal into a low impedance output to generate a source signal. Is output to each source line 23.
  • each unit driver IC 53 constituting the source driver 52 in the present embodiment includes a luminance correction circuit 70 in addition to the various circuits 54, 55, 56, 57, 58, 59, 60, 61 described above.
  • the luminance correction circuit 70 is provided between the controller 80 and the data latch circuit 55, based on the luminance correction data stored in the memory unit 65, the display of s bits input from the controller 80 the data signal DS (D R , D G , D B ) is a circuit for correcting the signal level so as to compensate for the difference in the stray capacitance C ′ between the pixel electrode 30 in the lower layer extraction wiring 31A and the upper layer extraction wiring 31B.
  • FIG. 14 shows a conceptual diagram of a data structure that the memory unit 65 has.
  • “**” is predetermined brightness correction data. The same applies to FIG. 17 referred later.
  • the memory unit 65 has a lookup table (LUT) shown in FIG.
  • the look-up table (LUT) includes predetermined luminance correction data (*) for correcting the signal level of the display data signal DS (D R , D G , D B ) input from the controller 80 to the data latch circuit 55. *) Is stored.
  • the lookup table (LUT) since the double-sided lead wiring structure is adopted, the lookup table (LUT) includes an upper layer lead wiring 31B (4k + third gate lead wiring 31, where k is a natural number including 0) in the first wiring group 32. ) And lower layer lead wire 31A (4k + 1 gate lead wire 31), upper layer lead wire 31B (4k + fourth gate lead wire 31) and lower layer lead wire 31A (4k + second gate lead wire 31) of the second wiring group 33.
  • the luminance correction data for the four patterns are stored. This luminance correction data is data for suppressing or eliminating a luminance difference in display based on the same display data signal DS, and displays 0 (00000000) to 255 (11111111) for each color of each pixel p1.
  • Data signals DS (D R , D G , D B ) are prepared.
  • the brightness correction data stored in the lookup table (LUT) drives the liquid crystal display panel 10 from the minimum drive (0; 00000000) to the maximum drive (255; 11111111) for each single color display. It is calculated from the luminance difference between the four patterns.
  • the configuration of the luminance correction circuit 70 is shown in FIG.
  • the luminance correction circuit 70 includes an LUT register 71 and a correction unit 72.
  • the LUT register 71 reads necessary brightness correction data from the look-up table (LUT) of the memory unit 65 and temporarily stores it.
  • the correction unit 72 corrects the signal level of the display data signal DS (D R , D G , D B ) based on the luminance correction data stored in the LUT register 71, and the corrected display data signal DS (D R , D G , D B ) are output to the data latch circuit 55.
  • the display data signal DS (D R , D G , D B ) input to the data latch circuit 55 is corrected, and as a result, the signal voltage supplied to each source lead wiring 35 Level is corrected.
  • the line width and the film thickness of the lower layer lead wiring 31A and the upper layer lead wiring 31B become non-uniform due to the fact that they are formed from separate metal films, and the gate wiring between these two lead wirings 31A and 31B.
  • the stray capacitance C ′ formed between the pixel electrode 30 and the pixel electrode 30, the difference in the stray capacitance C ′ is compensated by the corrected signal voltage supplied to the source wiring 23.
  • Variations in the effective voltage applied to the liquid crystal layer 14 by the pixel electrode 30 can be suppressed between the pixel p1 driven by the lower lead line 31A and the pixel p1 driven by the upper lead line 31B.
  • a two-layer wiring structure is provided, and in this structure, the luminance difference between the pixel p1 driven by the lower lead line 31A and the pixel p1 driven by the upper lead line 31B is suppressed or eliminated.
  • luminance correction data comprises a memory unit 65 for storing, based on the stored luminance correction data in the memory unit 65, the display data signals DS (D R the luminance correction circuit 70 is inputted to the data latch circuit 55 for , D G , D B ) are corrected so as to compensate for the difference in the stray capacitance C ′ between the pixel electrode 30 in the lower-layer lead-out wiring 31A and the upper-layer lead-out wiring 31B, so that a narrow frame structure is realized.
  • the effective voltage applied to the liquid crystal layer 14 by the pixel electrode 30 between the pixels p1 driven through the lower lead wire 31A and the upper lead wire 31B formed in different layers. The flicker can be suppressed and the display quality can be improved.
  • the upper layer lead wiring 31B (4k + third gate lead wiring 31) and the lower layer lead wiring 31A (4k + 1) gate lead wiring in the first wiring group 32 are stored in the lookup table (LUT) of the memory unit 65. 31) and brightness correction data for four patterns of the upper layer lead line 31B (4k + fourth gate lead line 31) and the lower layer lead line 31A (4k + second gate lead line 31) of the second wiring group 33 are stored.
  • the display data signal DS (D R , D G , D B ) is corrected using these, so that the upper layer leading wiring 31B of the first wiring group 32 and the upper layer leading wiring 31B of the second wiring group 33 are corrected.
  • Embodiment 2 of the Invention the configuration of the unit driver IC 53 and the memory unit 65 constituting the source driver 52 is the same as that of the first embodiment except for the configuration of the liquid crystal display device S except for the configuration of the first embodiment. Only the different unit driver IC 53 will be described, and the same components will be left to the description of the first embodiment based on FIGS. 1 to 14, and the detailed description thereof will be omitted.
  • FIG. 15 shows the configuration of the unit driver IC 53 that constitutes the source driver 52 according to the present embodiment.
  • the unit driver IC 53 of the present embodiment also has a shift register circuit 54, a data latch circuit 55, a sampling memory circuit 56, a hold memory circuit 57, a level shifter circuit 58, a gradation, as in the first embodiment.
  • a voltage generation circuit 59, a DA conversion circuit 60, and an output circuit 61 are provided.
  • the unit driver IC 53 has the luminance correction circuit 70 in addition to the various circuits 54, 55, 56, 57, 58, 59, 60, 61, and thereby the display input to the data latch circuit 55.
  • the data signal DS (D R , D G , D B ) is corrected.
  • the gradation voltage generation circuit 59 of the unit driver IC 53 is used to correct the luminance stored in the memory unit 65. Based on the data, each gradation voltage to be generated is adjusted so as to compensate for the difference in the stray capacitance C ′ between the pixel electrode 30 in the lower layer lead line 31A and the upper layer lead line 31B.
  • FIG. 16 shows a schematic configuration of the gradation voltage generation circuit 59 in the present embodiment.
  • the gradation voltage generation circuit 59 has two voltage input terminals, ie, the lowest voltage input terminal Vss and the highest voltage input terminal Vdd, and x (for example, eight) for correcting the level of the generated gradation voltage.
  • a variable resistor 77 (R1 to Rx) and an LUT register 76 are provided.
  • the x variable resistors 77 (R1 to Rx) are connected in series between the highest voltage input terminal Vss and the highest voltage input terminal Vdd.
  • the variable resistor 77 (R1) located at one end is connected to the highest voltage input terminal Vdd, and the variable resistor 77 (Rx) located at the other end is connected to the lowest voltage input terminal Vss.
  • y for example, 8 in series between the lowest voltage input terminal Vss and the variable resistor 77 (Rx) connected thereto and between the variable resistors 77 (R1 to Rx).
  • a total of x ⁇ y (for example, 64) resistors (not shown) connected one by one are provided.
  • FIG. 17 shows a conceptual diagram of the data structure of the memory unit 65 of this embodiment.
  • the memory unit 65 has a lookup table (LUT) shown in FIG.
  • This look-up table (LUT) stores predetermined brightness correction data (**) for adjusting the resistance values of the variable resistors 77 (R1 to Rx).
  • the lookup table (LUT) includes an upper layer lead wire 31B (4k + third gate lead wire 31) and a lower layer lead wire 31A (4k + 1 gate lead wire 31) of the first wiring group 32, and
  • the brightness correction data for the four patterns of the upper layer lead line 31B (4k + fourth gate lead line 31) and the lower layer lead line 31A (4k + second gate lead line 31) of the second wiring group 33 are stored.
  • the brightness correction data is data for suppressing or eliminating a brightness difference in display based on the same display data signal DS, and is prepared for each variable resistor 77.
  • the brightness correction data stored in the lookup table (LUT) is the same for the liquid crystal display panel 10 from the minimum drive (0; 00000000) to the maximum drive (255; 11111111) for each single color. It is calculated from the luminance difference of the four patterns at that time.
  • the LUT register 76 reads necessary brightness correction data from the look-up table (LUT) of the memory unit 65 and temporarily stores it.
  • Each variable resistor 77 (R1 to Rx) is configured such that the resistance value is adjusted based on the luminance correction data stored in the LUT register 76.
  • the level of each gradation voltage to be generated is adjusted by each variable resistor 77 (R1 to Rx), and the adjusted gradation voltages are further added to the x ⁇ y resistors.
  • the level of each gradation voltage is adjusted by each variable resistor 77 (R1 to Rx), so that the level of the signal voltage supplied to each source lead line 35 is corrected.
  • the source wiring 23 is supplied.
  • the difference in the stray capacitance C ′ is compensated by the corrected signal voltage, and the liquid crystal layer is formed by the pixel electrode 30 between the pixel p1 driven by the lower lead line 31A and the pixel p1 driven by the upper lead line 31B. 14 can suppress variations in effective voltage applied to.
  • the level of the grayscale voltage generated by the grayscale voltage generation circuit 59 is adjusted based on the brightness correction data stored in the memory unit 65, whereby the lower layer lead-out wiring 31A and the upper layer lead-out wiring 31B are adjusted.
  • the signal voltage supplied to each source line 23 is corrected so as to compensate for the difference in the stray capacitance C ′ between the pixel electrode 30 and the pixel electrode 30, so that the narrow frame structure is realized but formed in different layers.
  • the display quality can be improved by suppressing variations in the effective voltage applied to the liquid crystal layer 14 by the pixel electrode 30 between the pixels p1 driven via the lower lead line 31A and the upper lead line 31B.
  • FIG. 18 is a plan view showing a routing configuration of the display wirings 21 and 23 of the TFT substrate 11 in another embodiment.
  • the gate lead-out wiring 31 forms a double-side lead-out wiring structure.
  • each gate lead-out wiring 31 has a display area as shown in FIG. It may be drawn from only one side of D (right side in FIG. 18) to form a one-side lead wiring structure.
  • the liquid crystal display panel 10 is configured to be capable of triple scan driving.
  • the present invention is not limited to this, and the liquid crystal display panel may be driven by a so-called single scan driving ( (Normal driving) may be possible.
  • the pixels p1 of a plurality of colors that constitute each pixel unit P are arranged in parallel in a striped manner along a direction orthogonal to the scanning direction.
  • a group of source lead wirings 35 includes a lower lead wiring covered by the gate insulating film 22 and an upper lead wiring provided on the gate insulating film 22. These two lead wires constitute a two-layer wiring structure.
  • the lower layer lead wiring and the upper layer lead wiring are respectively formed from the same metal film as the gate wiring 21 or the source wiring 23 as in the first embodiment.
  • the group of source lead lines 35 may form a two-layer wiring structure, and each of the group of gate lead lines 31 and the group of source lead lines 35 has two layers.
  • a wiring structure may be configured.
  • the three-color pixels p1 of red (R), green (G), and blue (B) are arranged in a stripe pattern in a juxtaposed manner, but these three-color pixels p1 (R ), P1 (G), and p1 (B) have other arrangements, the gist of this patent is not affected.
  • the pixel unit P may be composed of four color pixels in which white (W) or yellow (Y) pixels are added to the above three color pixels.
  • the lookup table (LUT) includes an upper layer lead line 31B (4k + third gate lead line 31) and a lower layer lead line 31A (4k + 1th gate lead line 31) in the first wiring group 32. ) And the upper layer lead wiring 31B (4k + fourth gate lead wiring 31) and the lower layer lead wiring 31A (4k + second gate lead wiring 31) of the second wiring group 33 are stored.
  • the present invention is not limited to this.
  • the liquid crystal display device S includes a lower layer lead wire 31A (4k + 1 gate lead wire 31, 4k + second gate lead wire 31) and an upper layer lead wire 31B (4k + third gate lead wire 31, 4k + fourth gate lead wire 31).
  • the luminance correction circuit 70 or the gradation voltage generation circuit 59 uses the lower layer lead wiring 31A and the upper layer lead wiring 31B.
  • the level of the signal voltage supplied to each source lead wiring 35 is corrected so as to compensate for the stray capacitance C ′ formed between the pixel electrode 30 and the pixel electrode 30 via the gate wiring 21. Good.
  • the TFT 24 included in each pixel p1 is a bottom gate type TFT.
  • each TFT 24 is a top gate type (referred to as a stagger type). May be.
  • the liquid crystal display device S having the COG structure in which the driver IC chip including the gate driver and the source driver is mounted in the terminal region of the liquid crystal display panel has been described, but the present invention is not limited to this.
  • the gate driver and the source driver may be divided into unit ICs and mounted on the liquid crystal display panel as TCPs. These two drivers are integrated with the TFTs and display wirings constituting each pixel on the TFT substrate. It may be built as a monolithic circuit.
  • the liquid crystal display device S that performs full-color display has been described as an example.
  • the present invention is not limited to this, and other types such as an organic EL (Electro-Luminescence) display device and a plasma display device are used.
  • the present invention can also be applied to a display device.
  • the present invention can be applied not only to a display device that performs full-color display but also to a display device that performs monochromatic display, and can be widely applied to any display device having a two-layer wiring structure.
  • the present invention is useful for a display device.
  • the pixel electrode is used between pixels driven through the same kind of lead wiring formed in different layers while realizing a narrow frame structure. It is suitable for a display device that is desired to improve display quality by suppressing variations in applied effective voltage.
  • Display area F Frame area S Liquid crystal display device p1 Pixel 10 Liquid crystal display panel 11 TFT substrate 12 Counter substrate 14 Liquid crystal layer 20 Insulating substrate (base substrate) 21 Gate wiring 22 Gate insulating film 23 Source wiring 24 TFT 30 pixel electrode 31 gate lead wire 31A lower layer lead wire 31B upper layer lead wire 35 source lead wire 50 driver IC chip (drive circuit) 51 Gate Driver 52 Source Driver 59 Gradation Voltage Generation Circuit 65 Memory Unit 70 Brightness Correction Circuit 80 Controller (External Circuit)

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Abstract

　２層配線構造を有し、当該構造において、下層引出配線（31A）により駆動される画素（p1）と上層引出配線（31B）により駆動される画素（p1）との間の輝度差を抑える又は無くすための輝度補正データを記憶するメモリ部（65）を備えており、該メモリ部（65）に記憶された輝度補正データに基づき、ドライバＩＣチップ（50）が各ソース引出配線（35）に供給する信号電圧のレベルを補正する。

Description

表示装置
　本発明は、画像表示を行う表示装置に関し、特に、いわゆる２層配線構造を有する表示装置において、画像の最小単位である画素間での画素電極により印加される実効電圧のばらつきに起因する表示品位の低下対策に関するものである。
　従来から、アクティブマトリクス駆動方式の液晶表示装置において、コスト削減を図るべく、各画素を構成する赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）の画素を走査方向に配列して、いわゆるトリプルスキャン方式で駆動させる技術が知られている。
　トリプルスキャン方式の駆動を行う液晶表示装置では、表示領域に形成されるゲート配線の本数が通常駆動のものの３倍になり、これに対応して、各ゲート配線を表示領域の周囲に位置する額縁領域（非表示領域）上を引き回してその一端側に設けられた信号入力用の端子領域にまで引き出すためのゲート引出配線の本数も増加する。
　このような構成の液晶表示装置を歩留り良く製造するには、ゲート引出配線間のピッチを十分に確保して隣り合うゲート引出配線同士での短絡をなくすためにゲート引出配線の本数に応じた一定サイズの額縁領域の幅が必要となる。このため、上記額縁領域の幅が従来のままでは、通常駆動の３倍もの本数のゲート引出配線を信号入力用の端子領域にまで同一層で並べて引き出すことが困難であり、額縁領域の幅を狭くする狭額縁構造を実現できない。
　そこで、上述のような多数本のゲート引出配線を収めながらも狭額縁構造を実現する構成が提案されている。例えば、特許文献１には、ゲート配線形成用の金属膜とソース配線形成用の金属膜とを利用して、上記多数本のゲート引出配線を、隣り合うゲート引出配線がゲート配線とソース配線との間に介在する絶縁膜の上下に位置するように形成した２層配線構造が開示されている。すなわち、この２層配線構造では、ゲート引出配線として、ゲート配線形成用の金属膜から形成した下側引出配線と、ソース配線形成用の金属膜から形成した上側引出配線とを有し、これら両引出配線が交互に配置されている。
特開２０１１－１５４１６１号公報
　しかしながら、特許文献１に開示の２層配線構造では、下側引出配線と上側引出配線とが別個の金属膜から形成されるため、これら両引出配線間で線幅や膜厚などが不均一になりやすく、その結果として、下層引出配線と上層引出配線とでゲート配線を介して画素電極との間に形成される浮遊容量に差が生じる場合がある。この場合には、下側引出配線がゲート配線を介して電気的に接続される画素電極と、上層引出配線がゲート配線を介して電気的に接続される画素電極とにおいて、対応するゲート配線をオフ状態とした際の電位の変動にも差が生じ、これに起因して、同色の画素間で液晶層に印加される実効電圧がばらつくことになる。そうなると、画素電極により印加される実効電圧に対して輝度の変動が敏感な画像表示、特に単色の中間調表示を行う場合には、ゲート配線に沿って縞模様が視認されやすく、表示品位が低下してしまう。
　本発明は、斯かる点に鑑みてなされたものであって、その目的とするところは、狭額縁構造を実現しながらも、異なる層に形成された同種の引出配線を介して駆動される画素間での画素電極により印加される実効電圧のばらつきを抑えて表示品位を向上させることにある。
　上記の目的を達成するために、この発明では、ソース引出配線に供給される信号電圧を、下層引出配線と上層引出配線とにおける画素電極との間の浮遊容量の差を考慮して補正するようにした。
　具体的には、本発明は、アクティブマトリクス駆動方式の表示装置を対象としており、以下の解決手段を講じたものである。
　すなわち、第１の発明は、上記表示装置であって、
　ベース基板と、
　上記ベース基板上に設けられた表示領域と、
　上記表示領域の周囲に設けられた額縁領域と、
　上記表示領域に互いに平行に延びるように設けられた複数本のゲート配線と、
　上記表示領域に上記各ゲート配線と交差する方向に互いに平行に延びるように設けられた複数本のソース配線と、
　上記各ゲート配線と上記各ソース配線との間に介在してこれら両配線を絶縁する絶縁膜と、
　上記各ゲート配線と上記各ソース配線との交差部毎に設けられ、対応する交差部をなす上記ゲート配線及びソース配線に接続された薄膜トランジスタ（Thin Film Transistor；ＴＦＴ）及び該ＴＦＴに接続された画素電極と、
　上記各ゲート配線に接続されて上記額縁領域上を上記表示領域側から当該額縁領域の一端側に引き出された複数本のゲート引出配線と、
　上記各ソース配線に接続されて上記額縁領域上を上記表示領域側から当該額縁領域の一端側に引き出された複数本のソース引出配線と、
　上記各ゲート引出配線及び各ソース引出配線の引き出し先端部に電気的に接続され、外部回路から表示すべき画像に応じた表示データ信号を含む表示用信号が入力される駆動回路とを備え、
　上記表示領域は、上記ＴＦＴ及び画素電極を有する画素が所定配列に複数設けられて構成され、
　上記複数本のゲート引出配線及び複数本のソース引出配線の少なくとも一方は、上記絶縁膜によって覆われた下層引出配線と、上記絶縁膜上に設けられた上層引出配線とを含み、
　上記下層引出配線により駆動される画素と上記上層引出配線により駆動される画素との間の同一の上記表示データ信号に基づく表示での輝度差を抑える又は無くすための輝度補正データを記憶するメモリ部をさらに備え、
　上記駆動回路は、上記メモリ部に記憶された輝度補正データに基づき、上記各ソース引出配線に供給する信号電圧のレベルを補正する
ことを特徴とする。
　この第１の発明では、表示用配線（各ゲート引出配線又は各ソース引出配線）を額縁領域の一端側に引き出す複数本のゲート引出配線及び複数本のソース引出配線の少なくとも一方が、絶縁膜によって覆われた下層引出配線と、絶縁膜上に設けられた上層引出配線とを含む２層配線構造を有している。この２層配線構造によると、下層引出配線と上層引出配線とが隣り合う箇所で引出配線間のピッチを狭くすることが可能であり、これによって、額縁領域の幅を狭くすることができる。そして、下層引出配線により駆動される画素と上層引出配線により駆動される画素との間の同一の表示データに基づく表示での輝度差を抑える又は無くすための輝度補正データを記憶するメモリ部を備えており、該メモリ部に記憶された輝度補正データに基づき、駆動回路が各ソース引出配線に供給する信号電圧のレベルを補正するので、別個の導電膜から形成されていることに起因して下層引出配線と上層引出配線との線幅や膜厚などが不均一となり、これら両引出配線間で表示用配線を介して画素電極との間に形成される浮遊容量に差が生じたとしても、ソース配線に供給される補正後の信号電圧により当該浮遊容量の差が補償され、下層引出配線により駆動される画素と上層引出配線により駆動される画素との間での画素電極により印加される実効電圧のばらつきが抑えられる。したがって、狭額縁構造を実現しながらも、各画素間での画素電極により印加される実効電圧のばらつきを抑えて表示品位を向上させることが可能になる。
　第２の発明は、第１の発明の表示装置において、
　上記複数の画素は、周期的に配列された複数色の画素であり、
　上記メモリ部は、上記画素の色毎に上記輝度補正データを記憶している
ことを特徴とする。
　この第２の発明によると、マルチカラー表示を行うカラー表示装置においても、本発明の作用が具体的に奏され、狭額縁構造を実現しながらも、各画素間での画素電極により印加される実効電圧のばらつきを抑えて表示品位を向上させることが可能になる。
　第３の発明は、第２の発明の表示装置において、
　上記複数の画素は、行方向に同色の画素が整列し且つ列方向に異色の画素が整列するようにマトリクス状に配列されており、
　上記各ゲート配線は、行方向に整列する同色の上記各画素が有するＴＦＴに接続され、
　上記各ソース配線は、列方向に整列する異色の上記各画素が有するＴＦＴに接続されている
ことを特徴とする。
　この第３の発明では、各ゲート配線が同色の画素のＴＦＴに接続されたトリプルスキャン方式の駆動を行う構成を採用している。当該構成によると、ゲート配線及びソース配線の総本数を減らすと共に、回路構成が比較的簡素なゲートドライバ回路の数を増やす一方で、ゲートドライバ回路に比べて回路構成が複雑なソースドライバ回路の数を減らすことができ、例えばいわゆるＣＯＧ（Chip On Glass）構造を有する場合にはドライバＩＣ（IntegratedCircuit）チップを１チップ化するなどして、製造コストを削減することが可能になる。
　第４の発明は、第１～第３の発明のいずれか１つの表示装置において、
　上記メモリ部は、上記駆動回路に外部から入力される表示データ信号についての上記輝度補正データを記憶しており、
　上記駆動回路は、上記メモリ部に記憶された輝度補正データに基づき、上記表示データ信号を補正する輝度補正回路を有する
ことを特徴とする。
　この第４の発明によると、本発明の作用効果が具体的に奏される。
　第５の発明は、第１～第３の発明のいずれか１つの表示装置において、
　上記駆動回路は、外部から入力される表示データ信号をデジタルアナログ変換する際に用いられる複数レベルの階調電圧を生成するための階調電圧生成回路を有し、
　上記メモリ部は、上記階調電圧生成回路によって生成される階調電圧についての上記輝度補正データを記憶しており、
　上記階調電圧生成回路は、上記メモリ部に記憶された輝度補正データに基づき、上記階調電圧を調整する
ことを特徴とする。
　この第５の発明によっても、本発明の作用効果が具体的に奏される。
　第６の発明は、第１～第５の発明のいずれか１つの表示装置において、
　上記下層引出配線及び上層引出配線は、平面視において、互いに重なることなく交互に配置されている
ことを特徴とする。
　この第６の発明では、下層引出配線と上層引出配線とが平面視において交互に配置された交互配線構造となっている。このような交互配線構造を採用することにより、下層引出配線と上層引出配線とを互いに重ね合わせるように配置する場合に比べて、これら両引出配線間に形成される容量の悪影響、具体的には信号の遅延に起因する表示品位の低下やインピーダンスの増加に起因する消費電力の増大が抑えられる。
　第７の発明は、第１～第６の発明のいずれか１つの表示装置において、
　上記各ゲート配線、各ソース配線、絶縁膜、各ＴＦＴ、各ゲート引出配線及び各ソース引出配線が設けられたベース基板を有するＴＦＴ基板と、
　上記ＴＦＴ基板と対向して配置された対向基板と、
　上記ＴＦＴ基板と上記対向基板との間に設けられた液晶層とを備える
ことを特徴とする。
　この第７の発明では、本発明に係る表示装置が液晶表示装置であり、液晶表示装置において、狭額縁構造を実現しながらも、各画素間での画素電極により印加される実効電圧のばらつきを抑えて表示品位を向上させることが可能になる。
　本発明によれば、２層配線構造を有し、当該構造において、下層引出配線により駆動される画素と上層引出配線により駆動される画素との間の輝度差を抑える又は無くすための輝度補正データを記憶するメモリ部を備えており、該メモリ部に記憶された輝度補正データに基づき、駆動回路が各ソース引出配線に供給する信号電圧のレベルを補正するので、狭額縁構造を実現しながらも、異なる層に形成された同種の引出配線を介して駆動される画素間での画素電極により印加される実効電圧のばらつきを抑えて表示品位を向上させることができる。
図１は、実施形態１における液晶表示装置の構成を概略的に示す平面図である。 図２は、図１のII－II線における断面構造を示す断面図である。 図３は、実施形態１における表示領域を一部拡大して示す平面図である。 図４は、実施形態１におけるＴＦＴ基板の表示用配線の引き出し構成を示す平面図である。 図５は、実施形態１における１画素の構成を示す等価回路図である。 図６は、ＴＦＴの断面構造を示す断面図である。 図７は、実施形態１におけるＴＦＴ基板の引き出し構成を一部拡大して示す平面図である。 図８は、図５のVIII－VIII線における断面構造を示す断面図である。 図９は、ゲート配線と上層引出配線との接続構造を示す断面図である。 図１０は、実施形態１における各画素とこれらを駆動するゲート引出配線との接続関係を模式的に示す平面図である。 図１１は、実施形態１におけるドライバＩＣチップの構成を模式的に示すブロック図である。 図１２は、実施形態１におけるソースドライバを構成する単位ドライバＩＣの構成を示すブロック図である。 図１３は、実施形態１における単位ドライバＩＣが有する輝度補正回路の構成を示すブロック図である。 図１４は、実施形態１におけるメモリ部が有するルップアップテーブル（Look Up Table；ＬＵＴ）を模式的に示す概念図である。 図１５は、実施形態２におけるソースドライバを構成する単位ドライバＩＣの構成を示すブロック図である。 図１６は、実施形態２における階調電圧生成回路の構成を示す回路図である。 図１７は、実施形態２におけるメモリ部が有するルックアップテーブル（ＬＵＴ）を模式的に示す概念図である。 図１８は、その他の実施形態におけるＴＦＴ基板の表示用配線の引き回し構成を示す平面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《発明の実施形態１》
　この実施形態１では、本発明に係る表示装置の一例として、フルカラー表示を行うアクティブマトリクス駆動方式の液晶表示装置Ｓについて説明する。
　本実施形態の液晶表示装置Ｓの概略構成を図１に示す。図２は、図１のII－II線における断面構造を示す断面図である。
　液晶表示装置Ｓは、図１及び図２に示すように、液晶表示パネル１０と、該液晶表示パネルを駆動するためのドライバＩＣチップ５０と、該ドライバＩＣチップ５０に対し配線基板１００を介して表示すべき画像に応じた表示データ信号ＤＳを含む表示用信号を供給する外部回路であるコントローラ８０と、液晶駆動用電源９０とを備えており、液晶表示パネルＳの一端側に駆動回路であるドライバＩＣチップ５０が１チップ化して実装されたＣＯＧ構造を有している。
　＜液晶表示パネル１０の構成＞
　液晶表示パネル１０は、コントローラ８０からの出力に応答してドライバＩＣチップ５０の駆動により液晶駆動用電源９０からの電圧が選択的に印加されることによって表示画像を生成する表示素子であり、トリプルスキャン方式の駆動が可能に構成されている。この液晶表示パネル１０は、互いに対向するように配置されたＴＦＴ基板１１及び対向基板１２と、これら両基板１１，１２の外周縁部同士を接着する枠状のシール材１３と、ＴＦＴ基板１１と対向基板１２との間にシール材１３により囲まれて封入された液晶層１４とを備えている。
　上記液晶表示パネル１０は、ＴＦＴ基板１１と対向基板１２とが重なる領域であってシール材１３の内側、つまり液晶層１４が設けられた領域に画像表示を行う表示領域Ｄを有している。また、液晶表示パネル１０は、上記表示領域Ｄの周囲に非表示領域である額縁領域Ｆを有している。そして、額縁領域Ｆの一辺側（図１で下側、図２で左側）には、ＴＦＴ基板１１が対向基板１２から突出してその対向基板１２側表面が外部に露出した信号入力用の端子領域１１ａが設けられている。
　この端子領域１１ａには、表示領域Ｄ寄りに上記ドライバＩＣチップ５０が実装されている。また、端子領域１１ａにおけるドライバＩＣチップ５０の外側位置には、上記配線基板１００が実装されている。これらドライバＩＣチップ５０及び配線基板１００は、ＡＣＦ（Anisotropic Conductive Film）などの接続材を介して端子領域１１ａにそれぞれ接続されている。
　ＴＦＴ基板１１及び対向基板１２は、例えば矩形状に形成され、図２に示すように互いに対向する内側表面に液晶分子の配向を制御する配向膜１５，１６がそれぞれ設けられていると共に、外側表面に偏光板１７，１８がそれぞれ設けられている。ＴＦＴ基板１１上の偏光板１７と対向基板１２上の偏光板１８とは、光の透過軸が９０°異なっている。また、液晶層１４は、電気光学特性を有するネマチックの液晶材料などにより構成されている。
　上記表示領域Ｄの一部の拡大平面図を図３に示す。
　表示領域Ｄは、図３に示すように、複数の画素ユニットＰがマトリクス状に複数配列されてなる。これら各画素ユニットＰは、赤色（Ｒ）、緑色（Ｇ）又は青色（Ｂ）の３色の画素ｐ１からなる。これら３色の画素ｐ１（Ｒ），ｐ１（Ｇ），ｐ１（Ｂ）は、全ての画素ユニットＰで同順に走査方向（Ｙ軸方向）に沿って並置方式でストライプ状に並設されている。
　表示領域Ｄには、図３で横方向（Ｘ軸方向）に同色の画素ｐ１が整列して各色毎に画素行ＰＬを構成しており、図３で縦方向（Ｙ軸方向）に３色の画素行ＰＬが周期的に複数行並んでいて、３色の画素行ＰＬを一組として画素ユニット行ＵＬが複数行構成されている。また、表示領域Ｄには、図３で縦方向（Ｙ軸方向）に画素ユニットＰが整列して画素ユニット列ＵＣを構成しており、図３で横方向（Ｘ軸方向）に画素ユニット列ＵＣが複数列並んでいる。
　＜ＴＦＴ基板１１の構成＞
　ＴＦＴ基板１１の概略構成を図４～図９に示す。図４は、ＴＦＴ基板１１における表示用配線２１，２３の引き出し構成を示す平面図である。図５は、１画素ｐ１の構成を示す等価回路図である。図６は、ＴＦＴ２４の断面構造を示す断面図である。図７は、ＴＦＴ基板１１の２層配線構造部分を示す拡大平面図である。図８は、図７のVIII－VIII線における断面構造を示す断面図である。図９は、ゲート配線２１と上層引出配線３１Ｂとの接続構造を示す断面図である。
　ＴＦＴ基板１１は、図４に示すように、ベース基板であるガラス基板などの絶縁性基板２０を備えている。この絶縁性基板２０上の表示領域Ｄには、行方向（図４で横方向；Ｘ軸方向）に互いに平行に延びるように複数本のゲート配線２１が設けられている。これら各ゲート配線２１は、後述するゲート絶縁膜２２によって覆われている。さらに、表示領域Ｄのゲート絶縁膜２２上には、各ゲート配線２１と直交する列方向（図４で縦方向；Ｙ軸方向）に互いに平行に延びるように複数本のソース配線２３が設けられている。
　各ゲート配線２１と各ソース配線２３とは、これら両配線２１，２３の間にゲート絶縁膜２２が介在することによって絶縁された状態となっている。また、これらゲート配線２１及びソース配線２３は、全体として各画素ｐ１を区画するように格子状に形成されている。
　各画素ｐ１には、図５に示すように、ＴＦＴ２４及びこれに接続された画素電極３０が設けられている。ＴＦＴ２４は、各ゲート配線２１と各ソース配線２３との交差部毎に設けられていて、対応する交差部をなすゲート配線２１及びソース配線２３に接続されている。
　このＴＦＴ２４は、図６に示すように、ボトムゲート型（逆スタガ型ともいう）のＴＦＴであって、絶縁性基板２０上に設けられたゲート電極２５と、該ゲート電極２５を覆うように設けられたゲート絶縁膜２２と、該ゲート絶縁膜２２を介してゲート電極２５に跨るように設けられた半導体層２６と、該半導体層２６に一部を重ねて互いに離間して接続されたソース電極２７及びドレイン電極２８とを備え、層間絶縁膜２９によって覆われている。
　ゲート電極２５はゲート配線２１に接続されている。ソース電極２７はソース配線２３に接続されている。画素電極３０は、層間絶縁膜２９上に設けられており、図示しないが、該層間絶縁膜２９に形成されたコンタクトホールを介して上記ドレイン電極２８に接続されている。そして、対応する画素電極３０とゲート配線２１との間には、図５に示す浮遊容量Ｃ’が形成されている。
　上記各ＴＦＴ２４は、画素行ＰＬ毎に分けて同一のゲート配線２１に接続されている。また、各ＴＦＴ２４は、画素ユニットＵＣ列毎に分けて同一のソース配線２３に接続されている。
　また、絶縁性基板２０上の額縁領域Ｆには、図４に示すように、上記各ゲート配線２１に接続されて表示領域Ｄ側から端子領域１１ａ側に引き出された複数本のゲート引出配線３１が設けられていると共に、各ソース配線２３に接続されて表示領域Ｄ側から端子領域１１ａ側に引き出された複数本のソース引出配線３５が設けられている。これら各ゲート引出配線３１及び各ソース引出配線３５の引き出し先端部には、上記ドライバＩＣチップ５０に接続するためのチップ接続用端子（不図示）がＴＦＴ基板１の端縁に沿って形成されている。
　上記複数本のゲート引出配線３１は、表示領域Ｄの一方側と他方側とに交互に引き出されて、両側引出配線構造を構成している。表示領域Ｄ上側から奇数本目のゲート配線２１に接続された各ゲート引出配線３１は、表示領域Ｄの一方側（図４で左側）から引き出されて第１配線群３２を構成している。また、表示領域Ｄ上側から偶数本目のゲート配線２１に接続された各ゲート引出配線３１は、表示領域Ｄの他方側（図４で右側）から引き出されて第２配線群３３を構成している。
　このような両側引出配線構造では、表示領域Ｄの一方側のみから全てのゲート引出配線３１を引き出す片側引出配線構造を採用する場合に比べて、ＴＦＴ基板１を大判化することなく表示領域Ｄを同基板１外形のセンター位置に配置することができる。しかも、第１配線群３２と第２配線群３３とが同じ本数のゲート引出配線３１の群で構成されているので、これら配線群３２，３３が設けられた両額縁領域Ｂ部分の幅をバランス良く狭めることができる。
　これら第１配線群３２及び第２配線群３３は、図７及び図８に示すように、ゲート絶縁膜２２によって覆われた下層引出配線３１Ａと、ゲート絶縁膜２２上に設けられた上層引出配線３１Ｂとからなる。これら下層引出配線３１Ａ及び上層引出配線３１Ｂは、ゲート絶縁膜２２を介して立体的に配置されて２層配線構造を構成している。
　さらに、下層引出配線３１Ａ及び上層引出配線３１Ｂは、平面視において、互いに重なることなく交互に配置されて交互配線構造を構成している。この交互配線構造によれば、下層引出配線３１Ａと上層引出配線３１Ｂとが互いに重ね合わせて配置される場合に比べて、これら両引出配線３１Ａ，３１Ｂ間に形成される容量の悪影響、具体的には信号の遅延に起因する表示品位の低下やインピーダンスの増加に起因する消費電力の増大を抑えることができる。
　下層引出配線３１Ａは、ゲート配線２１と同一の金属膜から形成されて、ゲート配線２１と一体に設けられている。一方、上層引出配線３１Ｂは、ソース配線２３と同一の金属膜から形成されて、図９に示すように、ゲート絶縁膜２２に形成されたコンタクトホール２２ａを介してゲート配線２１の一端部に接続されている。また、上層引出配線３１Ｂは、層間絶縁膜２９によって覆われている。
　本実施形態における各色の画素ｐ１とこれらを駆動するゲート引出配線３１との接続関係の模式平面図を図１０に示す。なお、この図１０では、下層引出配線３１Ａが電気的に接続されたＴＦＴ２４を有する画素ｐ１からなる画素行ＰＬのゲート引出配線３１の引き出し側に「ＧＬ」を、上層引出配線３１Ｂが電気的に接続されたＴＦＴ２４を有する画素ｐ１からなる画素行ＰＬのゲート引出配線３１の引き出し側に「ＳＬ」をそれぞれ付している。
　図１０に示すように、第１配線群３２（図中左側のＳＬ，ＧＬ）においても、第２配線群３３（図中右側のＳＬ，ＧＬ）においても、同色の画素ｐ１からなる画素行ＰＬに対して下層引出配線３１Ａが接続されたものと上層引出配線３１Ｂが接続されたものとがある。このような構成では、下層引出配線３１Ａと上層引出配線３１Ｂとでゲート配線２１を介して画素電極３０との間に形成される浮遊容量Ｃ’に差が生じる場合がある。従来の構成では、この浮遊容量Ｃ’の差に起因して画素電極３０により印加される実効電圧がばらつき、表示品位の低下を招く問題があったが、本実施形態では、後述するドライバＩＣチップ５０の動作に基づき、コントローラ８０から入力される表示データ信号ＤＳの信号レベルを補正することにより当該問題を解決している。
　＜対向基板１２の構成＞
　対向基板１２は、図示しないが、ベース基板であるガラス基板などの絶縁性基板上に上記ゲート配線２１及びソース配線２３に対応するように格子状に設けられたブラックマトリクスと、該ブラックマトリクスの格子間に各色の画素ｐ１（Ｒ），ｐ１（Ｇ），ｐ１（Ｂ）に対応して周期的に配列された赤色層、緑色層及び青色層からなる複数のカラーフィルタと、これらブラックマトリクス及び各カラーフィルタを覆うように設けられ、上記画素電極３０の群と対向する共通電極１９と、該共通電極１９上に柱状に設けられたフォトスペーサとを備えている。
　＜ドライバＩＣチップ５０の構成＞
　ドライバＩＣチップ５０の概略構成を図１１に示す。
　ドライバＩＣチップ５０は、図１１に示すように、各ゲート引出配線３１を介して各ゲート配線２１を駆動するゲートドライバ５１と、各ソース引出配線３５を介して各ソース配線２３にソース信号を供給するソースドライバ５２と、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）などの不揮発性メモリからなるメモリ部６５とを備えている。
　ゲートドライバ５１は、図示しないが、シフトレジスタ回路、レベルシフタ回路及び出力回路を有する単位ドライバＩＣが複数個カスケード接続された周知の構成を備え、全てのゲート配線２１の中から１本のゲート配線２１を順次選択し、その選択したゲート配線２１に対して選択電圧（例えばハイレベル電圧）を印加すると共に、それ以外のゲート配線２１に対して非選択電圧（例えばローレベル電圧）を印加するように構成されている。これにより、ゲートドライバ５１は、選択されたゲート配線２１に接続された各ＴＦＴ２４を導通状態とし、その導通状態の各ＴＦＴ２４に接続された画素電極３０を電位書き込み可能状態とするようになっている。
　ソースドライバ５２は、後述する単位ドライバＩＣ５３が複数個カスケード接続された構成を備え、例えば、表示領域Ｄをドット反転駆動するように構成され、各ソース配線２３に対して、１本のソース配線２３毎に電圧極性（正電圧・負電圧）を切り替え、且つ画素ユニット行ＵＬ毎に電圧極性（正電圧・負電圧）を反転させて、表示データ信号ＤＳに応じた信号電圧を印加するように構成されている。これにより、ソースドライバ５２は、電位書き込み可能な状態にある各画素電極３０に表示データ信号ＤＳに応じた電位を書き込むようになっている。
　コントローラ８０は、ゲートドライバ５１に対して、同ドライバ５１の駆動を制御するための制御信号Ｓ１として、ゲートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＬＫ及びゲートＯＮ信号を出力する。なお、ゲートクロック信号ＧＣＬＫ及びゲートＯＮ信号は、ゲートドライバ５１を構成する各単位ドライバＩＣに入力されるが、ゲートスタートパルス信号ＧＳＰは、いずれか１つのゲートドライバＩＣ（例えば一方端に位置する単位ドライバＩＣ）にのみ入力される。
　また、コントローラ８０は、各ソースドライバ５２に対して、同ドライバ５２を制御するための制御信号Ｓ２として、ソーススタートパルス信号ＳＳＰ及びソースクロック信号ＳＣＬＫ、水平同期信号（ラッチ信号）ＬＳ及び極性反転信号ＲＥＶと、デジタル化された表示データＤＳとして、赤色、緑色及び青色の各画素ｐ１（Ｒ），ｐ１（Ｇ），ｐ１（Ｂ）に入力される各信号ＤＲ，ＤＧ，ＤＢとを出力する。なお、ソースクロック信号ＳＣＬＫ、水平同期信号ＬＳ、表示データ信号ＤＳ及び極性反転信号ＲＥＶは、ソースドライバ５２を構成する各単位ドライバＩＣ５３に入力されるが、ソーススタートパルス信号ＳＳＰは、いずれか１つの単位ドライバＩＣ５３（例えば一方端に位置する単位ドライバＩＣ５３）にのみ入力される。
　液晶駆動用電源９０は、ゲートドライバ５１及びソースドライバ５２に対して、液晶表示パネル１０に画像表示を行わせるためのアナログ電圧、例えばソースドライバ５２に階調電圧を生成させるための参照電圧ＶＲを供給する回路である。
　本実施形態では、ソースドライバ５２の構成及び信号処理に特徴を有するので、以下にソースドライバ５２の構成について、図１２～図１４を参照しながら詳細に説明する。図１２は、本実施形態のソースドライバ５２を構成する単位ドライバＩＣ５３の構成を示すブロック図である。
　ソースドライバ５２を構成する各単位ドライバＩＣ５３は、シフトレジスタ回路５４、データラッチ回路５５、サンプリングメモリ回路５６、ホールドメモリ回路５７、レベルシフタ回路５８、階調電圧生成回路５９、デジタルアナログ（Digital-Analog）変換回路（ＤＡ変換回路）６０及び出力回路６１を備えている。
　シフトレジスタ回路５４は、ｎ段のシフトレジスタであり、コントローラ８０から入力されるソースクロック信号ＳＣＬＫに従いこれに同期をとってソーススタートパルス信号ＳＰＰを順にシフトさせ、これに基づくパルス信号を各段から順にサンプリングメモリ回路５６に出力する回路である。このシフトレジスタ回路５４の出力信号は、表示データ信号ＤＳ（ＤＲ，ＤＧ，ＤＢ）のサンプリング位置を定めるものである。
　上記ソーススタートパルス信号ＳＳＰは、水平同期信号ＬＳと同期がとられた信号であって、シフトレジスタ回路５４において最終段にまでシフトされた後に、隣の単位ドライバＩＣ５３におけるシフトレジスタ回路５４にソーススタートパルス信号ＳＳＰとして入力され、同様にシフトされる。そして、最端の単位ドライバＩＣ５３におけるシフトレジスタ回路５４にまで転送される。
　データラッチ回路５５は、シリアルに入力されるｓビット（例えばＤＲ，ＤＧ，ＤＢ各６ビットの計１８ビット）の表示データ信号ＤＳ（ＤＲ，ＤＧ，ＤＢ）をソースクロック信号ＳＣＬＫに従い一時的にラッチし、そのラッチした表示データ信号ＤＳ（ＤＲ，ＤＧ，ＤＢ）をサンプリングメモリ回路５６に出力する回路である。
　サンプリングメモリ回路５６は、シフトレジスタ回路５４の各段からの出力信号によって指定された位置に、データラッチ回路５５から時分割して送られてくるｓビットの表示データ信号ＤＳ（ＤＲ，ＤＧ，ＤＢ）をサンプリングし、１水平同期期間分のｎ個の表示データ信号ＤＳ（ＤＲ，ＤＧ，ＤＢ）が揃うまで、各表示データ信号ＤＳを記憶しておく回路である。
　ホールドメモリ回路５７は、水平同期信号ＬＳに基づき、つまりラッチパルスの立ち上がりで、サンプリングメモリ回路５６に記憶されたｎ個の表示データ信号ＤＳ（ＤＲ，ＤＧ，ＤＢ）を一括してホールドする回路である。
　レベルシフタ回路５８は、ソース配線２３への印加電圧レベルを処理するＤＡ変換回路に適合させるため、ホールドメモリ回路５７に記憶されたｎ個の表示データ信号ＤＳ（ＤＲ，ＤＧ，ＤＢ）の信号レベルを昇圧等により変換する回路である。
　階調電圧生成回路５９は、抵抗分割回路を含み、これを用いて液晶駆動用電源９０から入力される参照電圧ＶＲに基づき、γ補正された２Ｓレベル（例えば６４レベル）の階調電圧を生成し、ＤＡ変換回路６０に出力する回路である。
　ＤＡ変換回路６０は、レベルシフタ回路５８から入力されたｎ個の表示データ信号ＤＳ（ＤＲ，ＤＧ，ＤＢ）のそれぞれについて、階調電圧生成回路５９で生成された２Ｓレベルの階調電圧のうちから１つの階調電圧を選択すると共に、その選択した階調電圧を、極性反転信号ＲＥＶに従って電圧極性を切り替えることにより、アナログ信号に変換した後に出力回路６１に出力する回路である。
　出力回路６１は、例えばオペアンプ及び出力バッファで構成されたボルテージフォロワをｎ個含んでおり、これを用いてＤＡ変換回路６０から入力されたアナログ信号を増幅すると共に低インピーダンス出力に変えて、ソース信号としての信号電圧を各ソース配線２３に出力する回路である。
　さらに、本実施形態におけるソースドライバ５２を構成する各単位ドライバＩＣ５３は、上記の各種回路５４，５５，５６，５７，５８，５９，６０，６１に加えて、輝度補正回路７０を備えている。
　輝度補正回路７０は、コントローラ８０とデータラッチ回路５５との間に設けられ、上記メモリ部６５に記憶された輝度補正データに基づき、コントローラ８０から入力されるｓビットの表示データ信号ＤＳ（ＤＲ，ＤＧ，ＤＢ）の信号レベルを、下層引出配線３１Ａと上層引出配線３１Ｂとにおける画素電極３０との間の浮遊容量Ｃ’の差を補償するように補正する回路である。
　メモリ部６５が有するデータ構造の概念図を図１４に示す。なお、この図１４において「＊＊」は所定の輝度補正データである。このことは後に参照する図１７においても同様である。
　メモリ部６５は、図１４に示すルックアップテーブル（ＬＵＴ）を有している。このルックアップテーブル（ＬＵＴ）には、コントローラ８０からデータラッチ回路５５に入力される表示データ信号ＤＳ（ＤＲ，ＤＧ，ＤＢ）の信号レベルを補正するための所定の輝度補正データ（＊＊）が格納されている。
　本実施形態では、両側引出配線構造を採用しているので、ルックアップテーブル（ＬＵＴ）には、第１配線群３２の上層引出配線３１Ｂ（４ｋ＋３本目のゲート引出配線３１、ｋは０を含む自然数）及び下層引出配線３１Ａ（４ｋ＋１本目のゲート引出配線３１）と、第２配線群３３の上層引出配線３１Ｂ（４ｋ＋４本目のゲート引出配線３１）及び下層引出配線３１Ａ（４ｋ＋２本目のゲート引出配線３１）との４つのパターンに対する輝度補正データが格納されている。この輝度補正データは、同一の表示データ信号ＤＳに基づく表示での輝度差を抑える又は無くすためのデータであって、各画素ｐ１の色毎に、それぞれ０（００００００００）～２５５（１１１１１１１１）の表示データ信号ＤＳ（ＤＲ，ＤＧ，ＤＢ）について用意されている。
　このルックアップテーブル（ＬＵＴ）に格納された各輝度補正データは、液晶表示パネル１０を各単色表示毎にミニマム駆動（０；００００００００）からマキシマム駆動（２５５；１１１１１１１１）まで駆動させ、その際の上記４つのパターンの輝度差から算出されるものである。
　輝度補正回路７０の構成を図１３に示す。
　輝度補正回路７０は、図１３に示すように、ＬＵＴレジスタ７１と、補正部７２とを備えている。ＬＵＴレジスタ７１は、上記メモリ部６５のルックアップテーブル（ＬＵＴ）から必要な輝度補正データを読み込み一時的に記憶する。補正部７２は、ＬＵＴレジスタ７１に記憶された輝度補正データに基づいて表示データ信号ＤＳ（ＤＲ，ＤＧ，ＤＢ）の信号レベルを補正し、その補正した表示データ信号ＤＳ（ＤＲ，ＤＧ，ＤＢ）をデータラッチ回路５５に出力する。
　この輝度補正回路７０の信号処理を経ることで、データラッチ回路５５に入力される表示データ信号ＤＳ（ＤＲ，ＤＧ，ＤＢ）が補正され、ひいては各ソース引出配線３５に供給する信号電圧のレベルが補正される。これにより、別個の金属膜から形成されていることに起因して下層引出配線３１Ａと上層引出配線３１Ｂとの線幅や膜厚などが不均一となり、これら両引出配線３１Ａ，３１Ｂ間でゲート配線２１を介して画素電極３０との間に形成される浮遊容量Ｃ’に差が生じたとしても、ソース配線２３に供給される補正後の信号電圧によって当該浮遊容量Ｃ’の差が補償され、下層引出配線３１Ａにより駆動される画素ｐ１と上層引出配線３１Ｂにより駆動される画素ｐ１との間で画素電極３０により液晶層１４に印加される実効電圧のばらつきを抑えることができる。
　　－実施形態１の効果－
　この実施形態１によると、２層配線構造を有し、当該構造において、下層引出配線３１Ａにより駆動される画素ｐ１と上層引出配線３１Ｂにより駆動される画素ｐ１との間の輝度差を抑える又は無くすための輝度補正データを記憶するメモリ部６５を備えており、該メモリ部６５に記憶された輝度補正データに基づき、輝度補正回路７０がデータラッチ回路５５に入力される表示データ信号ＤＳ（ＤＲ，ＤＧ，ＤＢ）を、下層引出配線３１Ａと上層引出配線３１Ｂとにおける画素電極３０との間の浮遊容量Ｃ’の差を補償するように補正するので、狭額縁構造を実現しながらも、異なる層に形成された下層引出配線３１Ａと上層引出配線３１Ｂとを介して駆動される画素ｐ１間での画素電極３０により液晶層１４に印加される実効電圧のばらつきを抑えることができ、表示品位を向上させることができる。
　しかも、本実施形態では、メモリ部６５のルックアップテーブル（ＬＵＴ）に、第１配線群３２の上層引出配線３１Ｂ（４ｋ＋３本目のゲート引出配線３１）及び下層引出配線３１Ａ（４ｋ＋１本目のゲート引出配線３１）と、第２配線群３３の上層引出配線３１Ｂ（４ｋ＋４本目のゲート引出配線３１）及び下層引出配線３１Ａ（４ｋ＋２本目のゲート引出配線３１）との４つのパターンに対する輝度補正データが格納されていて、これらを利用して表示データ信号ＤＳ（ＤＲ，ＤＧ，ＤＢ）を補正するので、第１配線群３２の上層引出配線３１Ｂと第２配線群３３の上層引出配線３１Ｂとの間、又は第１配線群３２の下層引出配線３１Ａと第２配線群３３の下層引出配線３１Ａと間において上記浮遊容量Ｃ’の差が生じたとしても、当該補正処理によって液晶層１４に印加される実行電圧のばらつきを抑えることができる。
　《発明の実施形態２》
　この実施形態２では、ソースドライバ５２を構成する単位ドライバＩＣ５３及びメモリ部６５の構成が上記実施形態１と異なる他は液晶表示装置Ｓについて上記実施形態１と同様に構成されているので、構成の異なる上記単位ドライバＩＣ５３についてのみ説明し、同一の構成箇所は図１～図１４に基づく上記実施形態１の説明に譲ることにして、その詳細な説明を省略する。
　本実施形態に係るソースドライバ５２を構成する単位ドライバＩＣ５３の構成を図１５に示す。
　本実施形態の単位ドライバＩＣ５３も、図１５に示すように、上記実施形態１と同様に、シフトレジスタ回路５４、データラッチ回路５５、サンプリングメモリ回路５６、ホールドメモリ回路５７、レベルシフタ回路５８、階調電圧生成回路５９、ＤＡ変換回路６０及び出力回路６１を備えている。
　上記実施形態１では、単位ドライバＩＣ５３が上記各種回路５４，５５，５６，５７，５８，５９，６０，６１に加えて輝度補正回路７０を有し、これによってデータラッチ回路５５に入力される表示データ信号ＤＳ（ＤＲ，ＤＧ，ＤＢ）を補正するとしたが、これに代えて、本実施形態では、単位ドライバＩＣ５３の階調電圧生成回路５９が、メモリ部６５に記憶された輝度補正データに基づき、下層引出配線３１Ａと上層引出配線３１Ｂとにおける画素電極３０との間の浮遊容量Ｃ’の差を補償するように、生成する各階調電圧を調整する構成となっている。
　本実施形態における階調電圧生成回路５９の概略構成を図１６に示す。
　階調電圧生成回路５９は、最下位電圧入力端子Ｖｓｓと最上位電圧入力端子Ｖｄｄの２つの電圧入力端子と、生成される階調電圧のレベルを補正するためのｘ個（例えば８個）の可変抵抗器７７（Ｒ１～Ｒｘ）と、ＬＵＴレジスタ７６とを備えている。
　上記ｘ個の可変抵抗器７７（Ｒ１～Ｒｘ）は、最上位電圧入力端子Ｖｓｓと最上位電圧入力端子Ｖｄｄとの間に直列に接続されて設けられている。一端に位置する可変抵抗器７７（Ｒ１）は最上位電圧入力端子Ｖｄｄに、他端に位置する可変抵抗器７７（Ｒｘ）は最下位電圧入力端子Ｖｓｓにそれぞれ接続されている。
　さらに、最下位電圧入力端子Ｖｓｓとこれに接続された可変抵抗器７７（Ｒｘ）との間、及び各可変抵抗器７７（Ｒ１～Ｒｘ）の間には、直列にｙ個（例えば８個）ずつ接続された合計ｘ×ｙ個（例えば６４個）の抵抗（不図示）が設けられている。
　本実施形態のメモリ部６５が有するデータ構造の概念図を図１７に示す。
　メモリ部６５は、図１７に示すルックアップテーブル（ＬＵＴ）を有している。このルックアップテーブル（ＬＵＴ）には、各可変抵抗器７７（Ｒ１～Ｒｘ）の抵抗値を調整するための所定の輝度補正データ（＊＊）が格納されている。
　本実施形態でも、ルックアップテーブル（ＬＵＴ）には、第１配線群３２の上層引出配線３１Ｂ（４ｋ＋３本目のゲート引出配線３１）及び下層引出配線３１Ａ（４ｋ＋１本目のゲート引出配線３１）と、第２配線群３３の上層引出配線３１Ｂ（４ｋ＋４本目のゲート引出配線３１）及び下層引出配線３１Ａ（４ｋ＋２本目のゲート引出配線３１）との４つのパターンに対する輝度補正データが格納されている。この輝度補正データは、同一の表示データ信号ＤＳに基づく表示での輝度差を抑える又は無くすためのデータであって、可変抵抗器７７毎に用意されている。
　このルックアップテーブル（ＬＵＴ）に格納された各輝度補正データも、上記実施形態１と同様に、液晶表示パネル１０を各単色毎にミニマム駆動（０；００００００００）からマキシマム駆動（２５５；１１１１１１１１）まで駆動させ、その際の上記４つのパターンの輝度差から算出されるものである。
　上記ＬＵＴレジスタ７６は、メモリ部６５のルックアップテーブル（ＬＵＴ）から必要な輝度補正データを読み込み一時的に記憶する。各可変抵抗器７７（Ｒ１～Ｒｘ）は、ＬＵＴレジスタ７６に記憶された輝度補正データに基づき、抵抗値が調整されるように構成されている。
　上記構成の階調電圧生成回路５９では、生成される各階調電圧のレベルが各可変抵抗器７７（Ｒ１～Ｒｘ）により調整され、その調整された各階調電圧がさらに上記ｘ×ｙ個の抵抗のうちｙ個に等分されて、ＤＡ変換回路６０に出力される。このように各可変抵抗器７７（Ｒ１～Ｒｘ）によって各階調電圧のレベルが調整されることで、各ソース引出配線３５に供給される信号電圧のレベルが補正されることとなる。これにより、下層引出配線３１Ａと上層引出配線３１Ｂとの間でゲート配線２１を介して画素電極３０との間に形成される浮遊容量Ｃ’に差が生じたとしても、ソース配線２３に供給される補正後の信号電圧によって当該浮遊容量Ｃ’の差が補償され、下層引出配線３１Ａにより駆動される画素ｐ１と上層引出配線３１Ｂにより駆動される画素ｐ１との間での画素電極３０により液晶層１４に印加される実効電圧のばらつきを抑えることができる。
　　－実施形態２の効果－
　この実施形態２によると、メモリ部６５に記憶された輝度補正データに基づき、階調電圧生成回路５９が生成する階調電圧のレベルを調整し、これによって、下層引出配線３１Ａと上層引出配線３１Ｂとにおける画素電極３０との間の浮遊容量Ｃ’の差を補償するように各ソース配線２３に供給される信号電圧を補正するので、狭額縁構造を実現しながらも、異なる層に形成された下層引出配線３１Ａと上層引出配線３１Ｂとを介して駆動される画素ｐ１間での画素電極３０により液晶層１４に印加される実効電圧のばらつきを抑えて表示品位を向上させることができる。
　《その他の実施形態》
　図１８は、その他の実施形態におけるＴＦＴ基板１１の表示用配線２１，２３の引き回し構成を示す平面図である。
　上記実施形態１及び２では、ゲート引出配線３１が両側引出配線構造を構成しているとしたが、本発明はこれに限らず、各ゲート引出配線３１は、図１８に示すように、表示領域Ｄの一方側（図１８で右側）のみから引き出されて片側引出配線構造を構成していてもよい。
　また、上記実施形態１では、液晶表示パネル１０がトリプルスキャン方式の駆動が可能な構成になっているとしたが、本発明はこれに限らず、液晶表示パネルは、いわゆるシングルスキャン方式の駆動（通常駆動）が可能な構成となっていてもよい。シングルスキャン方式の駆動が可能な液晶表示パネル１０は、例えば、各画素ユニットＰを構成する複数色の画素ｐ１が走査方向と直交する方向に沿って並置方式でストライプ状に並設されている。
　上記シングルスキャン方式の駆動が可能な液晶表示パネル１０では、例えば、ソース引出配線３５の群が、ゲート絶縁膜２２によって覆われた下層引出配線と、ゲート絶縁膜２２上に設けられた上層引出配線とからなり、これら両引出配線によって２層配線構造に構成されている。下層引出配線及び上層引出配線は、上記実施形態１と同様に、ゲート配線２１又はソース配線２３と同一の金属膜からそれぞれ形成されている。このように本発明に係る液晶表示装置Ｓは、ソース引出配線３５の群が２層配線構造を構成していてもよく、ゲート引出配線３１の群及びソース引出配線３５の群のそれぞれが２層配線構造を構成していても構わない。
　また、上記実施形態１では、赤色（Ｒ），緑色（Ｇ）及び青色（Ｂ）の３色の画素ｐ１が並置方式でストライプ状に並んでいるとしたが、これら３色の画素ｐ１（Ｒ），ｐ１（Ｇ），ｐ１（Ｂ）がその他の配列であっても、本特許の趣旨には影響は及ばない。また、画素ユニットＰは、上記３色の画素に白色（Ｗ）や黄色（Ｙ）の画素を加えた４色の画素からなっていても構わない。
　また、上記実施形態１及び２では、ルックアップテーブル（ＬＵＴ）に、第１配線群３２の上層引出配線３１Ｂ（４ｋ＋３本目のゲート引出配線３１）及び下層引出配線３１Ａ（４ｋ＋１本目のゲート引出配線３１）と、第２配線群３３の上層引出配線３１Ｂ（４ｋ＋４本目のゲート引出配線３１）及び下層引出配線３１Ａ（４ｋ＋２本目のゲート引出配線３１）との４つのパターンに対する輝度補正データが格納されているとしたが、本発明はこれに限らない。例えば、液晶表示装置Ｓは、下層引出配線３１Ａ（４ｋ＋１本目のゲート引出配線３１、４ｋ＋２本目のゲート引出配線３１）と上層引出配線３１Ｂ（４ｋ＋３本目のゲート引出配線３１、４ｋ＋４本目のゲート引出配線３１）との２つのパターンに対する輝度補正データがルックアップテーブル（ＬＵＴ）に格納され、当該輝度補正データに基づき、輝度補正回路７０又は階調電圧生成回路５９により、下層引出配線３１Ａと上層引出配線３１Ｂとの間でゲート配線２１を介して画素電極３０との間に形成される浮遊容量Ｃ’を補償するように各ソース引出配線３５に供給される信号電圧のレベルを補正する構成であってもよい。
　その他、上記実施形態１では、各画素ｐ１が有するＴＦＴ２４がボトムゲート型のＴＦＴであるとしたが、本発明はこれに限らず、各ＴＦＴ２４は、トップゲート型（スタガ型という）のものであってもよい。
　以上、本発明の好ましい実施形態について説明したが、本発明の技術的範囲は上記各実施形態に記載の範囲に限定されない。上記各実施形態が例示であり、それらの各構成要素や各処理プロセスの組合せに、さらにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
　例えば、上記実施形態１では、ゲートドライバ及びソースドライバを含むドライバＩＣチップが液晶表示パネルの端子領域に実装されたＣＯＧ構造の液晶表示装置Ｓについて説明したが、本発明はこれに限らない。例えば、ゲートドライバ及びソースドライバが単位ＩＣ毎に分割されてＴＣＰとしてそれぞれ液晶表示パネルに実装された形態でもよく、これら両ドライバがＴＦＴ基板上に各画素を構成するＴＦＴや表示用配線等と一体にモノリシック回路として作り込まれていても構わない。
　また、上記各実施形態では、フルカラー表示を行う液晶表示装置Ｓを例に挙げて説明したが、本発明はこれに限らず、有機ＥＬ（Electro Luminescence）表示装置やプラズマ表示装置などの他種の表示装置にも適用することができる。また、フルカラー表示を行う表示装置ばかりでなく、単色表示を行う表示装置にも勿論適用することができ、２層配線構造を有する表示装置であれば広く適用することが可能である。
　以上説明したように、本発明は、表示装置について有用であり、特に、狭額縁構造を実現しながらも、異なる層に形成された同種の引出配線を介して駆動される画素間で画素電極により印加される実効電圧のばらつきを抑えて表示品位を向上させることが要望される表示装置に適している。
　Ｄ　　　　表示領域
　Ｆ　　　　額縁領域
　Ｓ　　　　液晶表示装置
　ｐ１　　　画素
　１０　　　液晶表示パネル
　１１　　　ＴＦＴ基板
　１２　　　対向基板
　１４　　　液晶層
　２０　　　絶縁性基板（ベース基板）
　２１　　　ゲート配線
　２２　　　ゲート絶縁膜
　２３　　　ソース配線
　２４　　　ＴＦＴ
　３０　　　画素電極
　３１　　　ゲート引出配線
　３１Ａ　　下層引出配線
　３１Ｂ　　上層引出配線
　３５　　　ソース引出配線
　５０　　　ドライバＩＣチップ（駆動回路）
　５１　　　ゲートドライバ
　５２　　　ソースドライバ
　５９　　　階調電圧生成回路
　６５　　　メモリ部
　７０　　　輝度補正回路
　８０　　　コントローラ（外部回路）

Claims (7)

  1. 　ベース基板と、
    　上記ベース基板上に設けられた表示領域と、
    　上記表示領域の周囲に設けられた額縁領域と、
    　上記表示領域に互いに平行に延びるように設けられた複数本のゲート配線と、
    　上記表示領域に上記各ゲート配線と交差する方向に互いに平行に延びるように設けられた複数本のソース配線と、
    　上記各ゲート配線と上記各ソース配線との間に介在してこれら両配線を絶縁する絶縁膜と、
    　上記各ゲート配線と上記各ソース配線との交差部毎に設けられ、対応する交差部をなす上記ゲート配線及びソース配線に接続された薄膜トランジスタ及び該薄膜トランジスタに接続された画素電極と、
    　上記各ゲート配線に接続されて上記額縁領域上を上記表示領域側から当該額縁領域の一端側に引き出された複数本のゲート引出配線と、
    　上記各ソース配線に接続されて上記額縁領域上を上記表示領域側から当該額縁領域の一端側に引き出された複数本のソース引出配線と、
    　上記各ゲート引出配線及び各ソース引出配線の引き出し先端部に電気的に接続され、外部回路から表示すべき画像に応じた表示データ信号を含む表示用信号が入力される駆動回路とを備え、
    　上記表示領域は、上記薄膜トランジスタ及び画素電極を有する画素が所定配列に複数設けられて構成され、
    　上記複数本のゲート引出配線及び複数本のソース引出配線の少なくとも一方は、上記絶縁膜によって覆われた下層引出配線と、上記絶縁膜上に設けられた上層引出配線とを含み、
    　上記下層引出配線により駆動される画素と上記上層引出配線により駆動される画素との間の同一の上記表示データ信号に基づく表示での輝度差を抑える又は無くすための輝度補正データを記憶するメモリ部をさらに備え、
    　上記駆動回路は、上記メモリ部に記憶された輝度補正データに基づき、上記各ソース引出配線に供給する信号電圧のレベルを補正する
    ことを特徴とする表示装置。
  2. 　請求項１に記載の表示装置において、
    　上記複数の画素は、周期的に配列された複数色の画素であり、
    　上記メモリ部は、上記画素の色毎に上記輝度補正データを記憶している
    ことを特徴とする表示装置。
  3. 　請求項２に記載の表示装置において、
    　上記複数の画素は、行方向に同色の画素が整列し且つ列方向に異色の画素が整列するようにマトリクス状に配列されており、
    　上記各ゲート配線は、行方向に整列する同色の上記各画素が有する薄膜トランジスタに接続され、
    　上記各ソース配線は、列方向に整列する異色の上記各画素が有する薄膜トランジスタに接続されている
    ことを特徴とする表示装置。
  4. 　請求項１～３のいずれか１項に記載の表示装置において、
    　上記メモリ部は、上記駆動回路に外部から入力される表示データ信号についての上記輝度補正データを記憶しており、
    　上記駆動回路は、上記メモリ部に記憶された輝度補正データに基づき、上記表示データ信号を補正する輝度補正回路を有する
    ことを特徴とする表示装置。
  5. 　請求項１～３のいずれか１項に記載の表示装置において、
    　上記駆動回路は、外部から入力される表示データ信号をデジタルアナログ変換する際に用いられる複数レベルの階調電圧を生成するための階調電圧生成回路を有し、
    　上記メモリ部は、上記階調電圧生成回路によって生成される階調電圧についての上記輝度補正データを記憶しており、
    　上記階調電圧生成回路は、上記メモリ部に記憶された輝度補正データに基づき、上記階調電圧を調整する
    ことを特徴とする表示装置。
  6. 　請求項１～５のいずれか１項に記載の表示装置において、
    　上記下層引出配線及び上層引出配線は、平面視において、互いに重なることなく交互に配置されている
    ことを特徴とする表示装置。
  7. 　請求項１～６のいずれか１項に記載の表示装置において、
    　上記各ゲート配線、各ソース配線、絶縁膜、各薄膜トランジスタ、各ゲート引出配線及び各ソース引出配線が設けられたベース基板を有する薄膜トランジスタ基板と、
    　上記薄膜トランジスタ基板と対向して配置された対向基板と、
    　上記薄膜トランジスタ基板と上記対向基板との間に設けられた液晶層とを備える
    ことを特徴とする表示装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104882102A (zh) * 2014-02-27 2015-09-02 三星显示有限公司 液晶显示器及其驱动方法
WO2016080290A1 (ja) * 2014-11-21 2016-05-26 シャープ株式会社 表示装置
WO2021121095A1 (zh) * 2019-12-19 2021-06-24 京东方科技集团股份有限公司 阵列基板、显示面板及显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07134572A (ja) * 1993-11-11 1995-05-23 Nec Corp アクティブマトリクス型液晶表示装置の駆動回路
JP2007219046A (ja) * 2006-02-15 2007-08-30 Epson Imaging Devices Corp 液晶表示パネル
JP2007248999A (ja) * 2006-03-17 2007-09-27 Epson Imaging Devices Corp 液晶装置及び電子機器
JP2008077005A (ja) * 2006-09-25 2008-04-03 Casio Comput Co Ltd 表示駆動装置及びそれを備える表示装置
JP2009236937A (ja) * 2008-03-07 2009-10-15 Casio Comput Co Ltd 液晶表示装置及びその駆動方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07134572A (ja) * 1993-11-11 1995-05-23 Nec Corp アクティブマトリクス型液晶表示装置の駆動回路
JP2007219046A (ja) * 2006-02-15 2007-08-30 Epson Imaging Devices Corp 液晶表示パネル
JP2007248999A (ja) * 2006-03-17 2007-09-27 Epson Imaging Devices Corp 液晶装置及び電子機器
JP2008077005A (ja) * 2006-09-25 2008-04-03 Casio Comput Co Ltd 表示駆動装置及びそれを備える表示装置
JP2009236937A (ja) * 2008-03-07 2009-10-15 Casio Comput Co Ltd 液晶表示装置及びその駆動方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104882102A (zh) * 2014-02-27 2015-09-02 三星显示有限公司 液晶显示器及其驱动方法
CN104882102B (zh) * 2014-02-27 2019-04-02 三星显示有限公司 液晶显示器及其驱动方法
WO2016080290A1 (ja) * 2014-11-21 2016-05-26 シャープ株式会社 表示装置
CN107003580A (zh) * 2014-11-21 2017-08-01 夏普株式会社 显示装置
JPWO2016080290A1 (ja) * 2014-11-21 2017-08-31 シャープ株式会社 表示装置
CN107003580B (zh) * 2014-11-21 2020-11-10 夏普株式会社 显示装置
WO2021121095A1 (zh) * 2019-12-19 2021-06-24 京东方科技集团股份有限公司 阵列基板、显示面板及显示装置

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