JPH07131006A - Semiconductor device and preparation thereof - Google Patents
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- JPH07131006A JPH07131006A JP27419293A JP27419293A JPH07131006A JP H07131006 A JPH07131006 A JP H07131006A JP 27419293 A JP27419293 A JP 27419293A JP 27419293 A JP27419293 A JP 27419293A JP H07131006 A JPH07131006 A JP H07131006A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and its manufacturing method.
【０００２】[0002]
【従来の技術】従来、シリコン基板上のＭＯＳ型トラン
ジスタは、例えば、ｎ−ｃｈトランジスタの場合、ｐ型
基板上へのゲート電極の成形、ゲート電極をマスクとし
てｎ型の不純物をイオン注入で導入することによるソー
ス・ドレイン領域の形成から構成されていた。図７を用
いてｎ−ｃｈトランジスタの形成方法を説明する。2. Description of the Related Art Conventionally, in a MOS transistor on a silicon substrate, for example, in the case of an n-ch transistor, a gate electrode is formed on a p-type substrate, and an n-type impurity is introduced by ion implantation using the gate electrode as a mask. By forming the source / drain regions. A method of forming an n-ch transistor will be described with reference to FIG.
【０００３】図７(a)では、ｐ型シリコン基板１に素子
分離膜３を形成後、ゲート電極２を形成する。図７(b)
では、前記ｐ型基板１にゲート電極２をマスクとして、
ソース・ドレイン形成用ｎ型不純物を例えばＡｓを30Ke
V、5E15atoms/cm2の条件でイオン注入４により導入し、
ｎ型不純物層５を形成する。図７(c)では、ソース・ド
レイン形成不純物の活性化のために、例えば900℃、100
分で熱処理７を行う。この時、熱処理７を施している間
にソース・ドレイン形成不純物は拡散８をし、ソース・
ドレイン領域６は広がり、基板との接合深さ（Ｘｊ）は
注入直後の約0.05um〜約0.3umまで深くなる。又、ｐ−
ｃｈトランジスタでは、ｎ型基板上にｐ型のソース・ド
レイン形成不純物をもって構成される。p-chトランジス
タでは、熱処理の後には、Ｘｊは約0.5umになる。In FIG. 7A, a gate electrode 2 is formed after an element isolation film 3 is formed on a p-type silicon substrate 1. Figure 7 (b)
Then, using the gate electrode 2 as a mask on the p-type substrate 1,
The source / drain forming n-type impurity is, for example, As of 30 Ke.
Introduced by ion implantation 4 under the conditions of V, 5E15 atoms / cm 2 ,
The n-type impurity layer 5 is formed. In FIG. 7C, for activation of the source / drain forming impurities, for example, 900 ° C., 100 ° C.
Heat treatment 7 is performed in minutes. At this time, the source / drain forming impurities diffuse 8 during the heat treatment 7
The drain region 6 expands, and the junction depth (Xj) with the substrate becomes deep from about 0.05 μm to about 0.3 μm immediately after the implantation. Also, p-
The ch transistor is composed of p-type source / drain forming impurities on an n-type substrate. In the p-ch transistor, Xj becomes about 0.5 μm after the heat treatment.
【０００４】ところで、素子の微細化が進められるに伴
い、いわゆる短チャネル効果といった問題が生じてき
た。短チャンネル効果では、ソースとドレインそれぞれ
の近傍に形成される空乏層が近づきつながってしまうこ
とが原因の１つである。By the way, with the progress of miniaturization of devices, a problem such as so-called short channel effect has occurred. One of the causes of the short channel effect is that the depletion layers formed near the source and the drain approach each other and are connected.
【０００５】近年、この短チャネル効果を抑制し、微細
なトランジスタを形成する方法として、ソース・ドレイ
ン形成不純物を、低エネルギーのイオン注入により基板
表面に浅く導入する方法、または、ソース・ドレイン形
成不純物活性化のための熱処理を短時間にすることによ
り、ソース・ドレイン形成不純物の熱処理中の拡散を抑
制し、ソース・ドレイン領域を基板表面に極浅く形成す
る方法がとられている。In recent years, as a method for suppressing the short channel effect and forming a fine transistor, a source / drain forming impurity is shallowly introduced into the substrate surface by low energy ion implantation, or a source / drain forming impurity is formed. By adopting a short heat treatment for activation, diffusion of the source / drain forming impurities during the heat treatment is suppressed, and the source / drain regions are formed extremely shallow on the substrate surface.
【０００６】図８(a),(b)を用いて低エネルギーイオン
注入による方法を、又、図８(c),(d)を用いて、この低
温、短時間の熱処理による形成方法を説明する。A method by low energy ion implantation will be described with reference to FIGS. 8 (a) and 8 (b), and a forming method by heat treatment at a low temperature for a short time will be described with reference to FIGS. 8 (c) and 8 (d). To do.
【０００７】図８(a)では、ｐ型シリコン基板１に素子
分離膜３を形成後、ゲート電極２を形成する。前記ｐ型
基板１にゲート電極２をマスクとして、低エネルギーｎ
型不純物注入９を例えばAsを5KeV、5E15atoms/cm2とい
った条件で行われ、ｎ型極浅不純物層１０が形成され、
そのＸｊは約0.01umとなる。図８(b)では、上記基板１
に熱処理を施した後にＸｊが0.2umの浅いｎ型ソース・
ドレイン領域１１を形成される。In FIG. 8A, a gate electrode 2 is formed after forming an element isolation film 3 on a p-type silicon substrate 1. Low energy n is applied to the p-type substrate 1 by using the gate electrode 2 as a mask.
Type impurity implantation 9 is performed under the conditions of, for example, As of 5 KeV and 5E15 atoms / cm2 to form an n-type ultra-shallow impurity layer 10,
The Xj is about 0.01 μm. In FIG. 8B, the substrate 1 is
A shallow n-type source with a Xj of 0.2um after heat treatment of
The drain region 11 is formed.
【０００８】図８(c)では、ｐ型基板１に形成されたゲ
ート電極２をマスクとしてソース・ドレイン用ｎ型不純
物注入４を施し、ｎ型不純物層５を形成する。図８(d)
では、前記基板１に例えば、1000℃で10秒といった短時
間の熱処理５０を施す。短時間の熱処理のため、ｎ型不
純物はほとんど拡散せず、Ｘｊが0.1um以下の浅いｎ型
ソース・ドレイン領域１２が形成される。In FIG. 8C, source / drain n-type impurity implantation 4 is performed using the gate electrode 2 formed on the p-type substrate 1 as a mask to form an n-type impurity layer 5. Figure 8 (d)
Then, the substrate 1 is subjected to the heat treatment 50 for a short time such as 1000 ° C. for 10 seconds. Due to the heat treatment for a short time, the n-type impurities hardly diffuse and the shallow n-type source / drain regions 12 having Xj of 0.1 μm or less are formed.
【０００９】以上の様に、ソース・ドレイン形成用イオ
ン注入を低加速エネルギーで行ったり、熱処理を短時間
で行うことにより短チャネル効果が抑制され、微細な素
子が形成可能となる。As described above, the short channel effect is suppressed by performing the ion implantation for forming the source / drain with low acceleration energy or by performing the heat treatment in a short time, and a fine element can be formed.
【００１０】[0010]
【発明が解決しようとする課題】しかしながら、これら
の方法では、ソース・ドレイン領域を広げないために、
ソース・ドレイン形成不純物の濃度分布が、そのピーク
位置から基板との接合位置までで急峻になってしまう。
そこで、ソース・ドレイン形成不純物及び基板中の不純
物の濃度が接合部近傍で高くなることと、その勾配が急
であることから、接合部で発生するリーク電流が従来の
トランジスタに比べて急激に高くなってしまうといった
問題が生じてくる。However, in these methods, since the source / drain regions are not widened,
The concentration distribution of the source / drain forming impurities becomes steep from the peak position to the junction position with the substrate.
Therefore, since the concentrations of the source / drain forming impurities and the impurities in the substrate are high in the vicinity of the junction and the gradient is steep, the leakage current generated at the junction is much higher than that of the conventional transistor. The problem arises that
【００１１】実デバイスでは、待機時の消費電力をなる
べく低減させる必要させる必要がある。従来のトランジ
スタを用いた場合、全待機時電流に対しての、接合リー
クによる電流は約０.１％であったのが、上記の浅いソ
ース・ドレイン領域を形成したトランジスタを用いた場
合では、約５％にまで達してしまう。このように、短チ
ャネル効果を抑制するために、熱処理条件で時間を短く
することによってソース・ドレイン領域を基板表面に浅
く形成した場合には、基板との接合部で発生するリーク
電流が急激に増加してしまうといった問題点があった。In an actual device, it is necessary to reduce power consumption during standby as much as possible. When the conventional transistor was used, the current due to junction leakage was about 0.1% with respect to the total standby current, but when the transistor having the shallow source / drain region was used, It reaches about 5%. Thus, in order to suppress the short channel effect, when the source / drain regions are shallowly formed on the substrate surface by shortening the time under the heat treatment condition, the leakage current generated at the junction with the substrate is suddenly increased. There was a problem that it would increase.
【００１２】従って、本願発明の目的は、シリコン基板
上に、基板表面に対し、極浅くソース・ドレイン領域を
形成した、微細なＭＯＳ型トランジスタにおいて、短チ
ャネル効果を抑制しつつ、ソース・ドレイン領域底部と
基板間の接合リークを低減する半導体装置の製造方法を
提供することにある。Therefore, an object of the present invention is to provide a fine MOS type transistor in which a source / drain region is formed on a silicon substrate extremely shallowly with respect to the substrate surface, while suppressing the short channel effect while suppressing the short channel effect. It is an object of the present invention to provide a method for manufacturing a semiconductor device that reduces junction leakage between the bottom and the substrate.
【００１３】[0013]
【課題を解決するための手段】請求項１記載の半導体装
置の製造方法は上記問題点に鑑み、微細なＭＯＳ型トラ
ンジスタのソース・ドレイン領域を基板表面に浅く形成
しても短チャネル効果を抑制しつつ、基板との接合部で
のリーク電流を抑制した半導体装置の製造方法を提供す
るものである。この為の構成として、一方導電型半導体
基板表面のＭＯＳ形トランジスタ領域となる部分に形成
されたゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板と他方導
電型の不純物をイオン注入で導入し、ソース・ドレイン
領域を形成する工程と、前記ソース・ドレイン領域形成
と同様の方法で前記ゲート電極をマスクとして前記ソー
ス・ドレイン形成不純物と同一導電型でソース・ドレイ
ン形成不純物より低濃度の不純物をソース・ドレイン領
域底部のみにイオン注入により導入する工程と、前記基
板に熱処理を施す工程を有することを特徴とする。In view of the above problems, the method of manufacturing a semiconductor device according to claim 1 suppresses the short channel effect even if the source / drain regions of a fine MOS transistor are shallowly formed on the substrate surface. At the same time, the present invention provides a method for manufacturing a semiconductor device in which a leak current at a junction with a substrate is suppressed. As a configuration for this, a step of forming a gate electrode on a gate insulating film formed in a portion to be a MOS type transistor region on the surface of one conductivity type semiconductor substrate,
The step of forming source / drain regions by introducing ions of the semiconductor substrate and the other conductivity type by ion implantation using the gate electrode as a mask, and the method of forming the source / drain regions using the gate electrode as a mask The present invention is characterized by including a step of introducing an impurity having the same conductivity type as the source / drain forming impurities and a concentration lower than that of the source / drain forming impurities by ion implantation into only the bottoms of the source / drain regions, and performing a heat treatment on the substrate. .
【００１４】又、請求項２記載の半導体装置の製造方法
は、請求項１記載の半導体装置の製造方法において、ゲ
ート電極を形成した後、ゲート電極側面を覆うように絶
縁膜を形成する工程を有することを特徴とする。The method of manufacturing a semiconductor device according to a second aspect is the method of manufacturing a semiconductor device according to the first aspect, further comprising a step of forming an insulating film so as to cover a side surface of the gate electrode after forming the gate electrode. It is characterized by having.
【００１５】請求項３記載の半導体装置の製造方法は上
記問題点に鑑み、微細なＭＯＳ型トランジスタのソース
・ドレイン領域を基板表面に浅く形成しても短チャネル
効果を抑制しつつ、基板との接合部でのリーク電流を抑
制した半導体装置の製造方法を提供するものである。こ
の為の構成として、一方導電型半導体基板表面のＭＯＳ
形トランジスタ領域となる部分に形成されたゲート絶縁
膜上にゲート電極を形成する工程と、前記ゲート電極を
マスクとして前記半導体基板と他方導電型の不純物をイ
オン注入で導入し、ソース・ドレイン領域を形成する工
程と、前記ソース・ドレイン領域形成と同様の方法で前
記ゲート電極をマスクとして前記ソース・ドレイン形成
不純物と同一導電型でソース・ドレイン形成不純物より
低濃度の不純物をソース・ドレイン領域に対し、基板表
面以外の領域にイオン注入により導入する工程と、前記
基板に熱処理を施す工程を有することを特徴とする。In view of the above problems, the method of manufacturing a semiconductor device according to a third aspect of the present invention suppresses the short channel effect and suppresses the short channel effect even if the source / drain regions of a fine MOS transistor are shallowly formed on the substrate surface. The present invention provides a method for manufacturing a semiconductor device in which a leak current at a junction is suppressed. As a structure for this, a MOS on the surface of the one-side conductivity type semiconductor substrate is used.
Forming a gate electrode on a gate insulating film formed in a portion to be a transistor region, and using the gate electrode as a mask, the semiconductor substrate and the impurity of the other conductivity type are introduced by ion implantation to form a source / drain region. In the step of forming the source / drain regions, an impurity having the same conductivity type as the source / drain forming impurities and a concentration lower than that of the source / drain forming impurities is applied to the source / drain regions using the gate electrode as a mask. The method is characterized by including a step of introducing by ion implantation into a region other than the substrate surface, and a step of subjecting the substrate to a heat treatment.
【００１６】請求項４、５記載の半導体装置は上記問題
点に鑑み、微細なＭＯＳ型トランジスタのソース・ドレ
イン領域を基板表面に浅く形成しても短チャネル効果を
抑制しつつ、基板との接合部でのリーク電流を抑制した
半導体装置を提供するものである。この為の構成とし
て、一方導電型半導体基板表面のＭＯＳ型トランジスタ
領域となる部分に形成されたゲート電極と、前記基板と
他方導電型の不純物からなるソース・ドレイン領域と、
前記ソース・ドレイン領域底部のみに前記ソース・ドレ
インと同一導電型で低濃度の不純物領域を有する構造を
特徴とする。In view of the above problems, the semiconductor device according to claims 4 and 5 has a small source / drain region of a MOS transistor formed shallowly on the surface of the substrate, while suppressing the short channel effect and bonding to the substrate. Provided is a semiconductor device in which leakage current in a part is suppressed. As a configuration for this, a gate electrode formed in a portion to be a MOS type transistor region on the surface of one conductivity type semiconductor substrate, a source / drain region made of the substrate and the other conductivity type impurity,
The structure has an impurity region of the same conductivity type as the source / drain and a low concentration only in the bottom of the source / drain region.
【００１７】又、請求項５記載の半導体装置は、前記請
求項４記載の半導体装置において、ゲート電極の側面が
絶縁膜で覆われていることを特徴とする。A semiconductor device according to a fifth aspect is the semiconductor device according to the fourth aspect, characterized in that a side surface of the gate electrode is covered with an insulating film.
【００１８】又、請求項６記載の半導体装置は、上記問
題点に鑑み、微細なＭＯＳ型トランジスタのソース・ド
レイン領域を基板表面に浅く形成しても短チャネル効果
を抑制しつつ、基板との接合部でのリーク電流を抑制し
た半導体装置を提供するものである。この為の構成とし
て、一方導電型半導体基板表面のＭＯＳ型トランジスタ
領域となる部分に形成されたゲート電極と、前記基板と
他方導電型の不純物からなるソース・ドレイン領域と、
前記ソース・ドレイン領域に対し、基板表面を除く領域
に前記ソース・ドレインと同一導電型で低濃度の不純物
領域を有する構造を特徴とする。Further, in view of the above problems, the semiconductor device according to a sixth aspect of the present invention can be formed with a substrate while suppressing the short channel effect even if the source / drain regions of a fine MOS transistor are shallowly formed on the substrate surface. The present invention provides a semiconductor device in which a leak current at a junction is suppressed. As a configuration for this, a gate electrode formed in a portion to be a MOS type transistor region on the surface of one conductivity type semiconductor substrate, a source / drain region made of the substrate and the other conductivity type impurity,
A feature is that, with respect to the source / drain region, an impurity region having the same conductivity type as the source / drain and a low concentration is provided in a region other than the substrate surface.
【００１９】[0019]
【作用】請求項１、２及び３に係る半導体装置の製造方
法により、ソース・ドレイン領域を基板に対して浅く、
または表面を除く領域に形成し、短チャネル効果を抑制
することを目的とした微細なＭＯＳ型トランジスタを製
造するに当り、ソース・ドレイン領域底部と基板間の接
合部でのリーク電流を抑制することが可能となる。According to the method of manufacturing a semiconductor device according to claims 1, 2 and 3, the source / drain regions are made shallow with respect to the substrate,
Alternatively, in manufacturing a fine MOS transistor for forming a region excluding the surface to suppress the short channel effect, suppressing the leak current at the junction between the bottom of the source / drain region and the substrate. Is possible.
【００２０】請求項４、５及び６に係る半導体装置によ
り、短チャネル効果を抑制するためにソース・ドレイン
領域を基板に対して浅くあるいは表面を除く領域に形成
した、微細なＭＯＳ型トランジスタにおいてソース・ド
レイン領域底部と基板間の接合部でのリーク電流を抑制
することが可能となる。According to the semiconductor device of any one of claims 4, 5 and 6, the source / drain regions are formed in a shallow region with respect to the substrate or in regions other than the surface in order to suppress the short channel effect. -It is possible to suppress the leak current at the junction between the bottom of the drain region and the substrate.
【００２１】[0021]
【実施例】以下請求項１記載の半導体装置の製造方法の
一実施例としてｐ型基板に、ソース・ドレイン領域を基
板表面に浅く形成することにより微細なｎ−ｃｈトラン
ジスタを形成した場合に、ソース・ドレイン領域底部と
基板間の接合リークを抑制する製造方法について図面を
参照しながら説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS As an embodiment of the method for manufacturing a semiconductor device according to claim 1, in the case where a fine n-ch transistor is formed by shallowly forming a source / drain region on the surface of a p-type substrate, A manufacturing method for suppressing the junction leak between the bottom of the source / drain region and the substrate will be described with reference to the drawings.
【００２２】図１は本発明の実施例の工程断面図であ
る。図１(a)では、ｐ型シリコン基板１に素子分離膜３
を形成後、ゲート電極２を形成する。前記ｐ型基板１に
ゲート電極２をマスクとして、例えばAs,30KeV,5E15ato
ms/cm2といったソース・ドレイン用ｎ型不純物注入４に
よりＸｊが約0.05umのｎ型不純物層５が形成される。FIG. 1 is a process sectional view of an embodiment of the present invention. In FIG. 1A, a device isolation film 3 is formed on a p-type silicon substrate 1.
After forming, the gate electrode 2 is formed. Using the gate electrode 2 as a mask on the p-type substrate 1, for example, As, 30 KeV, 5E15ato
The source / drain n-type impurity implantation 4 of ms / cm 2 forms the n-type impurity layer 5 with Xj of about 0.05 μm.
【００２３】図１(b)では、ソース・ドレイン用ｎ型不
純物注入４と同様にゲート電極２をマスクとして、例え
ばP,40KeV,2E12atoms/cm2といった条件で、ｎ型不純物
注入１４を施し、ｎ型不純物層５の底部のみに低濃度の
ｎ型不純物層５１を形成する。図１(c)では、例えば、1
000℃、10秒程度の短時間熱処理５０を施し、ｎ型不純
物を活性化し、ｎ型ソース・ドレイン領域６を形成す
る。このｎ型ソース・ドレイン領域６では、底部のｎ型
不純物分布が急峻にはならない。In FIG. 1B, the n-type impurity implantation 14 is performed under the conditions of, for example, P, 40 KeV, 2E12 atoms / cm2 using the gate electrode 2 as a mask as in the case of the source / drain n-type impurity implantation 4. The low-concentration n-type impurity layer 51 is formed only on the bottom of the type impurity layer 5. In FIG. 1 (c), for example, 1
A short-time heat treatment 50 at 000 ° C. for about 10 seconds is performed to activate the n-type impurities and form the n-type source / drain regions 6. In this n-type source / drain region 6, the n-type impurity distribution at the bottom does not become steep.
【００２４】以上の様に、本実施例によれば、素子の微
細化を図るにあたり、ソース・ドレイン領域を基板表面
に対し浅く形成する方法において、ソース・ドレイン領
域の底部のみにソース・ドレイン形成不純物と同一導電
性の不純物を導入することにより接合リークを抑制でき
る。As described above, according to this embodiment, in the method of forming the source / drain regions shallowly with respect to the substrate surface in order to miniaturize the element, the source / drain formation is performed only on the bottoms of the source / drain regions. A junction leak can be suppressed by introducing an impurity having the same conductivity as the impurity.
【００２５】以下請求項２記載の半導体装置の製造方法
の一実施例としてｐ型基板に、ソース・ドレイン領域を
基板表面に浅く形成することにより微細なｎ−ｃｈトラ
ンジスタを形成した場合に、ソース・ドレイン領域底部
と基板間の接合リークを抑制する製造方法について図面
を参照しながら説明する。As an embodiment of the method of manufacturing a semiconductor device according to claim 2, when a fine n-ch transistor is formed by forming source / drain regions shallowly on the substrate surface in a p-type substrate, A manufacturing method for suppressing junction leakage between the bottom of the drain region and the substrate will be described with reference to the drawings.
【００２６】図２は本発明の実施例の工程断面図であ
る。図２(a)では、ｐ型シリコン基板１に素子分離膜３
を形成後、ゲート電極２およびゲート側壁絶縁膜５３を
形成する。前記ｐ型基板１にゲート電極２をマスクとし
て、例えばAs,30KeV,5E15atoms/cm2といったソース・ド
レイン用ｎ型不純物注入４によりＸｊが約0.05umのｎ型
不純物層５が形成される。2A to 2D are process sectional views of an embodiment of the present invention. In FIG. 2A, the device isolation film 3 is formed on the p-type silicon substrate 1.
After forming, the gate electrode 2 and the gate sidewall insulating film 53 are formed. Using the gate electrode 2 as a mask on the p-type substrate 1, an n-type impurity layer 5 with Xj of about 0.05 um is formed by n-type impurity implantation 4 for source / drain such as As, 30 KeV, 5E15 atoms / cm 2.
【００２７】図２(b)では、ソース・ドレイン用ｎ型不
純物注入４と同様に側壁絶縁膜５３があるゲート電極２
をマスクとして、例えばP,40KeV,2E12atoms/cm2といっ
た条件で、ｎ型不純物注入１４を施し、ｎ型不純物層５
の底部のみに低濃度のｎ型不純物層５１を形成する。図
２(c)では、例えば1000℃、10秒程度の短時間熱処理を
施し、ｎ型不純物を活性化し、ｎ型ソース・ドレイン領
域６を形成する。このｎ型ソース・ドレイン領域６で
は、底部のｎ型不純物分布が急峻にはならない。In FIG. 2B, the gate electrode 2 having the side wall insulating film 53 is the same as the n-type impurity implantation 4 for the source / drain.
Is used as a mask, and n-type impurity implantation 14 is performed under the conditions of P, 40 KeV, 2E12 atoms / cm2, and the n-type impurity layer 5 is formed.
A low-concentration n-type impurity layer 51 is formed only on the bottom of the. In FIG. 2C, the n-type impurities are activated by heat treatment at 1000 ° C. for a short time of about 10 seconds to form the n-type source / drain regions 6. In this n-type source / drain region 6, the n-type impurity distribution at the bottom does not become steep.
【００２８】以上の様に、本実施例によれば、素子の微
細化を図るにあたり、ソース・ドレイン領域を基板表面
に対し浅く形成する方法において、ソース・ドレイン領
域の底部のみにソース・ドレイン形成不純物と同一導電
性の不純物を側壁絶縁膜があるゲート電極をマスクとし
てイオン注入で導入することにより接合リークを抑制で
きる。As described above, according to this embodiment, in the method of forming the source / drain regions shallowly with respect to the substrate surface in order to miniaturize the device, the source / drain formation is performed only on the bottom of the source / drain regions. Junction leakage can be suppressed by introducing an impurity having the same conductivity as the impurity by ion implantation using the gate electrode having the sidewall insulating film as a mask.
【００２９】以下請求項３記載の半導体装置の製造方法
の一実施例としてｐ型基板に、ソース・ドレイン領域を
基板表面に浅く形成することにより微細なｎ−ｃｈトラ
ンジスタを形成した場合に、ソース・ドレイン領域底部
と基板間の接合リークを抑制する製造方法について図面
を参照しながら説明する。As an embodiment of the method for manufacturing a semiconductor device according to the present invention, a source / drain region is shallowly formed on the surface of a substrate to form a fine n-ch transistor in the p-type substrate. A manufacturing method for suppressing junction leakage between the bottom of the drain region and the substrate will be described with reference to the drawings.
【００３０】図５は本発明の実施例の工程断面図であ
る。図５(a)では、ｐ型シリコン基板１に素子分離膜３
を形成後、ゲート電極２およびゲート側壁絶縁膜５３を
形成する。前記ｐ型基板１にゲート電極２をマスクとし
て、例えばAs,30KeV,5E15atoms/cm2といったソース・ド
レイン用ｎ型不純物注入４によりＸｊが約0.05umのｎ型
不純物層５が形成される。5A to 5C are sectional views showing steps in an embodiment of the present invention. In FIG. 5A, the device isolation film 3 is formed on the p-type silicon substrate 1.
After forming, the gate electrode 2 and the gate sidewall insulating film 53 are formed. Using the gate electrode 2 as a mask on the p-type substrate 1, an n-type impurity layer 5 with Xj of about 0.05 um is formed by n-type impurity implantation 4 for source / drain such as As, 30 KeV, 5E15 atoms / cm 2.
【００３１】図５(b)では、ソース・ドレイン用ｎ型不
純物注入４と同様にゲート電極２をマスクとして、例え
ばP,40KeV,2E12atoms/cm2といった条件で、ｎ型不純物
注入１４を施し、ｎ型不純物層５に対し、基板表面を除
く領域に低濃度のｎ型不純物層５１を形成する。この
時、低濃度不純物層５１は濃度のピーク位置がソース・
ドレイン用ｎ型不純物層１４底部に位置し、基板表面か
ら0.05umまでの濃度はｎ型不純物層１４の濃度に比べ、
約0.01%程度となる。In FIG. 5B, similarly to the n-type impurity implantation 4 for the source / drain, using the gate electrode 2 as a mask, the n-type impurity implantation 14 is performed under the conditions of P, 40 KeV, 2E12 atoms / cm 2, for example. A low-concentration n-type impurity layer 51 is formed in a region of the type impurity layer 5 excluding the substrate surface. At this time, the low-concentration impurity layer 51 has a concentration peak position of the source
It is located at the bottom of the n-type impurity layer 14 for drain, and the concentration from the substrate surface to 0.05 μm is lower than that of the n-type impurity layer 14.
It will be about 0.01%.
【００３２】図５(c)では、例えば1000℃、10秒程度の
短時間熱処理５０を施し、ｎ型不純物を活性化し、ｎ型
ソース・ドレイン領域６を形成する。このｎ型ソース・
ドレイン領域６では、底部のｎ型不純物分布が急峻には
ならない。In FIG. 5C, a short-time heat treatment 50 is performed at 1000 ° C. for about 10 seconds to activate the n-type impurities and form the n-type source / drain regions 6. This n-type source
In the drain region 6, the bottom n-type impurity distribution does not become steep.
【００３３】以上の様に、本実施例によれば、素子の微
細化を図るにあたり、ソース・ドレイン領域を基板表面
に対し浅く形成する方法において、ソース・ドレイン領
域の基板に対して、表面を除く領域にソース・ドレイン
形成不純物と同一導電性の不純物を導入することにより
接合リークを抑制できる。As described above, according to this embodiment, in order to miniaturize the device, in the method of forming the source / drain regions shallowly with respect to the substrate surface, the surface of the source / drain region with respect to the substrate is formed. Junction leakage can be suppressed by introducing an impurity having the same conductivity as the source / drain forming impurities into the excluded region.
【００３４】以下請求項４記載の半導体装置の一実施例
として、ｐ型基板に形成したｎ−ｃｈトランジスタで、
ソース・ドレイン領域底部と基板間の接合リークを抑制
した装置について図面を参照しながら説明する。As an example of a semiconductor device according to claim 4, an n-ch transistor formed on a p-type substrate,
A device that suppresses junction leakage between the bottom of the source / drain region and the substrate will be described with reference to the drawings.
【００３５】図３は本発明の実施例の断面図である。１
はｐ型基板、２はゲート電極、３は素子分離、１１は浅
いｎ型ソース・ドレイン領域、５４は低濃度ｎ型不純物
領域を示す。この低濃度ｎ型不純物領域５４によりソー
ス・ドレイン領域の底部ではｎ型不純物の濃度分布は急
峻にはならない。以上の様に、本実施例によれば、素子
の微細化をはかるにあたり、ソース・ドレイン領域を基
板表面に対し浅く形成された素子において、ソース・ド
レイン領域の底部のみにソース・ドレイン形成不純物と
同一導電性の不純物層を形成することにより接合リーク
を抑制できる。FIG. 3 is a sectional view of an embodiment of the present invention. 1
Is a p-type substrate, 2 is a gate electrode, 3 is an element isolation, 11 is a shallow n-type source / drain region, and 54 is a low concentration n-type impurity region. Due to the low concentration n-type impurity region 54, the concentration distribution of the n-type impurity does not become steep at the bottom of the source / drain region. As described above, according to the present embodiment, in the miniaturization of the device, in the device in which the source / drain region is formed shallowly with respect to the substrate surface, the source / drain forming impurities are formed only in the bottom of the source / drain region. By forming the impurity layers having the same conductivity, the junction leak can be suppressed.
【００３６】以下請求項５記載の半導体装置の一実施例
として、ｐ型基板に形成したｎ−ｃｈトランジスタで、
ソース・ドレイン領域底部と基板間の接合リークを抑制
した装置について図面を参照しながら説明する。As an example of a semiconductor device according to claim 5, an n-ch transistor formed on a p-type substrate,
A device that suppresses junction leakage between the bottom of the source / drain region and the substrate will be described with reference to the drawings.
【００３７】図４は本発明の実施例の断面図である。１
はｐ型基板、２はゲート電極、３は素子分離、１１は浅
いｎ型ソース・ドレイン領域、５３はゲート側壁絶縁
膜、５４は低濃度ｎ型不純物領域を示す。この低濃度ｎ
型不純物領域５４によりソース・ドレイン領域の底部で
はｎ型不純物の濃度分布は急峻にはならない。以上の様
に、本実施例によれば、素子の微細化をはかるにあた
り、ソース・ドレイン領域を基板表面に対し浅く形成さ
れた素子において、ソース・ドレイン領域の底部のみに
ソース・ドレイン形成不純物と同一導電性の不純物層を
形成することにより接合リークを抑制できる。FIG. 4 is a sectional view of an embodiment of the present invention. 1
Is a p-type substrate, 2 is a gate electrode, 3 is an element isolation, 11 is a shallow n-type source / drain region, 53 is a gate sidewall insulating film, and 54 is a low concentration n-type impurity region. This low concentration n
Due to the type impurity region 54, the concentration distribution of the n-type impurity does not become steep at the bottom of the source / drain region. As described above, according to the present embodiment, in the miniaturization of the device, in the device in which the source / drain region is formed shallowly with respect to the substrate surface, the source / drain forming impurities are formed only in the bottom of the source / drain region. By forming the impurity layers having the same conductivity, the junction leak can be suppressed.
【００３８】以下請求項６記載の半導体装置の一実施例
として、ｐ型基板に形成したｎ−ｃｈトランジスタで、
ソース・ドレイン領域底部と基板間の接合リークを抑制
した装置について図面を参照しながら説明する。As an example of a semiconductor device according to claim 6, an n-ch transistor formed on a p-type substrate,
A device that suppresses junction leakage between the bottom of the source / drain region and the substrate will be described with reference to the drawings.
【００３９】図６は本発明の実施例の断面図である。１
はｐ型基板、２はゲート電極、３は素子分離、１１は浅
いｎ型ソース・ドレイン領域、５４は低濃度ｎ型不純物
領域を示す。この低濃度ｎ型不純物領域５４は、基板表
面より0.05um以上深い位置に形成され、これによりソー
ス・ドレイン領域の底部ではｎ型不純物の濃度分布は急
峻にはならない。以上の様に、本実施例によれば、素子
の微細化をはかるにあたり、ソース・ドレイン領域を基
板表面に対し浅く形成された素子において、ソース・ド
レイン領域の底部のみにソース・ドレイン形成不純物と
同一導電性の不純物層を形成することにより接合リーク
を抑制できる。FIG. 6 is a sectional view of an embodiment of the present invention. 1
Is a p-type substrate, 2 is a gate electrode, 3 is an element isolation, 11 is a shallow n-type source / drain region, and 54 is a low concentration n-type impurity region. The low-concentration n-type impurity region 54 is formed at a position deeper than 0.05 um from the substrate surface, so that the concentration distribution of the n-type impurity does not become steep at the bottom of the source / drain region. As described above, according to the present embodiment, in the miniaturization of the device, in the device in which the source / drain region is formed shallowly with respect to the substrate surface, the source / drain forming impurities are formed only in the bottom of the source / drain region. By forming the impurity layers having the same conductivity, the junction leak can be suppressed.
【００４０】なお、ｎ型の不純物として、Ａｓ，Ｐ、Ｓ
ｂを用いても同様な効果が得られる。As the n-type impurities, As, P, S
The same effect can be obtained by using b.
【００４１】又、上記実施例においてｎ型基板にｐ−ｃ
ｈトランジスタを形成した場合にも、同様な効果が得ら
れる。Further, in the above embodiment, the p-c is formed on the n-type substrate.
The same effect can be obtained when the h transistor is formed.
【００４２】[0042]
【発明の効果】以上のように本発明は、基板表面に極浅
くソース・ドレイン領域を形成したＭＯＳ型トランジス
タにおいて、短チャネル効果を抑制しつつ、ソース・ド
レイン領域底部と基板間の接合リークを抑制可能とな
る。As described above, according to the present invention, in the MOS type transistor in which the source / drain regions are formed extremely shallow on the substrate surface, the short channel effect is suppressed and the junction leak between the bottom of the source / drain region and the substrate is suppressed. It can be suppressed.
【図１】本発明の第１の実施例における半導体装置の製
造方法の工程断面図FIG. 1 is a process sectional view of a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
【図２】本発明の第２の実施例における半導体装置の製
造方法の工程断面図FIG. 2 is a process sectional view of a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
【図３】本発明の第３の実施例における半導体装置の断
面図FIG. 3 is a sectional view of a semiconductor device according to a third embodiment of the present invention.
【図４】本発明の第４の実施例における半導体装置の断
面図FIG. 4 is a sectional view of a semiconductor device according to a fourth embodiment of the present invention.
【図５】本発明の第５の実施例における半導体装置の製
造方法の工程断面図FIG. 5 is a process sectional view of a method for manufacturing a semiconductor device according to a fifth embodiment of the present invention.
【図６】本発明の第６の実施例における半導体装置の断
面図FIG. 6 is a sectional view of a semiconductor device according to a sixth embodiment of the present invention.
【図７】本発明の第１の従来例における半導体装置の製
造方法の工程断面図FIG. 7 is a process sectional view of a method for manufacturing a semiconductor device according to a first conventional example of the present invention.
【図８】本発明の第２の従来例における半導体装置の製
造方法の工程断面図FIG. 8 is a process sectional view of a method for manufacturing a semiconductor device according to a second conventional example of the present invention.
１ ｐ型基板 ６ ソース・ドレイン ５１ 低濃度の不純物層 1 p-type substrate 6 source / drain 51 low concentration impurity layer
Claims (6)
ンジスタ領域となる部分に形成されたゲート絶縁膜上に
ゲート電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体基板と他方導
電型の不純物をイオン注入で導入し、ソース・ドレイン
領域を形成する工程と、 前記ソース・ドレイン領域形成と同様の方法で前記ゲー
ト電極をマスクとして前記ソース・ドレイン形成不純物
と同一導電型でソース・ドレイン形成不純物より低濃度
の不純物をソース・ドレイン領域底部のみにイオン注入
により導入する工程と、 前記基板に熱処理を施す工程とを備えた半導体装置の製
造方法。1. A step of forming a gate electrode on a gate insulating film formed in a portion to be a MOS type transistor region on a surface of one conductivity type semiconductor substrate; and a method of using the gate electrode as a mask and the other conductivity type of the semiconductor substrate. Forming a source / drain region by introducing impurities by ion implantation; and forming a source / drain with the same conductivity type as the source / drain forming impurity using the gate electrode as a mask in the same manner as in forming the source / drain region. A method of manufacturing a semiconductor device, comprising: a step of introducing an impurity having a concentration lower than that of an impurity into only the bottoms of the source / drain regions by ion implantation; and a step of subjecting the substrate to a heat treatment.
後、ゲート電極側面を覆うように絶縁膜を形成する工程
を有することを特徴とする請求項１記載の半導体装置の
製造方法。2. The method for manufacturing a semiconductor device according to claim 1, further comprising the step of forming a gate electrode on the gate insulating film and then forming an insulating film so as to cover a side surface of the gate electrode.
物導入において不純物が基板表面には入らない様に行う
工程を有することを特徴とする請求項１記載の半導体装
置の製造方法。3. The method of manufacturing a semiconductor device according to claim 1, further comprising the step of introducing impurities into the surface of the substrate during the introduction of the low concentration impurities after forming the source / drain regions.
ンジスタ領域となる部分に形成されたゲート電極と、 前記基板と他方導電型の不純物からなるソース・ドレイ
ン領域と、 前記ソース・ドレイン領域底部のみに前記ソース・ドレ
インと同一導電型で低濃度の不純物領域とを備えた半導
体装置。4. A gate electrode formed in a portion to be a MOS type transistor region on the surface of one conductivity type semiconductor substrate, a source / drain region composed of the substrate and the other conductivity type impurity, and only the bottom of the source / drain region. A semiconductor device comprising: a source / drain and an impurity region of the same conductivity type and a low concentration.
請求項３記載の半導体装置。5. The semiconductor device according to claim 3, wherein the side surface of the gate electrode is covered with an insulating film.
ンジスタ領域となる部分に形成されたゲート電極と、 前記基板と他方導電型の不純物からなるソース・ドレイ
ン領域と、 前記ソース・ドレイン領域に対し、基板表面を除く領域
に前記ソース・ドレインと同一導電型で低濃度の不純物
領域とを備えた半導体装置。6. A gate electrode formed in a portion to be a MOS type transistor region on the surface of one conductivity type semiconductor substrate, a source / drain region composed of the substrate and an impurity of the other conductivity type, and the source / drain region. A semiconductor device having an impurity region of the same conductivity type as the source / drain and having a low concentration in a region excluding the substrate surface.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27419293A JP3525464B2 (en) | 1993-11-02 | 1993-11-02 | Semiconductor device and method of manufacturing semiconductor device |
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| JPH07131006A true JPH07131006A (en) | 1995-05-19 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7030464B2 (en) | 2003-03-05 | 2006-04-18 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
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1993
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