JPH07130859A - 半導体装置及びチャネル配線方法 - Google Patents

Abstract

(57)【要約】 【目的】 セル列間又はブロック間のチャネル領域にお
けるチャネル幅を削減する半導体装置及びチャネル配線
方法を提供すること。 【構成】 既設計のブロックあるいはセル列のレイアウ
トを変更することなく、チャネルを挟んで向かい合った
セル列あるいはブロックの位置をチャネルの長手方向に
少しづつずらしてチャネル幅を見積もる処理を繰り返
し、与えられた条件の範囲内の最適な位置で最終的にチ
ャネル配線を行う。例えば、２つのブロック11、12が図
２[Ａ]位置にある場合、本発明の上記ブロック位置変更
手段でブロック12の位置をチャネル13の長手方向に配線
格子１格子分ずらすと、図２[Ｂ]に示すように、初期状
態に比べ２トラック削減できる。 【効果】 チャネル幅を削減でき、また、チップ全体の
レイアウトの点からみて全体の面積を削減できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、少なくとも２つのセル
列又はブロックを有する半導体装置及びチャネル配線方
法に関し、特にセル列間又はブロック間のチャネル領域
におけるチャネル幅が削減されたスタンダ−ドセル方式
の半導体装置及びチャネル配線方法に関する。

【０００２】

【従来の技術】チャネル配線領域のチャネル幅を削減す
る従来技術について、図６〜９を参照して説明する。

【０００３】（従来例１）階層設計されたマクロブロッ
クを対象に、そのブロック間のチャネル幅を削減しよう
とする従来例(以下従来例１という)を図６に基づいて説
明する。図６は、従来例１の処理過程［Ａ］〜［Ｃ］を
示す図であり、図６［Ａ］中101及び102は、チップ内に
配置されたハ−ドマクロブロック(階層設計されたマク
ロブロック)であり、105、106は101の端子、107、108は
102の端子であり、端子105と107、端子106と108はそれ
ぞれ同一ネットの端子であるとする。

【０００４】ハ−ドマクロブロック101、102が図６
［Ａ］に示すように配置されている場合、このままチャ
ネル配線を実行しようとすると、図６［Ｂ］に示すよう
に配線されるようになり、配線するのに少なくとも２ト
ラックを必要とする(図６［Ｂ］中の破線で示す配線ト
ラック111、同112参照)。ところで、図６［Ｂ］におい
て、端子107及びこの端子107に接続するマクロブロック
102内の配線113の両者を、102内で左に少し移動させ、
それぞれ114及び115の位置に変更しても、他の信号線と
衝突することがない。

【０００５】そこで、従来例１では、各ハ−ドマクロブ
ロック間(101−102間)の配線を実行する前に、ブロック
の面積を増大することなく端子及びそれに接続する配線
に対して移動可能な位置を探索し、その中から配線領域
がより少なくなるような端子位置を選択し、そこに端子
を移動するようにしたものである。この処理後の結果
(配線処理を実施した結果)が図６［Ｃ］である。なお、
図中114は 、図６［Ｂ］に示す端子107を移動した後の
端子であり、115は、同じく図６［Ｂ］に示す配線113を
端子114に合わせて移動した結果の配線を示す。

【０００６】従来例１では、上記したように、ハ−ドマ
クロブロック102内の端子107を端子114の位置に移動す
ることにより、配線に必要なトラック数は１となり(図
６［Ｃ］の破線で示す配線トラック111参照)、チャネル
幅を削減するものである( 例えば特開昭62−196848号公
報参照)。

【０００７】（従来例２）上記従来例１によるチャネル
幅の削減法以外に、セル列間チャネルにおける電源配線
方法を工夫することでそのチャネル幅を削減しようとす
る従来例(以下従来例２という)を図８に基づいて説明す
る。図８は、従来例２の処理過程［Ａ］〜［Ｃ］を示す
図であって、図８［Ａ］中151〜153はセル列、154、155
は配線チャネルであり、また、156〜158は、電源線をセ
ル列151〜153に対し縦に貫いて設定する場合に該セル列
151〜153上で配線を通過させるためのセル(以下電源セ
ルという)である。

【０００８】チャネル154、155内では、電源配線は信号
配線と同様にチャネル配線により実施される。ところ
で、電源セル156〜158が図８［Ａ］で示すように配置さ
れている場合にチャネル配線を実施すると、電源配線15
9、160は、図８［Ｂ］で示すようにチャネル154、155内
で折り曲げられて配線されることになる。そして、この
電源配線159、160の配線幅は、信号配線のそれに比べて
非常に太いため、配線領域の増大を招くようになる。

【０００９】そこで、従来例２では、図８［Ｃ］で示す
ように、セル列151〜153間にフィ−ドスル−セル等の電
源セル位置合わせ用セル161を挿入し、これにより上記
問題点を解消したものである。即ち、この電源セル位置
合わせ用セル161を挿入することにより電源セル156〜15
8の位置を調節し、そして、電源線を真っ直ぐ配線する
ようにすることで(図８［Ｃ］、電源配線162、163参
照)、電源配線の折れ曲がりをなくし、配線領域の増大
を防いでいる(例えば特開昭63−241952号公報参照)。

【００１０】（従来例３）論理ブロックのレイアウトパ
タ−ンを変更することでチャネル幅を削減しようとする
従来例(以下従来例３という)を図９に基づいて説明す
る。この図９は、従来例３の処理過程Ａ〜Ｅを示す図で
ある。

【００１１】図９［Ａ］は、ライブラリとして用意され
ている論理ブロックの一例を示すシンボリック・レイア
ウト図であって、端子181〜186は、論理ブロック180の
上辺及び下辺上に設定されている。

【００１２】この論理ブロック180を使用してレイアウ
トを行った例が図９［Ｂ］であり、ブロック195は、ブ
ロック180を配置したインスタンスである。この図にお
いて、端子198と端子199、端子201と端子202、端子200
と端子197はそれぞれ１つのネットであるとする。

【００１３】このとき、チャネル配線を実施すると、図
９［Ｃ］で示すように、各ネットは配線領域193内で配
線される。ここで、ブロック195内のレイアウトを変更
し、端子199を210の位置、端子201を211の位置というよ
うに、隣接するブロック194、196の端子に接続するネッ
トの端子の位置をその隣接ブロック側の辺に移動し、ま
た、隣接ブロック194、196側の端子198、202も同様にし
てそれぞれ210、211と同一の位置に移動する。

【００１４】このようにすれば、配線203、205を配線領
域193内からなくすことができ、結果的に配線領域193の
面積を削減できる。また、図９［Ｄ］に示すように、配
線228と配線229とが配線領域222内で交差している場
合、論理ブロック223のレイアウトを変更し、端子226と
端子227の位置を交換すれば配線の交差がなくなるの
で、図９［Ｅ］で示すように、配線トラック数を削減で
きる。なお、図９［Ｅ］において、231及び232は、端子
226及び端子227を入れ換えた後の端子であり、また、23
3、234は配線である。

【００１５】従来例３は、上記したように論理ブロック
のレイアウトパタ−ンを変更することにより、配線領域
193の面積を削減でき、配線トラック数を削減できるよ
うにしたものである(例えば特開平3−29341号公報参
照)。

【００１６】

【発明が解決しようとする課題】前記従来例１〜３の方
法では、次のような問題点を有している。

【００１７】（従来例１の問題点）前記従来例１の方法
では、ブロックが階層設計されたマクロブロックである
ことが条件であり、端子位置が移動できないようなハ−
ドマクロブロックやセル列を対象とした場合には適用で
きない。また、この方法では“端子数の増大”“レイア
ウトの複雑さの増大”と共に処理が非常に増大する。

【００１８】さらに、マクロブロック内では、一般に配
線などがかなり混雑してレイアウトされているので、図
６［Ｃ］に示すように端子位置を移動することは、実際
には容易でない。その上、マクロブロック内の配線は、
図６［Ｂ］で示されているように端子を移動し易いよう
なパタ−ンになっているとは限らず、むしろそうなって
いないのが普通である。

【００１９】図７は、従来例１の階層設計されたマクロ
ブロックの内部のレイアウトの一例を示す図であり、該
図中121、126はマクロブロック、122〜125はセル列、12
7〜131は配線チャネル、140〜143は外部端子である。ま
た、144はセル列122上の端子であり、145、146はマクロ
ブロック126上の端子である。この例では、図７に示す
ように、セル列及びブロック間の各チャネル毎に配線が
行われ、配線の一部は外部端子に接続されている。

【００２０】ここで、例えばセル列122上の端子144から
外部端子140へのネットは、チャネル127内で折れ曲がる
ことなく配線されている。また、ブロック126上の端子1
45、146から外部端子143へのネットの場合、まずチャネ
ル129内で配線が行われ、続いて配線チャネル131内で配
線が行われているが、チャネル131では、単に配線チャ
ネル129からでてきた位置から真っ直ぐに折れ曲がるこ
となく外部端子143に配線されている。

【００２１】ところで、外部端子140〜143の位置を特に
固定しなければ、図７に示すようにレイアウトされるの
が普通であるが、このような場合には、このブロックの
端子を従来例１で示した方法で端子をマクロブロックの
辺に沿って移動することはできないものである。

【００２２】（従来例２の問題点）従来例２の方法で
は、対象としてはセル列を縦断して配線するような電源
配線に限定しているものであり、信号配線には適用でき
ない。また、挿入された電源セル位置合わせ用セルは、
一般にフイ−ルドスル−セルとして利用することができ
るが、必要以上に挿入された場合、その分のセルの面積
は無駄になる。さらに、セル列の段数の増大或いは各セ
ル列間での電源セルに位置のずれの増大と共に挿入され
る電源セル位置合わせ用セルは増大し、それだけ無駄も
顕著に増大してしまう。

【００２３】（従来例３の問題点）従来例３の方法で
は、予めライブラリとして用意されている論理ブロック
のレイアウトを変更してしまうため、ライブラリの正当
性が保証されず、変更したブロックに対してライブラリ
作成時と同様の各種検証を実行しなければならないとい
う問題点を有している。

【００２４】しかも、ブロック内配線遅延が変更される
ため、例えばラッチ系ブロックの場合、うまく動作しな
くなることも考えられる。また、図９［Ｃ］で示したよ
うな方法で端子を移動できるのは、論理ブロックの最左
端あるいは最右端の端子のみであり、この方法で削減で
きるネットは、実際にはそれほど多くない。

【００２５】さらに、図９［Ｄ］、図９［Ｅ］で示した
ように、端子位置を交換し、それに合わせてセルのレイ
アウトを変更することは、セル内レイアウトのトポロジ
が変更されるため、単純にはいかない。そして、この端
子交換は、図９［Ｅ］に示した２つのネットのみを考え
ればトラック削減に効果があるが、他のネットを含めた
全体で考えた場合には、必ずしも最適であるとは限らな
い。

【００２６】本発明は、従来例１〜３の前記問題点に鑑
み成されたものであり、前記問題点を解消することを技
術的課題としたものであって、セル列間又はブロック間
のチャネル領域におけるチャネル幅が削減されたスタン
ダ−ドセル方式の半導体装置及びチャネル配線方法を提
供することを目的とする。また、本発明は、ブロックラ
イブラリを変更したりすることなく、しかも従来のチャ
ネル配線手法に単純なアルゴリズムの処理を追加するだ
けでチャネル幅を削減できるスタンダ−ドセル方式の半
導体装置を提供することを目的とする。

【００２７】

【課題を解決するための手段】（発明の従来技術に対す
る相違点）本発明は、前記従来例１〜３の方法とは異な
り、セル列又はブロックを互いに水平方向にシフトさせ
たことを特徴とし、また、既設計のブロックあるいはセ
ル列のレイアウトを変更することなく、チャネルを挟ん
で向かい合ったセル列あるいはブロックの位置をチャネ
ルの長手方向に少しづつずらしてチャネル幅を見積もる
処理を繰り返し、与えられた条件の範囲内の最適な位置
で最終的にチャネル配線を行うことを特徴とし、これに
より前記目的を達成したものである。

【００２８】即ち、本発明は、セル列又はブロックを互
いに水平方向にシフトさせた半導体装置、及びシフトす
る手段として、・チャネル配線の対象となっているセル
列又はブロックをチャネル長手方向に対して１配線格子
分ずらす手段、・与えられたセル列又はブロック位置で
チャネル配線を行う場合に必要となるチャネル幅を見積
もる手段、・通常のチャネル配線を実行する手段、とか
ら構成されるものである。

【００２９】そして、本発明は、「少なくとも２つのセ
ル列又はブロックを有する半導体装置において、前記セ
ル列又はブロックが互いに水平方向にシフトされてなる
ことを特徴とする半導体装置。」を要旨とし、また、
「少なくとも２つのセル列又はブロックを有する半導体
装置のチャネル配線方法において、チャネルを挟んで位
置するセル列又はブロックをチャネル長手方向に配線格
子１格子分ずらす手段と、チャネル幅を見積もる手段
と、チャネル配線を実行する手段とを有し、前記セル列
又はブロック位置をずらす手段とチャネル幅を見積もる
手段とを繰り返し実行し、その結果を利用してチャネル
配線を実施することを特徴とする半導体装置のチャネル
配線方法。」を要旨とするものである。

【００３０】

【実施例】次に、本発明について図１〜図５を参照して
説明する。図１は、本発明の一実施例を示すフロ−チャ
−トであり、図２は、本発明を一つのチャネルに適用し
て処理していく過程を示す図、図３及び図４はセル列が
５段ある場合に、全体的にみて無駄がでないような工夫
をしながら適用して処理していく過程を示す図である。
図５は、本発明の他の例(実施例２)の処理の過程を示す
図である。

【００３１】（実施例１）本発明では、図１に示すよう
に、まずブロックの初期配置位置でチャネル幅を見積も
り(W)、この値を最小チャネル幅として記憶する。次に
「ブロックの位置変更手段１(ブロックの相対位置をチ
ャネル長手方向に移動する手段)」によりブロックの相
対位置をチャネル長手方向に１格子ずらす(m+1→m、m-1
→m)。

【００３２】ここで「チャネル見積もり手段２(チャネ
ル幅を見積もる手段)」によりチャネル幅を見積もり(W
c)、この値が最小チャネル幅より小さければこの値を最
小チャネル幅として記憶し直す。このとき現在の配置位
置も合わせて記憶する。以後この処理を繰り返し、その
後チャネル幅が最小となる位置で「チャネル幅配線手段
３」によりチャネル配線を行い、最終的なレイアウトを
得る。

【００３３】図２は、本発明を一つのチャネルに適用し
て処理していく過程を示した図であり、この内［Ａ］
は、本発明を実施する前の初期状態である。図中11、12
はブロック、13は配線チャネル、15〜22はブロック11、
12上の端子であり、15と22、16と19及び20、17及び18と
21は、それぞれ同一のネットに属しているものとする。
また、破線で示した23〜26は、縦方向の配線トラックで
あって、４トラックよりなる。

【００３４】この例に示す３ネットだけを対象とする
と、２つのブロック11、12が図２の［Ａ］位置にある場
合、配線に必要な配線トラック数は少なくとも４トラッ
クである。ここで本発明のブロック位置変更手段を用
い、まずブロック12の位置をブロック11の位置に対して
チャネル13の長手方向に配線格子１格子分ずらす。この
処理の結果を図２［Ｂ］に示す。

【００３５】ブロック11、12が図２の［Ｂ］に示す位置
関係にある場合に必要となる配線トラック数を求める
と、その数は、図２［Ｂ］からわかるように少なくとも
２トラックである。つまり、初期状態に比べて必要な配
線トラック数を２トラック削減できたことになる。

【００３６】ブロック12の位置を更に右に１格子分移動
した結果が図２［Ｃ］である。この場合に必要となる配
線トラック数を見積もると、その数は３トラックとな
り、初期状態に比べれば１トラック削減できているが、
図２［Ｂ］の場合に比べて１トラック増加している。

【００３７】このような処理を繰り返していき、その中
から必要トラック数が最も少なくなる場合のブロック位
置関係を求め、その位置関係においてチャネル配線を行
って最終的なレイアウトを得る。図２に示した３つの例
では、［Ｂ］の場合が必要な配線トラック数が最も少な
くなるので、この場合についてチャネル配線を行うこと
になる。

【００３８】ブロック位置のずらす処理を繰り返すこと
により、ブロック間の相対位置関係が初期状態からみて
大きくずれてしまった場合、たとえ必要となる配線トラ
ック数が最適となるブロック位置関係を求めても、最終
的に得られるレイアウト結果は極端に変形したものとな
ってしまう。この場合、チップ全体のレイアウトからみ
ると逆に面積を増大させる結果になってしまうと考えら
れる。

【００３９】そこで、ブロック位置をずらす処理におい
ては、ずらすことのできる配線格子数に制限を設け、そ
の範囲内で最適なブロック位置関係を求めることにした
方が良い。また、この配線格子数の制限についても固定
することなく、処理対象となっているブロックやチャネ
ルの状況に応じて変化させる方が良い。

【００４０】このような制限を設けた上で本発明を実施
する場合の例を図３に示す。これはセル列が５段縦に並
んでいる例であって、その処理していく過程(［Ａ］〜
［Ｂ］)を示した図であり、図中31〜35はセル列であ
り、36〜39は配線チャネルである。

【００４１】チャネル配線は、チャネル39から上のチャ
ネルに向って１つずつ処理するものとする。このとき、
ブロックをずらすことのできる配線格子数の制限を例え
ば全てのチャネルに対して一律に±10格子(±は、例え
ば上のブロックを下のブロックに対して右にずらす場合
を＋、左にずらす場合を−のように定義したもの)とし
て与えた場合、極端な場合には 図３［Ｂ］に示すよう
に最終的な結果は、全体が大きく斜めに傾いてしまうこ
とになる。

【００４２】これでは、左上領域及び右下領域が無駄に
なり、即ち無駄な領域40、41が生じ、チップ全体からみ
れば逆に面積を増大させてしまいかねない。そこで、こ
の欠点を解消する手段を図４に基づいて説明する。図４
は、セル列が５段ある場合に、全体的にみて無駄がでな
いような工夫をしながら適用して処理していく過程
(［Ａ］〜［Ｃ］)を示す図であり、図中31〜35はセル
列、36〜39は配線チャネルである。

【００４３】まず、図４［Ａ］に示すように、最も下に
あるセル列35の左右端からそれぞれＬ、Ｒの範囲以内に
全体のセル列31〜35が収まるように制限を設定する。こ
のように設定するには、次のような手順で処理を行うこ
とができる。

【００４４】即ち、チャネル39を処理する場合、ブロッ
クをずらすことのできる配線格子数の制限を(R、-L)に
設定して処理を行う。ここで(R、-L)内の値は制限値の
最大値、最小値を示すものとし、また、(R、-L)は、上
のブロックが下のブロックに対して右側に最大Ｒ、左側
に最大Ｌだけずらすことができるということを表すもの
とする。

【００４５】この制限の下で処理を行い、その結果ブロ
ック34については、ブロック35に対して右にｎｌ格子ず
れた位置でチャネル配線が実行されたとする。このとき
のブロック位置関係を図４［Ｂ］に示す。次に、チャネ
ル38について処理を行うが、このときに与える制限を
「R-nl、-(L+nl)」とすれば、ブロック34の位置は最初
に設定した全体の制限内におさまるようになる。

【００４６】この制限の下で処理を行い、その結果ブロ
ック33は、ブロック34に対して左にｎ２格子ずれた位置
でチャネル配線が実行されたとする。このとき次のチャ
ネル37の処理は「R-nl+n2、-(L+nl-n2)」の制限のもと
で処理すればよいことになる。

【００４７】このような手順で最も上側のセル列31まで
処理を繰り返していけば、最初に設定した(R、-L)の制
限内に全てのセル列31〜35が収まり、本発明により処理
した結果が大きな無駄領域を生じることはなくなり、む
しろ本発明によるチャネル領域削減の結果全体の面積が
削減される効果が期待できる。なお、この方法は、セル
列だけに限った方法ではなく、マクロブロックが混在し
ているレイアウトにおいても適用可能である。

【００４８】（実施例２）この実施例２は、本発明を太
幅配線、特に電源配線について適用した例であり、図５
に基づいて説明する。図５は、本発明の実施例２の処理
の過程［Ａ］〜［Ｃ］を示す図であって、51、52はマク
ロブロック、53は配線チャネル、55〜62はマクロブロッ
ク51、52上の電源端子であり、そして、55と60、56と5
9、57と62、58と61はそれぞれ同一ネット内の端子であ
るとする。

【００４９】ブロック51とブロック52が図５［Ａ］に示
す初期配置状態にある場合、つまり端子55と端子59、端
子56と端子60がそれぞれ縦方向での同一配線格子上に存
在する場合、チャネル配線を実行すると、その結果は、
図５［Ｂ］に示すように、端子56と端子59とを接続する
配線パタ−ン65は、幹線を２本に分割して配線されるよ
うになる。従って、幹線が１本ですむ場合に比べて配線
幅の分だけチャネル幅が増加してしまう他、太幅配線が
このように大きく迂回して配線されると他の信号配線の
配線性が低下するためチャネル幅がかなり増大してしま
う。

【００５０】そこで、本発明による方法でブロックをず
らしていき、例えば端子55と端子60の縦方向配線格子が
一致するような位置関係となったときにチャネル配線を
行うと、図５［Ｃ］で示すように配線される。このよう
に配線することにより、チャネル幅をかなり削減するこ
とができる利点を有する。

【００５１】

【発明の効果】以上説明したように本発明は、セル列又
はブロックを互いに水平方向にシフトさせたことを特徴
とし、また、チャネル配線方法として、チャネルを挟ん
で両側に位置するブロック又はセル列の相対位置をチャ
ネル長手方向に少しずつずらしながらチャネル幅が最小
となる位置を求めているので、ブロックライブラリを変
更したりすることなく、しかも従来のチャネル配線手法
に単純なアルゴリズムの処理を追加するだけでチャネル
幅を削減でき、また、冗長なブロックを挿入するといっ
たことを行っていないので、チップ全体のレイアウトの
点からみても全体の面積を削減できる、という効果が生
じる。

【図面の簡単な説明】

【図１】本発明の方法による処理手順を示すフロ−チャ
−ト図。

【図２】本発明を一つのチャネルに適用して処理してい
く過程［Ａ］〜［Ｃ］を説明する図。

【図３】セル列が５段ある場合の処理していく過程
［Ａ］〜［Ｂ］を示す図。

【図４】セル列が５段ある場合に全体的にみて無駄がで
ないような工夫をしながら適用して処理していく過程
［Ａ］〜［Ｃ］を示す図。

【図５】本発明第２の実施例(実施例２)で電源配線を対
象にした処理の過程［Ａ］〜［Ｃ］を示す図。

【図６】階層設計されたマクロブロックを対象に、その
ブロック間のチャネル幅を削減しようとする従来例(従
来例１)の処理過程［Ａ］〜［Ｃ］を示す図。

【図７】階層設計されたマクロブロック内部のレイアウ
トの一例を示す図。

【図８】セル列間チャネルにおける電源配線方法を工夫
することでそのチャネル幅を削減しようとする従来例
(従来例２)の処理過程［Ａ］〜［Ｃ］を示す図。

【図９】論理ブロックのレイアウトパタ−ンを変更する
ことでチャネル幅を削減しようとする従来例(従来例３)
の処理過程［Ａ］〜［Ｅ］を示す図。

【符号の説明】

１ ブロックの位置変更手段 ２ チャネル見積もり手段 ３ チャネル配線手段 11、12 ブロック 13 配線チャネル 15〜22 ブロック11、12上の端子 23〜26 配線トラック 31〜35 セル列 36〜39 配線チャネル 40、41 無駄な領域 51、52 マクロブロック 53 配線チャネル 55〜62 マクロブロック51、52上の電源端子 65 端子56と端子59とを接続する配線パタ−ン 101、102 階層設計されたマクロブロック 105〜108 マクロブロック101、102上の端子 111〜112 配線トラック 113 端子107に接続しているマクロブロック102内の配
線 114 端子107を移動した後の端子 115 配線113を端子114に合わせて移動した結果の配線 121 マクロブロック 122〜125 セル列 126 マクロブロック 127〜131 配線チャネル 140〜143 外部端子 144 セル列122上の端子 145、146 マクロブロック126上の端子 151〜153 セル列 154〜155 配線チャネル 156〜158 電源セル 159、160 電源配線 161 電源セル位置合わせ用セル 162、163 電源配線 180 論理ブロック 181〜186 論理ブロック180の端子 191、192 セル列 193 配線領域 194〜196 ブロック 197〜202 端子 203〜205 配線 210 端子181を移動した後の端子 211 端子183を移動した後の端子 220〜221 セル列 222 配線領域 223 ブロック 224〜227 端子 228、229 配線 231、232 端子226及び端子227を入れ換えた後の端子 233、234 配線

Claims (4)

【特許請求の範囲】
1. 【請求項１】 少なくとも２つのセル列又はブロックを
   有する半導体装置において、前記セル列又はブロックが
   互いに水平方向にシフトされてなることを特徴とする半
   導体装置。
2. 【請求項２】 少なくとも２つのセル列又はブロックを
   有する半導体装置のチャネル配線方法において、チャネ
   ルを挟んで位置するセル列又はブロックをチャネル長手
   方向に配線格子１格子分ずらす手段と、チャネル幅を見
   積もる手段と、チャネル配線を実行する手段とを有し、
   前記セル列又はブロック位置をずらす手段とチャネル幅
   を見積もる手段とを繰り返し実行し、その結果を利用し
   てチャネル配線を実施することを特徴とする半導体装置
   のチャネル配線方法。
3. 【請求項３】 前記チャネル幅を見積もる手段におい
   て、該見積もり幅を所定範囲に制限することを特徴とす
   る請求項２記載の半導体装置のチャネル配線方法。
4. 【請求項４】 前記チャネル配線を実行する手段とし
   て、太幅の電源配線に適用することを特徴とする請求項
   ２記載の半導体装置のチャネル配線方法。