JP2021012935A - 半導体集積回路の配線設計装置及び半導体集積回路の配線設計用プログラム - Google Patents
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Abstract
Description
102 主メモリ
103 バス
104 外部記憶装置
105 配線設計用情報供給部
106 結果出力部
201 始点支線発生手段
202 最短距離接続手段
304 外部記憶インタフェース
305 配線設計用情報供給部インタフェース
306 出力部インタフェース
Claims (14)
- セルの位置情報及び大きさ情報、前記セル内のピンの位置情報及び大きさ情報、幹線配線の位置情報及び大きさ情報を含む配線設計情報に基づき、複数の幹線配線中の所定数本の幹線配線を始点とし前記幹線配線に直交する幹線始点支線と、セル内のピンを始点とし前記幹線配線に直交するように延びるピン始点支線とを発生する始点支線発生手段と、
発生された前記幹線始点支線と発生された前記ピン始点支線とに関する発生支線情報及び前記配線設計情報に基づき、発生された前記幹線始点支線と発生された前記ピン始点支線が他の配線に重ならぬように最短距離で接続する最短距離接続手段と
を具備することを特徴とする半導体集積回路の配線設計装置。 - 前記最短距離接続手段は、前記幹線始点支線または前記ピン始点支線が他の配線と重なる場合には、前記幹線始点支線と前記ピン始点支線に直交する接続線を発生させて前記幹線始点支線と前記ピン始点支線とを接続することを特徴とする請求項1に記載の半導体集積回路の配線設計装置。
- 前記最短距離接続手段は、複数本の幹線配線に最も近接するセルのピンと幹線配線との間については、発生された前記幹線始点支線と発生された前記ピン始点支線とを直接接続した直線支線により接続を行うことを特徴とする請求項1または2に記載の半導体集積回路の配線設計装置。
- 同じ大きさのセルであって、セル内の同じ位置にピンが配置されているセルが縦横に複数並べられた半導体集積回路について配線設計を行うことを特徴とする請求項1乃至3のいずれか1項に記載の半導体集積回路の配線設計装置。
- 前記始点支線発生手段は、
前記複数の幹線配線から数えて第1行目のセルにおけるピンと接続する幹線始点支線に隣接させて、複数の幹線配線から数えて第2行目のセルにおけるピンと接続する幹線始点支線を発生させ、
前記複数の幹線配線から数えて第2行目のセルにおけるピンと接続する幹線始点支線に隣接させて、複数の幹線配線から数えて第3行目のセルにおけるピンと接続する幹線始点支線を発生させ、
以下同様に、前行のセルにおけるピンと接続する幹線始点支線と次行のセルにおけるピンと接続する幹線始点支線とを隣接させて幹線始点支線を発生させることを特徴とする請求項4に記載の半導体集積回路の配線設計装置。 - 前記始点支線発生手段は、前記幹線始点支線または前記ピン始点支線が他の配線と重なる場合には、セルを横方向にシフトさせてシフトした位置のピンと複数の幹線配線との間で支線を発生させることを特徴とする請求項4または5に記載の半導体集積回路の配線設計装置。
- 前記始点支線発生手段は、セルの大きさに応じてシフト量を決定してシフトを行うことを特徴とする請求項6に記載の半導体集積回路の配線設計装置。
- コンピュータを、
セルの位置情報及び大きさ情報、前記セル内のピンの位置情報及び大きさ情報、幹線配線の位置情報及び大きさ情報を含む配線設計情報に基づき、複数の幹線配線中の所定数本の幹線配線を始点とし前記幹線配線に直交する幹線始点支線と、セル内のピンを始点とし前記幹線配線に直交するように延びるピン始点支線とを発生する始点支線発生手段、
発生された前記幹線始点支線と発生された前記ピン始点支線とに関する発生支線情報及び前記配線設計情報に基づき、発生された前記幹線始点支線と発生された前記ピン始点支線が他の配線に重ならぬように最短距離で接続する最短距離接続手段
として機能させることを特徴とする半導体集積回路の配線設計用プログラム。 - 前記コンピュータを前記最短距離接続手段として、
前記幹線始点支線または前記ピン始点支線が他の配線と重なる場合には、前記幹線始点支線と前記ピン始点支線に直交する接続線を発生させて前記幹線始点支線と前記ピン始点支線とを接続するように機能させることを特徴とする請求項8に記載の半導体集積回路の配線設計用プログラム。 - 前記コンピュータを前記最短距離接続手段として、
複数本の幹線配線に最も近接するセルのピンと幹線配線との間については、発生された前記幹線始点支線と発生された前記ピン始点支線とを直接接続した直線支線により接続を行うように機能させることを特徴とする請求項8または9に記載の半導体集積回路の配線設計用プログラム。 - 同じ大きさのセルであって、セル内の同じ位置にピンが配置されているセルが縦横に複数並べられた半導体集積回路について配線設計を行うことを特徴とする請求項8乃至10のいずれか1項に記載の半導体集積回路の配線設計用プログラム。
- 前記コンピュータを前記始点支線発生手段として、
前記複数の幹線配線から数えて第1行目のセルにおけるピンと接続する幹線始点支線に隣接させて、複数の幹線配線から数えて第2行目のセルにおけるピンと接続する幹線始点支線を発生させ、
前記複数の幹線配線から数えて第2行目のセルにおけるピンと接続する幹線始点支線に隣接させて、複数の幹線配線から数えて第3行目のセルにおけるピンと接続する幹線始点支線を発生させ、
以下同様に、前行のセルにおけるピンと接続する幹線始点支線と次行のセルにおけるピンと接続する幹線始点支線とを隣接させて幹線始点支線を発生させるように機能させることを特徴とする請求項12に記載の半導体集積回路の配線設計用プログラム。 - 前記コンピュータを前記始点支線発生手段として、
前記幹線始点支線または前記ピン始点支線が他の配線と重なる場合には、セルを横方向にシフトさせてシフトした位置のピンと複数の幹線配線との間で支線を発生させるように機能させることを特徴とする請求項11または12に記載の半導体集積回路の配線設計用プログラム。 - 前記コンピュータを前記始点支線発生手段として、セルの大きさに応じてシフト量を決定してシフトを行うように機能させることを特徴とする請求項13に記載の半導体集積回路の配線設計用プログラム。
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JP2019125804A JP7139552B2 (ja) | 2019-07-05 | 2019-07-05 | 半導体集積回路の配線設計装置及び半導体集積回路の配線設計用プログラム |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN116956810A (zh) * | 2023-08-01 | 2023-10-27 | 北京华大九天科技股份有限公司 | 布线方法及装置、计算装置和存储介质 |
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JPH02278748A (ja) * | 1989-04-19 | 1990-11-15 | Matsushita Electric Ind Co Ltd | 電源配線方法 |
JPH02305472A (ja) * | 1989-05-19 | 1990-12-19 | Fujitsu Ltd | Cpu内蔵ゲートアレイおよびその製造方法 |
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-
2019
- 2019-07-05 JP JP2019125804A patent/JP7139552B2/ja active Active
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