JPH0571137B2 - - Google Patents
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- JPH0571137B2 JPH0571137B2 JP18815785A JP18815785A JPH0571137B2 JP H0571137 B2 JPH0571137 B2 JP H0571137B2 JP 18815785 A JP18815785 A JP 18815785A JP 18815785 A JP18815785 A JP 18815785A JP H0571137 B2 JPH0571137 B2 JP H0571137B2
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- wiring
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- metal wiring
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- 239000002184 metal Substances 0.000 claims description 46
- 239000004065 semiconductor Substances 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 15
- 230000010354 integration Effects 0.000 description 11
- 238000000034 method Methods 0.000 description 8
- 239000011295 pitch Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、多層メタル配線を用いたポリセル
（ビルデイングブロツク）レイアウト方式によつ
て形成される半導体集積回路装置に関するもの
で、特にそのパターンレイアウトに係わる。
（ビルデイングブロツク）レイアウト方式によつ
て形成される半導体集積回路装置に関するもの
で、特にそのパターンレイアウトに係わる。
〔発明の技術的背景〕
従来、この種の半導体集積回路装置として、本
出願人による特願昭59−44602号、「半導体集積回
路装置」に、２層の金属配線を用いて動作速度の
高速化と高集積化を図つたものが提案されてい
る。第４図は、上記特願昭59−44602号における
第４図に示したポリセルレイアウト方式の半導体
集積回路装置を示している。なお、この第４図で
は図面を見やすくするために、前記出願の第４図
を模式化しており、同一部分には同じ符号を付し
ている。この半導体集積回路装置では、配線層と
して第１層の金属配線層、第２層の金属配線層、
およびゲート電極として用いるポリシリコン層か
ら成る異なる３種の配線層を用いている。このよ
うなポリセルレイアウト方式の半導体集積回路装
置における単位セルのパターンレイアウト例（イ
ンバータ）を第５図ａ，ｂ（特願昭59−44602号の
第５図ａ，ｂに対応）に示す。
出願人による特願昭59−44602号、「半導体集積回
路装置」に、２層の金属配線を用いて動作速度の
高速化と高集積化を図つたものが提案されてい
る。第４図は、上記特願昭59−44602号における
第４図に示したポリセルレイアウト方式の半導体
集積回路装置を示している。なお、この第４図で
は図面を見やすくするために、前記出願の第４図
を模式化しており、同一部分には同じ符号を付し
ている。この半導体集積回路装置では、配線層と
して第１層の金属配線層、第２層の金属配線層、
およびゲート電極として用いるポリシリコン層か
ら成る異なる３種の配線層を用いている。このよ
うなポリセルレイアウト方式の半導体集積回路装
置における単位セルのパターンレイアウト例（イ
ンバータ）を第５図ａ，ｂ（特願昭59−44602号の
第５図ａ，ｂに対応）に示す。
上記のような構成において、単位セルへの入力
信号は、ゲート電極としてのポリシリコン層を介
してセル内に入力され、このセルからの出力信号
は、第２層の金属配線層を介して外部に導出され
る。上記第２層の金属配線層には、コンタクトホ
ールを介して第１層の金属配線層が接続される。
この第１層の金属配線層には、同一配線チヤネル
領域内でコンタクトホールを介してポリシリコン
層に接続されて次段のセル列における単位セルの
入力端に配線、あるいはコンタクトホールを介し
て再び第２層の金属配線層を介してセル列を横切
り、次段の配線領域へ配線される。このようにし
て所定の配線チヤネル領域へ配線された第２層の
金属配線層による信号線は、前述した配線チヤネ
ル領域内と同様に第１層の金属配線層を介して他
のポリシリコン層に接続され、他のセルへ入力信
号を供給する。
信号は、ゲート電極としてのポリシリコン層を介
してセル内に入力され、このセルからの出力信号
は、第２層の金属配線層を介して外部に導出され
る。上記第２層の金属配線層には、コンタクトホ
ールを介して第１層の金属配線層が接続される。
この第１層の金属配線層には、同一配線チヤネル
領域内でコンタクトホールを介してポリシリコン
層に接続されて次段のセル列における単位セルの
入力端に配線、あるいはコンタクトホールを介し
て再び第２層の金属配線層を介してセル列を横切
り、次段の配線領域へ配線される。このようにし
て所定の配線チヤネル領域へ配線された第２層の
金属配線層による信号線は、前述した配線チヤネ
ル領域内と同様に第１層の金属配線層を介して他
のポリシリコン層に接続され、他のセルへ入力信
号を供給する。
前記第４図および第５図ａ，ｂに示したように
配線方式の特徴は、以下に列挙するようなもので
ある。
配線方式の特徴は、以下に列挙するようなもので
ある。
(1) 単位セルからの出力信号線は、必ず第２層の
金属配線層とする。
金属配線層とする。
(2) 単位セルへの入力信号線は、ゲート電極に用
いるポリシリコン層とする。
いるポリシリコン層とする。
(3) セル列と水平方向に第１層の金属配線層、垂
直方向に第２層の金属配線層およびポリシリコ
ン層を用いる。
直方向に第２層の金属配線層およびポリシリコ
ン層を用いる。
(4) セル列を横切る配線には第２層の金属配線層
を用いる。
を用いる。
(5) ポリシリコン層には最終的にセルに入力され
る配線のみに用いられ、それ以外の配線には用
いない。
る配線のみに用いられ、それ以外の配線には用
いない。
(6) 第２層の金属配線層によるスルー配線（セル
列を横切る配線）は、セル上の第２層金属配線
層を用いていない領域（スルー配線禁止領域）
を通過する。
列を横切る配線）は、セル上の第２層金属配線
層を用いていない領域（スルー配線禁止領域）
を通過する。
なお、前記ポリセルレイアウト方式における単
位セルの配置および配線経路の決定に、CADに
よる自動配置配線を用いる場合には、各配線の中
心線は所定の単位格子上に合致される。また、前
記金属配線層は、第１層と第２層とを入れ換えて
も同じである。
位セルの配置および配線経路の決定に、CADに
よる自動配置配線を用いる場合には、各配線の中
心線は所定の単位格子上に合致される。また、前
記金属配線層は、第１層と第２層とを入れ換えて
も同じである。
ところで、一般に自動配置配線によるポリセル
レイアウト方式の最小単位格子の大きさは、配線
の最小ピツチで決定される。すなわち、セル列と
水平方向（Ｘ方向）は第１層金属配線層の配線ピ
ツチ、セル列と垂直方向（Ｙ方向）は第２層金属
配線層およびポリシリコンの配線ピツチにより決
定される。ここで、第２層金属配線層は、その最
小配線幅および第１層金属配線層とのコンタクト
に要する幅がそれぞれ、ポリシリコン層の最小配
線幅およびコンタクトに要する幅に比べて大き
く、配線ピツチも大きくなる。このため、通常、
Ｙ方向の最小単位格子の大きさはポリシリコン層
の配線ピツチで決定される。この場合、第２層金
属配線層の配線ピツチは、ポリシリコン層の配線
ピツチによるＹ方向の最小単位格子幅の２倍に設
定されることが多い。
レイアウト方式の最小単位格子の大きさは、配線
の最小ピツチで決定される。すなわち、セル列と
水平方向（Ｘ方向）は第１層金属配線層の配線ピ
ツチ、セル列と垂直方向（Ｙ方向）は第２層金属
配線層およびポリシリコンの配線ピツチにより決
定される。ここで、第２層金属配線層は、その最
小配線幅および第１層金属配線層とのコンタクト
に要する幅がそれぞれ、ポリシリコン層の最小配
線幅およびコンタクトに要する幅に比べて大き
く、配線ピツチも大きくなる。このため、通常、
Ｙ方向の最小単位格子の大きさはポリシリコン層
の配線ピツチで決定される。この場合、第２層金
属配線層の配線ピツチは、ポリシリコン層の配線
ピツチによるＹ方向の最小単位格子幅の２倍に設
定されることが多い。
第６図は、このような配線パターン例を示して
いる。第６図において、破線３１，３１，……は
Ｘ方向の単位格子、一点鎖線３２，３２，……は
Ｙ方向の単位格子、３３は第１層金属配線層、３
４は第２層金属配線層、３５はポリシリコン配線
層である。
いる。第６図において、破線３１，３１，……は
Ｘ方向の単位格子、一点鎖線３２，３２，……は
Ｙ方向の単位格子、３３は第１層金属配線層、３
４は第２層金属配線層、３５はポリシリコン配線
層である。
上述したように単位格子および配線ピツチがそ
れぞれ決定されると、第７図に示すように第２層
金属配線層の配線可能な単位格子は、ポリシリコ
ン配線層における単位格子３１，３１，……の中
から１本おきに選択される（二点鎖線で示す）こ
とになる。ところが、同一セルライブラリ（予め
用意された基本論理回路）を使用したセル１１ｋ
と１１ｌとが上記第７図に示すように、単位格子
の奇数倍ずれた位置に配置された場合には、スル
ー配線として第２層金属配線が通過するとセル上
の位置がセル１１ｋと１１ｌとで異なる。このた
め、セルライブラリのパターンを設計する際には
この点を考慮して第２層金属配線層を使用するこ
とによるスルー配線の禁止領域が極力少なくなる
ようにする必要がある。なお、第２層金属配線層
は、出力タツプとしてセル内に必要不可欠である
ことは言うまでもない。
れぞれ決定されると、第７図に示すように第２層
金属配線層の配線可能な単位格子は、ポリシリコ
ン配線層における単位格子３１，３１，……の中
から１本おきに選択される（二点鎖線で示す）こ
とになる。ところが、同一セルライブラリ（予め
用意された基本論理回路）を使用したセル１１ｋ
と１１ｌとが上記第７図に示すように、単位格子
の奇数倍ずれた位置に配置された場合には、スル
ー配線として第２層金属配線が通過するとセル上
の位置がセル１１ｋと１１ｌとで異なる。このた
め、セルライブラリのパターンを設計する際には
この点を考慮して第２層金属配線層を使用するこ
とによるスルー配線の禁止領域が極力少なくなる
ようにする必要がある。なお、第２層金属配線層
は、出力タツプとしてセル内に必要不可欠である
ことは言うまでもない。
第８図は、スルー配線禁止領域と配線との関係
を示している。第８図において、３６，３６，…
…はスルー配線禁止領域、３７は出力タツプであ
る。セル列１１1，１１2，１１3，……上を通過
する配線（第２層金属配線層）は、出力タツプ３
７が存在するスルー配線禁止領域３６を避けて配
線される。
を示している。第８図において、３６，３６，…
…はスルー配線禁止領域、３７は出力タツプであ
る。セル列１１1，１１2，１１3，……上を通過
する配線（第２層金属配線層）は、出力タツプ３
７が存在するスルー配線禁止領域３６を避けて配
線される。
ところで、出力配線は、セル内の単位格子の端
から奇数本目の単位格子が選択されるか偶数本目
が選択されるかは不明であるから、上記出力タツ
プは奇数あるいは偶数のいずれが選択されても接
続可能に配置する必要がある。このことは、隣接
する２つの単位格子にも当てはまり、出力タツプ
によるスルー配線禁止領域の最小値は、単位格子
２つ分の幅であることは明らかである。ところ
が、不用意に出力タツプを配置するとスルー配線
禁止領域が単位格子の３本以上を必要とする場合
があり、このようにスルー配線禁止領域が多くな
ると次のような種々の欠点が生ずる。
から奇数本目の単位格子が選択されるか偶数本目
が選択されるかは不明であるから、上記出力タツ
プは奇数あるいは偶数のいずれが選択されても接
続可能に配置する必要がある。このことは、隣接
する２つの単位格子にも当てはまり、出力タツプ
によるスルー配線禁止領域の最小値は、単位格子
２つ分の幅であることは明らかである。ところ
が、不用意に出力タツプを配置するとスルー配線
禁止領域が単位格子の３本以上を必要とする場合
があり、このようにスルー配線禁止領域が多くな
ると次のような種々の欠点が生ずる。
まず第１に、セル列上にスルー配線が可能な本
数よりも実際のスルー配線の本数の方が多くなつ
た場合、単位セルと単位セルとの間にスルー配線
専用のスルー配線領域を形成する必要があり、集
積度を損なう。
数よりも実際のスルー配線の本数の方が多くなつ
た場合、単位セルと単位セルとの間にスルー配線
専用のスルー配線領域を形成する必要があり、集
積度を損なう。
第２に、スルー配線位置の選択が制限されてし
まうため、配線アルゴリズムの最適化が困難とな
り、集積度を損なう。
まうため、配線アルゴリズムの最適化が困難とな
り、集積度を損なう。
第３として、スルー配線位置の制限が多いとセ
ル列と平行方向の配線数が増加し、集積度を損な
うとともに動作速度の低下を招く。
ル列と平行方向の配線数が増加し、集積度を損な
うとともに動作速度の低下を招く。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、多層金属配線
を用いたポリセル自動レイアウト方式におけるセ
ル内の出力タツプの位置を最適化することによ
り、セル上を通過するスルー配線に対する禁止領
域を最小限に押さえ、集積度を向上できる半導体
集積回路装置を提供することである。
もので、その目的とするところは、多層金属配線
を用いたポリセル自動レイアウト方式におけるセ
ル内の出力タツプの位置を最適化することによ
り、セル上を通過するスルー配線に対する禁止領
域を最小限に押さえ、集積度を向上できる半導体
集積回路装置を提供することである。
すなわち、この発明の半導体集積回路装置は、
各種機能回路を収納した単位セルによつて形成さ
れる複数のセル列と、これら各セル列間に単位格
子を基準にして配設され第１層の金属配線層、第
２層の金属配線層、および各種機能回路のゲート
電極を形成する配線層とがそれぞれ形成される配
線領域と、上記単位セルからの出力信号をこのセ
ル外へ導出するための上記第１層金属配線層から
成る出力タツプとを備えており、最小単位格子幅
が上記第１あるいは第２金属配線層の最小幅の２
分の１と最小スペース幅との和より大きいか等し
くなる様に設定し、上記出力タツプを出力タツプ
と交差しない最短距離にある単位格子までの距離
が、０と上記第１あるいは第２金属配線層の最小
幅の２分の１との間になる如く配置したものであ
る。
各種機能回路を収納した単位セルによつて形成さ
れる複数のセル列と、これら各セル列間に単位格
子を基準にして配設され第１層の金属配線層、第
２層の金属配線層、および各種機能回路のゲート
電極を形成する配線層とがそれぞれ形成される配
線領域と、上記単位セルからの出力信号をこのセ
ル外へ導出するための上記第１層金属配線層から
成る出力タツプとを備えており、最小単位格子幅
が上記第１あるいは第２金属配線層の最小幅の２
分の１と最小スペース幅との和より大きいか等し
くなる様に設定し、上記出力タツプを出力タツプ
と交差しない最短距離にある単位格子までの距離
が、０と上記第１あるいは第２金属配線層の最小
幅の２分の１との間になる如く配置したものであ
る。
〔発明の実施例〕
以下、この発明の一実施例について図面を参照
して説明する。第１図は、出力配線として用いら
れる金属層の設計基準（あるいはプロセス基準）
による最小幅、最小スペース幅、ならびにセル内
における出力タツプ、およびセル上を通過するス
ルー配線をそれぞれ示している。なお、これらの
金属層は全て同一のものである。
して説明する。第１図は、出力配線として用いら
れる金属層の設計基準（あるいはプロセス基準）
による最小幅、最小スペース幅、ならびにセル内
における出力タツプ、およびセル上を通過するス
ルー配線をそれぞれ示している。なお、これらの
金属層は全て同一のものである。
ここで、金属層の最小幅の２分の１をＷ、最小
スペース幅をＳ、最小単位格子幅をPxと定義す
る。また、出力タツプのＸ方向の端から出力タツ
プと交差しない最短距離にある単位格子までの距
離をΔXとする。なお、３１ｍ，３１ｎ，３１
ｏ，３１ｐは単位格子、３７は出力タツプ、３８
はスルー配線である。
スペース幅をＳ、最小単位格子幅をPxと定義す
る。また、出力タツプのＸ方向の端から出力タツ
プと交差しない最短距離にある単位格子までの距
離をΔXとする。なお、３１ｍ，３１ｎ，３１
ｏ，３１ｐは単位格子、３７は出力タツプ、３８
はスルー配線である。
前述したように、出力配線用として予定される
単位格子には最低限隣接した２つ以上を必要とす
るから、第１図における単位格子３１ｏ，３１ｐ
を出力配線用単位格子とする。
単位格子には最低限隣接した２つ以上を必要とす
るから、第１図における単位格子３１ｏ，３１ｐ
を出力配線用単位格子とする。
まず、ΔXの最大値について考察する。出力配
線が単位格子３１ｏあるいは３１ｐのいずれが選
択された場合にも出力タツプ３７と出力配線とが
接続されることが必要であるので、 ΔX≦Ｗ ……(1) となる。次にΔXの最小値について考察する。単
位格子３１ｎ上を通過するスルー配線３８と出力
タツプ３７とのスペースは前記最小スペース幅Ｓ
以上必要であることから、次式(2)が導かれる。
線が単位格子３１ｏあるいは３１ｐのいずれが選
択された場合にも出力タツプ３７と出力配線とが
接続されることが必要であるので、 ΔX≦Ｗ ……(1) となる。次にΔXの最小値について考察する。単
位格子３１ｎ上を通過するスルー配線３８と出力
タツプ３７とのスペースは前記最小スペース幅Ｓ
以上必要であることから、次式(2)が導かれる。
ΔX＋（Px−Ｗ）≧Ｓ ……(2)
前式(2)より、
ΔX≧Ｗ＋Ｓ−Px ……(3)
となる。前式(1)、(3)より、
(a) Px＞Ｗ＋Ｓの場合、「Ｗ＋Ｓ−Px＜０」で
あるので、「０≦ΔX≦Ｗ」が成立する。
あるので、「０≦ΔX≦Ｗ」が成立する。
(b) Px＝Ｗ＋Ｓの場合、「０≦ΔX≦Ｗ」は明ら
かである。
かである。
(c) Px＜Ｗ＋Ｓの場合、「Ｗ＋Ｓ−Px≦ΔX≦
Ｗ」であるので簡明な条件は得られない。
Ｗ」であるので簡明な条件は得られない。
以上のように、(c)の条件の場合では、ΔXが簡
明な式で得られないため、出力タツプ３７をセル
１１ｍ上に配置する際には各設計基準および単位
格子基準等を常に考慮する必要がある。これに対
し、(a)，(b)に示した条件では、ΔXは０より大き
く、Ｗより小さい値であるから、出力タツプ３７
は隣接する単位格子に接するか、もしくは出力配
線に用いる金属層の幅の1/2以内の距離だけ離し
て配置すれば良く、出力タツプ３７の配置のしか
たは簡明である。
明な式で得られないため、出力タツプ３７をセル
１１ｍ上に配置する際には各設計基準および単位
格子基準等を常に考慮する必要がある。これに対
し、(a)，(b)に示した条件では、ΔXは０より大き
く、Ｗより小さい値であるから、出力タツプ３７
は隣接する単位格子に接するか、もしくは出力配
線に用いる金属層の幅の1/2以内の距離だけ離し
て配置すれば良く、出力タツプ３７の配置のしか
たは簡明である。
上記(a)，(b)の条件のもと、つまり、「Px≧Ｗ＋
Ｓ」の条件で「０≦ΔX≦Ｗ」とするべく出力タ
ツプ３７を配置した場合、スルー配線３８の禁止
領域は、第２図に示す斜線の領域３９となる。こ
の場合には禁止される単位格子は、３０ｏ，３０
ｐの２本のみとなり最小となり得る。従つて、出
力タツプ３７の位置を最適化でき、集積度の向上
を図れる。この時、出力タツプ３７と出力配線４
０とは図示するように結合される。
Ｓ」の条件で「０≦ΔX≦Ｗ」とするべく出力タ
ツプ３７を配置した場合、スルー配線３８の禁止
領域は、第２図に示す斜線の領域３９となる。こ
の場合には禁止される単位格子は、３０ｏ，３０
ｐの２本のみとなり最小となり得る。従つて、出
力タツプ３７の位置を最適化でき、集積度の向上
を図れる。この時、出力タツプ３７と出力配線４
０とは図示するように結合される。
第３図ａ〜ｆはそれぞれ、上述した各条件にお
けるスルー配線３８と出力タツプ３７および出力
配線４０との関係を示している。ａ図は、Px＝
Ｗ＋Ｓ、ΔX＜０の場合を示しており、この条件
ではスルー配線３８と出力タツプ３７とが接近し
すぎてしまうため、単位格子３１ｎ，３１ｏ，３
１ｐ上をスルー配線３８の禁止領域とする必要が
ある。従つて、集積度が低下する。
けるスルー配線３８と出力タツプ３７および出力
配線４０との関係を示している。ａ図は、Px＝
Ｗ＋Ｓ、ΔX＜０の場合を示しており、この条件
ではスルー配線３８と出力タツプ３７とが接近し
すぎてしまうため、単位格子３１ｎ，３１ｏ，３
１ｐ上をスルー配線３８の禁止領域とする必要が
ある。従つて、集積度が低下する。
また、ｂ図はPx＝Ｗ＋Ｓ、ΔX＝０、ｃ図は
Px＝Ｗ＋Ｓ、０＜ΔX＜Ｗ、およびｄ図はPx＝
Ｗ＋Ｓ、ΔX＝Ｗの場合をそれぞれ示している。
この条件であればスルー配線３８を禁止すべき単
位格子は３１ｏ，３１ｐのみであり、出力タツプ
３７の配置を最適化できる。
Px＝Ｗ＋Ｓ、０＜ΔX＜Ｗ、およびｄ図はPx＝
Ｗ＋Ｓ、ΔX＝Ｗの場合をそれぞれ示している。
この条件であればスルー配線３８を禁止すべき単
位格子は３１ｏ，３１ｐのみであり、出力タツプ
３７の配置を最適化できる。
ｅ図は、Px＝Ｗ＋Ｓ、ΔX＞Ｗの場合を示して
いる。この条件では、単位格子３１ｏ，３１ｐ上
がスルー配線３８の禁止領域となり、集積度の点
では問題ないが、出力タツプ３７と出力配線４０
とが接続されない。
いる。この条件では、単位格子３１ｏ，３１ｐ上
がスルー配線３８の禁止領域となり、集積度の点
では問題ないが、出力タツプ３７と出力配線４０
とが接続されない。
ｆ図は、Px＜Ｗ＋Ｓ、ΔX＝０の場合を示して
いる。この条件では、出力タツプ３７とスルー配
線３８とが接近しすぎてしまうため、単位格子３
１ｎ，３１ｏ，３１ｐ上をスルー配線３８の禁止
領域とする必要があり、集積度が低下する。
いる。この条件では、出力タツプ３７とスルー配
線３８とが接近しすぎてしまうため、単位格子３
１ｎ，３１ｏ，３１ｐ上をスルー配線３８の禁止
領域とする必要があり、集積度が低下する。
従つて、上記第３図ｂ，ｃ，ｄに示した各条件
を選択すれば、スルー配線３８と出力タツプ３７
および出力配線４０との関係を最適化でき、集積
度を向上できる。
を選択すれば、スルー配線３８と出力タツプ３７
および出力配線４０との関係を最適化でき、集積
度を向上できる。
以上説明したように、この発明によれば、多層
金属配線を用いたポリセルレイアウト方式におけ
る出力タツプの位置を最適化することにより、セ
ル上を通過するスルー配線に対する禁止領域を最
小限に押さえ、集積度を向上できる半導体集積回
路装置が得られる。
金属配線を用いたポリセルレイアウト方式におけ
る出力タツプの位置を最適化することにより、セ
ル上を通過するスルー配線に対する禁止領域を最
小限に押さえ、集積度を向上できる半導体集積回
路装置が得られる。
第１図はこの発明の一実施例に係わる半導体集
積回路装置について説明するためのパターン平面
図、第２図はスルー配線の禁止領域を示すパター
ン平面図、第３図は各条件におけるスルー配線と
出力タツプおよび出力配線との関係を示すパター
ン平面図、第４図ないし第８図はそれぞれ従来の
半導体集積回路装置について説明するための図で
ある。 １１ａ，１１ｂ，１１ｃ……単位セル、１１1，
１１2，１１3……セル列、１２1，１２2，１２3…
…配線領域、３１ｍ，３１ｎ，３１ｏ，３１ｐ…
…単位格子、３７……出力タツプ、３８……スル
ー配線、３９……スルー配線禁止領域、４０……
出力配線、Px……最小単位格子幅、Ｗ……金属
配線層の最小幅の２分の１、Ｓ……最小スペース
幅、ΔX……出力タツプと交差しない最短距離に
ある単位格子までの距離。
積回路装置について説明するためのパターン平面
図、第２図はスルー配線の禁止領域を示すパター
ン平面図、第３図は各条件におけるスルー配線と
出力タツプおよび出力配線との関係を示すパター
ン平面図、第４図ないし第８図はそれぞれ従来の
半導体集積回路装置について説明するための図で
ある。 １１ａ，１１ｂ，１１ｃ……単位セル、１１1，
１１2，１１3……セル列、１２1，１２2，１２3…
…配線領域、３１ｍ，３１ｎ，３１ｏ，３１ｐ…
…単位格子、３７……出力タツプ、３８……スル
ー配線、３９……スルー配線禁止領域、４０……
出力配線、Px……最小単位格子幅、Ｗ……金属
配線層の最小幅の２分の１、Ｓ……最小スペース
幅、ΔX……出力タツプと交差しない最短距離に
ある単位格子までの距離。
Claims (1)
- １ 各種機能回路を収納した単位セルによつて形
成される複数のセル列と、これら各セル列間に単
位格子を基準にして配設され第１層の金属配線
層、第２層の金属配線層、および各種機能回路の
ゲート電極を形成する配線層とがそれぞれ形成さ
れる配線領域と、上記単位セルからの出力信号を
このセル外へ導出するための上記第１層金属配線
層から成る出力タツプとを具備し、最小単位格子
幅が上記第１あるいは第２金属配線層の最小幅の
２分の１と最小スペース幅との和より大きいか等
しくなる様に設定し、上記出力タツプを出力タツ
プと交差しない最短距離にある単位格子までの距
離が、０と上記第１あるいは第２金属配線層の最
小幅の２分の１との間になる如く配置することを
特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18815785A JPS6247148A (ja) | 1985-08-27 | 1985-08-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18815785A JPS6247148A (ja) | 1985-08-27 | 1985-08-27 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6247148A JPS6247148A (ja) | 1987-02-28 |
| JPH0571137B2 true JPH0571137B2 (ja) | 1993-10-06 |
Family
ID=16218750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18815785A Granted JPS6247148A (ja) | 1985-08-27 | 1985-08-27 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6247148A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007043049A (ja) | 2004-12-20 | 2007-02-15 | Matsushita Electric Ind Co Ltd | セル、スタンダードセル、スタンダードセル配置方法、スタンダードセルライブラリ、ならびに半導体集積回路 |
| US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
| US7956421B2 (en) | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
| US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
| US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
| US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| US7939443B2 (en) | 2008-03-27 | 2011-05-10 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| SG10201608214SA (en) | 2008-07-16 | 2016-11-29 | Tela Innovations Inc | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
-
1985
- 1985-08-27 JP JP18815785A patent/JPS6247148A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6247148A (ja) | 1987-02-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |