JPH07249747A - スタンダードセルを有する半導体装置 - Google Patents
スタンダードセルを有する半導体装置Info
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- JPH07249747A JPH07249747A JP3836494A JP3836494A JPH07249747A JP H07249747 A JPH07249747 A JP H07249747A JP 3836494 A JP3836494 A JP 3836494A JP 3836494 A JP3836494 A JP 3836494A JP H07249747 A JPH07249747 A JP H07249747A
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- cell
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- standard cell
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Abstract
(57)【要約】
【目的】 回路のレイアウトに有効なスタンダードセル
を有する半導体装置を提供する。 【構成】 Ｎチャネルトランジスタ及びＰチャネルトラ
ンジスタがドレイン電極領域と接地電極領域との間でチ
ャネル幅方向に配置された基本セルを含むスタンダード
セルを有する半導体装置であって、上記チャネル幅方向
サイズは変化させずチャネル長方向に上記Ｎ，Ｐチャネ
ルトランジスタのレイアウトを伸長した第１基本セル１
と、上記チャネル幅方向サイズが一定である上記基本セ
ルを上記ドレイン電極領域もしくは接地電極領域を対象
部位としてチャネル幅方向へ自然数倍伸長させた第２基
本セル２とを備えた。
を有する半導体装置を提供する。 【構成】 Ｎチャネルトランジスタ及びＰチャネルトラ
ンジスタがドレイン電極領域と接地電極領域との間でチ
ャネル幅方向に配置された基本セルを含むスタンダード
セルを有する半導体装置であって、上記チャネル幅方向
サイズは変化させずチャネル長方向に上記Ｎ，Ｐチャネ
ルトランジスタのレイアウトを伸長した第１基本セル１
と、上記チャネル幅方向サイズが一定である上記基本セ
ルを上記ドレイン電極領域もしくは接地電極領域を対象
部位としてチャネル幅方向へ自然数倍伸長させた第２基
本セル２とを備えた。
Description
【０００１】
【産業上の利用分野】本発明は、マスタースライスのス
タンダードセルを有する半導体装置に関し、詳しくはス
タンダードセルを構成するベーシックセルの構造及び該
ベーシックセルを配置、配線した半導体装置に関する。
タンダードセルを有する半導体装置に関し、詳しくはス
タンダードセルを構成するベーシックセルの構造及び該
ベーシックセルを配置、配線した半導体装置に関する。
【０００２】
【従来の技術とその課題】一般にスタンダードセルを構
成するベーシックセルは、図５の（ａ）に示す構造をな
し、かつドレイン電極（以下、ＶＤＤと記す）、接地電
極（以下、ＧＮＤと記す）のＹ方向の長さを統一し、セ
ルの回路構成に応じてＸ方向に伸長するレイアウト構成
をとる。尚、Ｙ方向とは、ベーシックセルを構成するト
ランジスタのチャネル幅（トランジスタ幅ともいう）方
向、換言すると高さ方向をいい、Ｘ方向とはチャネル長
方向をいう。例えば、インバータにおいてトランジスタ
幅Ｗが２倍になったとき、図５の（ｂ）に示すようにＸ
方向にセルを伸長しトランジスタを分割したレイアウト
となっている。又、従来にあっても電源ラインをＹ方向
へ伸長しＹ方向高さの異なるセルを作ったものもある
が、配線領域にデッド領域が発生し、かつセルのＸ方向
の接続において電源の接続が屈曲しセルの配置面積をロ
スするという問題が生じる。又、図５の（ｄ）には、図
５及び図６に示す図の凡例を示している。
成するベーシックセルは、図５の（ａ）に示す構造をな
し、かつドレイン電極（以下、ＶＤＤと記す）、接地電
極（以下、ＧＮＤと記す）のＹ方向の長さを統一し、セ
ルの回路構成に応じてＸ方向に伸長するレイアウト構成
をとる。尚、Ｙ方向とは、ベーシックセルを構成するト
ランジスタのチャネル幅（トランジスタ幅ともいう）方
向、換言すると高さ方向をいい、Ｘ方向とはチャネル長
方向をいう。例えば、インバータにおいてトランジスタ
幅Ｗが２倍になったとき、図５の（ｂ）に示すようにＸ
方向にセルを伸長しトランジスタを分割したレイアウト
となっている。又、従来にあっても電源ラインをＹ方向
へ伸長しＹ方向高さの異なるセルを作ったものもある
が、配線領域にデッド領域が発生し、かつセルのＸ方向
の接続において電源の接続が屈曲しセルの配置面積をロ
スするという問題が生じる。又、図５の（ｄ）には、図
５及び図６に示す図の凡例を示している。
【０００３】さらにインバータがバッファとなるとき、
図５の（ｃ）に示すように、さらにＸ方向にセルを伸長
する。ここで図５の（ｂ）の場合、ベーシックセルのＶ
ＤＤ、ＧＮＤの部分以外を配線領域と考えるとき、配線
使用層をメタル１、メタル２、メタル１とメタル２とを
接続するバイア（ｖｉａ）と想定すると、図６に示すよ
うにフィールド、ポリ層つまりトランジスタ領域のＹ方
向へのはみ出しも可能となるが、セル間の配線領域がは
み出し領域１００より狭いとき、図７において配線領域
Ａに示すようにベーシックセル間隔がはみ出し領域１０
０の配置制限により決定される欠点がある。又、はみ出
し領域は、メタル１、コンタクト層が配線領域であるた
め使用できないので、トランジスタ幅Ｗの拡張のみ（フ
ィールド、ポリ）の、はみ出しが可能でかつ、トランジ
スタのソース、ドレイン領域にコンタクトがとれないた
め、大きいトランジスタ幅のとき、図６に示すようにフ
ィールド幅に対するコンタクトの配置により、トランジ
スタ特性が変動する可能性がある。
図５の（ｃ）に示すように、さらにＸ方向にセルを伸長
する。ここで図５の（ｂ）の場合、ベーシックセルのＶ
ＤＤ、ＧＮＤの部分以外を配線領域と考えるとき、配線
使用層をメタル１、メタル２、メタル１とメタル２とを
接続するバイア（ｖｉａ）と想定すると、図６に示すよ
うにフィールド、ポリ層つまりトランジスタ領域のＹ方
向へのはみ出しも可能となるが、セル間の配線領域がは
み出し領域１００より狭いとき、図７において配線領域
Ａに示すようにベーシックセル間隔がはみ出し領域１０
０の配置制限により決定される欠点がある。又、はみ出
し領域は、メタル１、コンタクト層が配線領域であるた
め使用できないので、トランジスタ幅Ｗの拡張のみ（フ
ィールド、ポリ）の、はみ出しが可能でかつ、トランジ
スタのソース、ドレイン領域にコンタクトがとれないた
め、大きいトランジスタ幅のとき、図６に示すようにフ
ィールド幅に対するコンタクトの配置により、トランジ
スタ特性が変動する可能性がある。
【０００４】例えばプロセッサのレイアウトにおいて、
マイクロコードＲＯＭ，ＰＬＡ等を有する命令制御部と
データバス部との間に設けられ、命令制御信号をラッチ
しランダム回路（デコーダなど）を経てデータバス部の
制御信号を作成する回路であるインタフェース回路のレ
イアウトにおいて、スタンダードセル方式のレイアウト
を使用する場合、図８に示すように、インタフェース回
路は命令制御信号ラッチ回路１０１とランダム回路１０
２、データバス部ドライブ用バッファ部１０３に分類さ
れ、以下の回路構成となる。ラッチ回路部１０１は、フ
リップフロップ回路（以下、ＦＦと記す）１０４又はラ
ッチで構成され、インタフェース回路外よりクロックが
供給される。このラッチ回路部１０１は、クロック間ス
キューによる誤動作を避けるためできるだけ、マイクロ
コードＲＯＭ，ＰＬＡに近く均等な位置、例えば同一の
列（ロー：ＲＯＷ）への配置、あるいはクロック供給ラ
インを一にする２つの列への配置が好ましい。
マイクロコードＲＯＭ，ＰＬＡ等を有する命令制御部と
データバス部との間に設けられ、命令制御信号をラッチ
しランダム回路（デコーダなど）を経てデータバス部の
制御信号を作成する回路であるインタフェース回路のレ
イアウトにおいて、スタンダードセル方式のレイアウト
を使用する場合、図８に示すように、インタフェース回
路は命令制御信号ラッチ回路１０１とランダム回路１０
２、データバス部ドライブ用バッファ部１０３に分類さ
れ、以下の回路構成となる。ラッチ回路部１０１は、フ
リップフロップ回路（以下、ＦＦと記す）１０４又はラ
ッチで構成され、インタフェース回路外よりクロックが
供給される。このラッチ回路部１０１は、クロック間ス
キューによる誤動作を避けるためできるだけ、マイクロ
コードＲＯＭ，ＰＬＡに近く均等な位置、例えば同一の
列（ロー：ＲＯＷ）への配置、あるいはクロック供給ラ
インを一にする２つの列への配置が好ましい。
【０００５】ランダム回路部１０２は、ラッチ回路部１
０１の出力を受け、デコード等を行い、デコード、デー
タバスへのピッチマッチのため配線負荷が高くなる領域
である。ドライブ用バッファ部１０３は、データバス部
をドライブするためにトランジスタ幅の大きいバッファ
が必要であり、従来のベーシックセルを使用する場合に
は、上述したＸ方向に伸長されたセル又は、はみ出しの
セルが使用される。又、信号伝搬を考えるとき、できる
だけバッファはデータバス側に配置されていることが望
ましい。
０１の出力を受け、デコード等を行い、デコード、デー
タバスへのピッチマッチのため配線負荷が高くなる領域
である。ドライブ用バッファ部１０３は、データバス部
をドライブするためにトランジスタ幅の大きいバッファ
が必要であり、従来のベーシックセルを使用する場合に
は、上述したＸ方向に伸長されたセル又は、はみ出しの
セルが使用される。又、信号伝搬を考えるとき、できる
だけバッファはデータバス側に配置されていることが望
ましい。
【０００６】このインタフェース回路をスタンダードセ
ル方式でレイアウトするとき、ラッチ回路部１０１、ラ
ンダム回路部１０２、バッファ回路部１０３の各回路規
模によりレイアウト密度の低下を招く場合がある。例え
ば、図１０に示すように、ラッチ回路部１０１が他のラ
ンダム回路部１０２、バッファ回路部１０３に比べ多い
とき、ラッチ回路部１０１によりＸ方向のサイズが限定
される。さらにバッファ回路部１０３が少ないときは、
バッファ回路部１０３は配線負荷が少ないため上記はみ
出しによる配線領域の無駄が発生し、さらに上記はみ出
しによる配線領域部はコンタクトがとれないためデータ
バス部のバッファとして性能が不十分となる可能性があ
る。尚、図１０において、「Ｂ」はバッファ回路、
「Ｒ」はランダム回路、「ＦＦ」はラッチ回路、Ｘ方向
への配線をメタル１、Ｙ方向への配線をメタル２、黒丸
は出力端子位置、太線はＶＤＤ，ＧＮＤをそれぞれ示
す。本発明はこのような問題点を解決するためになされ
たもので、回路のレイアウトに有効なスタンダードセル
を有する半導体装置を提供することを目的とする。
ル方式でレイアウトするとき、ラッチ回路部１０１、ラ
ンダム回路部１０２、バッファ回路部１０３の各回路規
模によりレイアウト密度の低下を招く場合がある。例え
ば、図１０に示すように、ラッチ回路部１０１が他のラ
ンダム回路部１０２、バッファ回路部１０３に比べ多い
とき、ラッチ回路部１０１によりＸ方向のサイズが限定
される。さらにバッファ回路部１０３が少ないときは、
バッファ回路部１０３は配線負荷が少ないため上記はみ
出しによる配線領域の無駄が発生し、さらに上記はみ出
しによる配線領域部はコンタクトがとれないためデータ
バス部のバッファとして性能が不十分となる可能性があ
る。尚、図１０において、「Ｂ」はバッファ回路、
「Ｒ」はランダム回路、「ＦＦ」はラッチ回路、Ｘ方向
への配線をメタル１、Ｙ方向への配線をメタル２、黒丸
は出力端子位置、太線はＶＤＤ，ＧＮＤをそれぞれ示
す。本発明はこのような問題点を解決するためになされ
たもので、回路のレイアウトに有効なスタンダードセル
を有する半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、Ｎチャネルト
ランジスタ及びＰチャネルトランジスタがドレイン電極
領域と接地電極領域との間でチャネル幅方向に配置され
た基本セルを含むスタンダードセルを有する半導体装置
であって、上記チャネル幅方向サイズは変化させずチャ
ネル長方向に上記Ｎ，Ｐチャネルトランジスタのレイア
ウトを伸長した第１基本セルと、上記チャネル幅方向サ
イズが一定である上記基本セルを上記ドレイン電極領域
もしくは接地電極領域を対象部位としてチャネル幅方向
へ自然数倍伸長させた第２基本セルとを備えたことを特
徴とする。
ランジスタ及びＰチャネルトランジスタがドレイン電極
領域と接地電極領域との間でチャネル幅方向に配置され
た基本セルを含むスタンダードセルを有する半導体装置
であって、上記チャネル幅方向サイズは変化させずチャ
ネル長方向に上記Ｎ，Ｐチャネルトランジスタのレイア
ウトを伸長した第１基本セルと、上記チャネル幅方向サ
イズが一定である上記基本セルを上記ドレイン電極領域
もしくは接地電極領域を対象部位としてチャネル幅方向
へ自然数倍伸長させた第２基本セルとを備えたことを特
徴とする。
【０００８】
【作用】このように構成することで、第１基本セル及び
第２基本セルを混在させてスタンダードセルをレイアウ
トした場合、第１基本セルと第２基本セルとのチャネル
幅方向の長さの差異に起因して半導体装置には空き領域
が発生する。この空き領域は例えば配線領域等に使用で
きる。このように第１基本セル及び第２基本セルは、回
路のレイアウトを有効に行うように作用する。尚、実施
例において第１基本セルは１倍セルに対応し、第２基本
セルは２以上の倍数のセルに対応する。
第２基本セルを混在させてスタンダードセルをレイアウ
トした場合、第１基本セルと第２基本セルとのチャネル
幅方向の長さの差異に起因して半導体装置には空き領域
が発生する。この空き領域は例えば配線領域等に使用で
きる。このように第１基本セル及び第２基本セルは、回
路のレイアウトを有効に行うように作用する。尚、実施
例において第１基本セルは１倍セルに対応し、第２基本
セルは２以上の倍数のセルに対応する。
【０００９】
【実施例】本発明のスタンダードセルを有する半導体装
置の一実施例におけるベーシックセル構成を図１に示
す。図１に示すベーシックセルは、図５の（ａ）に示す
従来のベーシックセルについてＶＤＤ部分を対象として
折り返した、チャネル幅方向に２倍の高さを有するレイ
アウト構成である。尚、以下このようなチャネル幅方向
に２倍の高さを有するベーシックセルを「２倍セル」と
呼び、図５の（ａ）に示すベーシックセルを「１倍セ
ル」と呼ぶ。図１において、符号「１」にて示す部分が
１倍セルであり、符号「２」にて示す部分が２倍セルで
ある。又、２倍の高さのセルにおいて、各ＶＤＤ、ＧＮ
Ｄは、１倍セルとチャネル幅方向において同一位置、同
一幅を備え、図１に示す２倍セルの下側に位置するベー
シックセル、及び上側に位置するベーシックセルのいず
れかにおいて隣接、接続可能とする。
置の一実施例におけるベーシックセル構成を図１に示
す。図１に示すベーシックセルは、図５の（ａ）に示す
従来のベーシックセルについてＶＤＤ部分を対象として
折り返した、チャネル幅方向に２倍の高さを有するレイ
アウト構成である。尚、以下このようなチャネル幅方向
に２倍の高さを有するベーシックセルを「２倍セル」と
呼び、図５の（ａ）に示すベーシックセルを「１倍セ
ル」と呼ぶ。図１において、符号「１」にて示す部分が
１倍セルであり、符号「２」にて示す部分が２倍セルで
ある。又、２倍の高さのセルにおいて、各ＶＤＤ、ＧＮ
Ｄは、１倍セルとチャネル幅方向において同一位置、同
一幅を備え、図１に示す２倍セルの下側に位置するベー
シックセル、及び上側に位置するベーシックセルのいず
れかにおいて隣接、接続可能とする。
【００１０】又、上記トランジスタ幅の大きいインバー
タ及びＦＦ回路の例においても、例えば図２に示すＦＦ
回路のようにチャネル幅方向に通常の２倍の高さとした
ベーシックセルとする。又、２倍セル内は、通常の１倍
セルと同様に全レイアウトレイヤの配置を可能とし、配
線領域としての制限を受けない。したがって、トランジ
スタ部のソース、ドレイン領域のコンタクト配置におい
て上記配線領域へのはみ出しによる従来セルの場合に比
べ、コンタクトの配置の自由度が高くなっている。さら
に、ＦＦ回路のスレーブ部のようにはみ出し以外の配線
も含めた回路領域の配置も可能となる。又、２倍セルは
通常の１倍セルに比べて２倍の高さとなることでチャネ
ル長方向において１／２程度のサイズ縮小が可能とな
る。
タ及びＦＦ回路の例においても、例えば図２に示すＦＦ
回路のようにチャネル幅方向に通常の２倍の高さとした
ベーシックセルとする。又、２倍セル内は、通常の１倍
セルと同様に全レイアウトレイヤの配置を可能とし、配
線領域としての制限を受けない。したがって、トランジ
スタ部のソース、ドレイン領域のコンタクト配置におい
て上記配線領域へのはみ出しによる従来セルの場合に比
べ、コンタクトの配置の自由度が高くなっている。さら
に、ＦＦ回路のスレーブ部のようにはみ出し以外の配線
も含めた回路領域の配置も可能となる。又、２倍セルは
通常の１倍セルに比べて２倍の高さとなることでチャネ
ル長方向において１／２程度のサイズ縮小が可能とな
る。
【００１１】又、本実施例では、ベーシックセルがチャ
ネル幅方向に２倍の高さの例を示しているが、図８のイ
ンタフェース回路例に示すＣＯＮＴ５信号部のようにＦ
Ｆ回路が２段に接続される場合、４倍の高さにする構成
もできる。即ち、チャネル幅方向への段数Ｎは自然数で
ある。
ネル幅方向に２倍の高さの例を示しているが、図８のイ
ンタフェース回路例に示すＣＯＮＴ５信号部のようにＦ
Ｆ回路が２段に接続される場合、４倍の高さにする構成
もできる。即ち、チャネル幅方向への段数Ｎは自然数で
ある。
【００１２】上述した図１０に示す従来のインタフェー
ス回路に対し本実施例におけるベーシックセルを使用し
た場合の等価の配置配線例を図３に示す。スタンダード
セルの配置において、例えばバッファＢ０ないしバッフ
ァＢ７や、ＦＦ回路ＦＦ０等の２倍セルを半導体装置の
全体における左右の端縁部に分散して配置し、これらの
２倍セルに挟まれた部分に１倍セルであるランダム回路
Ｒ０等を配置する。又、列０，列２において、１倍セル
は２倍セルの下側の１倍セル、及び上側の１倍セルのい
ずれかにおいて隣接接続される。したがって単一列あた
り、２倍セルと１倍セルとのチャネル幅方向の長さの違
いに起因して２倍セルと１倍セルとの間にはスタンダー
ドセルが配置されない空き領域１０が発生し、この空き
領域１０を配線領域として使用することができる。空き
領域１０は、ランダム回路（Ｒ０等）間の接続に有効的
に活用され、空き領域１０により発生したデッドエリア
を活用することができる。
ス回路に対し本実施例におけるベーシックセルを使用し
た場合の等価の配置配線例を図３に示す。スタンダード
セルの配置において、例えばバッファＢ０ないしバッフ
ァＢ７や、ＦＦ回路ＦＦ０等の２倍セルを半導体装置の
全体における左右の端縁部に分散して配置し、これらの
２倍セルに挟まれた部分に１倍セルであるランダム回路
Ｒ０等を配置する。又、列０，列２において、１倍セル
は２倍セルの下側の１倍セル、及び上側の１倍セルのい
ずれかにおいて隣接接続される。したがって単一列あた
り、２倍セルと１倍セルとのチャネル幅方向の長さの違
いに起因して２倍セルと１倍セルとの間にはスタンダー
ドセルが配置されない空き領域１０が発生し、この空き
領域１０を配線領域として使用することができる。空き
領域１０は、ランダム回路（Ｒ０等）間の接続に有効的
に活用され、空き領域１０により発生したデッドエリア
を活用することができる。
【００１３】又、図４には４倍高さサイズのセル（以
下、４倍セルと記す）を用いた配置例を示しており、２
倍セルを使用する場合と同様に４倍セル１１を半導体装
置の左右の端縁部に配置し、４倍セルにて２倍セル１２
や１倍セル１３を挟むように配列する。このように配置
することで、チャネル幅方向に長さの違いにより図３の
半導体装置とどうように空き領域１４が発生する。この
ような空き領域１４に対しては配線領域としての使用だ
けでなくスタンダードセルの配置も行う。但し、配線領
域については、実施例ではベーシックセル高さを基準と
しているがセルが配置された列単位で左右の端において
ＶＤＤ、ＧＮＤのシフト接続を行えば、配線領域を狭く
することも容易である。
下、４倍セルと記す）を用いた配置例を示しており、２
倍セルを使用する場合と同様に４倍セル１１を半導体装
置の左右の端縁部に配置し、４倍セルにて２倍セル１２
や１倍セル１３を挟むように配列する。このように配置
することで、チャネル幅方向に長さの違いにより図３の
半導体装置とどうように空き領域１４が発生する。この
ような空き領域１４に対しては配線領域としての使用だ
けでなくスタンダードセルの配置も行う。但し、配線領
域については、実施例ではベーシックセル高さを基準と
しているがセルが配置された列単位で左右の端において
ＶＤＤ、ＧＮＤのシフト接続を行えば、配線領域を狭く
することも容易である。
【００１４】尚、上述した実施例では、２倍セルや４倍
セルは半導体装置の左右の端縁部に配置したが、これに
限らず左右のいずれか一方の端縁部に２倍セルや４倍セ
ルを集めて配置してもよい。このように配置しても上記
空き領域１０，１４等を形成することができ、配線領域
やスタンダードセル、ベーシックセルの配置領域として
使用することができる。
セルは半導体装置の左右の端縁部に配置したが、これに
限らず左右のいずれか一方の端縁部に２倍セルや４倍セ
ルを集めて配置してもよい。このように配置しても上記
空き領域１０，１４等を形成することができ、配線領域
やスタンダードセル、ベーシックセルの配置領域として
使用することができる。
【００１５】このように２倍セルと、該２倍セルの下
側、又は上側のセルに隣接可能な１倍セルとによって構
成されるスタンダードセル型のレイアウトにおいて、ス
タンダードセルの配置上発生する空き領域を配線領域と
して使用することにより、チャネル幅方向のレイアウト
において半導体装置全体としての面積の縮小化を図るこ
とができる。
側、又は上側のセルに隣接可能な１倍セルとによって構
成されるスタンダードセル型のレイアウトにおいて、ス
タンダードセルの配置上発生する空き領域を配線領域と
して使用することにより、チャネル幅方向のレイアウト
において半導体装置全体としての面積の縮小化を図るこ
とができる。
【００１６】又、２倍セルを採用することにより、チャ
ネル長方向において約１／２のサイズ縮小が可能とな
り、上述したインタフェース回路例に示すようなラッチ
回路でチャネル長方向のサイズが限定されるような場
合、ＦＦ回路を２倍セルとすることでチャネル長方向を
縮小することができる。
ネル長方向において約１／２のサイズ縮小が可能とな
り、上述したインタフェース回路例に示すようなラッチ
回路でチャネル長方向のサイズが限定されるような場
合、ＦＦ回路を２倍セルとすることでチャネル長方向を
縮小することができる。
【００１７】図３に示す実施例においては図１０の従来
例に比べＸ，Ｙ方向に各１単位の面積縮小が可能であ
る。尚、１単位とは、１倍セルにおけるチャネル幅方向
の長さをいう。又、２倍セルは、セル内部を配線領域と
して使用しないため、コンタクトレイヤの使用が可能で
ありトランジスタのソース、ドレイン領域においてコン
タクトが配置可能であり、上述したトランジスタのはみ
出しに比べトランジスタ性能の低下を防ぐことができ
る。さらにチャネル長方向のサイズ縮小によりＦＦ回路
を同一列に配置することができ、クロックスキュー等の
誤動作も防止することができる。
例に比べＸ，Ｙ方向に各１単位の面積縮小が可能であ
る。尚、１単位とは、１倍セルにおけるチャネル幅方向
の長さをいう。又、２倍セルは、セル内部を配線領域と
して使用しないため、コンタクトレイヤの使用が可能で
ありトランジスタのソース、ドレイン領域においてコン
タクトが配置可能であり、上述したトランジスタのはみ
出しに比べトランジスタ性能の低下を防ぐことができ
る。さらにチャネル長方向のサイズ縮小によりＦＦ回路
を同一列に配置することができ、クロックスキュー等の
誤動作も防止することができる。
【００１８】
【発明の効果】以上詳述したように本発明によれば、第
１基本セル及び第２基本セルを混在させてスタンダード
セルをレイアウトすることで、第１基本セルと第２基本
セルとのチャネル幅方向の長さの差異に起因して半導体
装置に空き領域を発生させることから、この空き領域を
例えば配線領域等に使用することができ回路のレイアウ
トを有効に行うことができる。
１基本セル及び第２基本セルを混在させてスタンダード
セルをレイアウトすることで、第１基本セルと第２基本
セルとのチャネル幅方向の長さの差異に起因して半導体
装置に空き領域を発生させることから、この空き領域を
例えば配線領域等に使用することができ回路のレイアウ
トを有効に行うことができる。
【００１９】又、チャネル幅方向への伸長倍数を自然数
とすることで、ドレイン電極、接地電極のＸ方向におけ
る配線も直線となり電源配線も容易に行うことができ
る。
とすることで、ドレイン電極、接地電極のＸ方向におけ
る配線も直線となり電源配線も容易に行うことができ
る。
【図１】 本発明の半導体装置に使用されるベーシック
セルの構成であってインバータを構成した場合を示す図
である。
セルの構成であってインバータを構成した場合を示す図
である。
【図２】 本発明の半導体装置に使用されるベーシック
セルの構成であってフリップフロップを構成した場合を
示す図である。
セルの構成であってフリップフロップを構成した場合を
示す図である。
【図３】 図１及び図２に示すベーシックセルを使用し
たスタンダードセルにて半導体装置を構成した場合のレ
イアウトを示す図である。
たスタンダードセルにて半導体装置を構成した場合のレ
イアウトを示す図である。
【図４】 本発明の半導体装置に使用されるベーシック
セルの構成であってチャネル幅方向に４倍に伸長したベ
ーシックセルを使用し半導体装置を構成した場合のレイ
アウトを示す図である。
セルの構成であってチャネル幅方向に４倍に伸長したベ
ーシックセルを使用し半導体装置を構成した場合のレイ
アウトを示す図である。
【図５】 従来のベーシックセルを使用してインバー
タ、バッファを構成した場合の構成を示す図である。
タ、バッファを構成した場合の構成を示す図である。
【図６】 従来のベーシックセルにおいて配線領域がト
ランジスタ領域からはみ出した場合を示す図である。
ランジスタ領域からはみ出した場合を示す図である。
【図７】 図６に示すベーシックセルを使用した半導体
装置におけるレイアウトを示す図である。
装置におけるレイアウトを示す図である。
【図８】 インタフェース回路の構成を示す回路図であ
る。
る。
【図９】 図８に示すＦＦ回路の構成を示す回路図であ
る。
る。
【図１０】 インタフェース回路のレイアウト構成を示
す回路図である。
す回路図である。
１０…空き領域、１１…４倍セル、１２…２倍セル、１
３…１倍セル、１４…空き領域。
３…１倍セル、１４…空き領域。
Claims (6)
- 【請求項１】 Ｎチャネルトランジスタ及びＰチャネル
トランジスタがドレイン電極領域と接地電極領域との間
でチャネル幅方向に配置された基本セルを含むスタンダ
ードセルを有する半導体装置であって、 上記チャネル幅方向サイズは変化させずチャネル長方向
に上記Ｎ，Ｐチャネルトランジスタのレイアウトを伸長
した第１基本セルと、 上記チャネル幅方向サイズが一定である上記基本セルを
上記ドレイン電極領域もしくは接地電極領域を対象部位
としてチャネル幅方向へ自然数倍伸長させた第２基本セ
ルと、を備えたことを特徴とするスタンダードセルを有
する半導体装置。 - 【請求項２】 上記第１基本セル及び上記第２基本セル
にて構成されるスタンダードセルが列方向に配列され、
かつ上記第２基本セルにあっては上記自然数倍の値が異
なる複数の第２基本セルを有する半導体装置において、 同一列において、上記自然数倍値の大きい第２基本セル
を有するスタンダードセルにて上記自然数倍値の小さい
第２基本セルを有するスタンダードセルを挟み、もしく
は上記自然数倍値の大きい第２基本セルを有するスタン
ダードセルを片側に寄せて配置する、請求項１記載のス
タンダードセルを有する半導体装置。 - 【請求項３】 上記第１基本セル及び上記第２基本セル
にて構成されるスタンダードセルが列方向に配列され、
かつ上記第２基本セルにあっては上記自然数倍の値が異
なる複数の上記第２基本セルを有する半導体装置におい
て、 同一列において、上記自然数倍値の小さい第２基本セル
を有するスタンダードセルにて上記自然数倍値の大きい
第２基本セルを有するスタンダードセルを挟み、もしく
は上記自然数倍値の小さい第２基本セルを有するスタン
ダードセルを片側に寄せて配置する、請求項１記載のス
タンダードセルを有する半導体装置。 - 【請求項４】 上記自然数倍値の大きい基本セルを有す
るスタンダードセルと上記自然数倍値の小さい基本セル
を有するスタンダードセルとが請求項２又は３に記載す
るように同一列に配置される場合、上記自然数倍値の差
異に起因し生じる空間はスタンダードセルの配線領域と
する、請求項２又は３記載のスタンダードセルを有する
半導体装置。 - 【請求項５】 上記空間はさらにスタンダードセルの配
置領域である、請求項４記載のスタンダードセルを有す
る半導体装置。 - 【請求項６】 上記空間はスタンダードセルの配線領域
に代えてスタンダードセルの配置領域とする、請求項４
記載のスタンダードセルを有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03836494A JP3335460B2 (ja) | 1994-03-09 | 1994-03-09 | スタンダードセルを有する半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03836494A JP3335460B2 (ja) | 1994-03-09 | 1994-03-09 | スタンダードセルを有する半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH07249747A true JPH07249747A (ja) | 1995-09-26 |
| JP3335460B2 JP3335460B2 (ja) | 2002-10-15 |
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ID=12523234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03836494A Expired - Fee Related JP3335460B2 (ja) | 1994-03-09 | 1994-03-09 | スタンダードセルを有する半導体装置 |
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|---|---|
| JP (1) | JP3335460B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6336207B2 (en) | 1997-05-27 | 2002-01-01 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for designing LSI layout, cell library for designing LSI layout and semiconductor integrated circuit |
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-
1994
- 1994-03-09 JP JP03836494A patent/JP3335460B2/ja not_active Expired - Fee Related
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| US10586809B2 (en) | 2016-04-29 | 2020-03-10 | Samsung Electronics Co., Ltd. | Integrated circuit including complex logic cell |
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| Publication number | Publication date |
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