JPH08116025A

JPH08116025A - 半導体集積回路

Info

Publication number: JPH08116025A
Application number: JP25324694A
Authority: JP
Inventors: Yasunori Asada; 保範浅田
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1994-10-19
Filing date: 1994-10-19
Publication date: 1996-05-07

Abstract

(57)【要約】【目的】クロックメッシュ方式を利用した、クロックス
キューの少ない半導体集積回路を提供する。【構成】回路配置領域６がクロックメッシュ幹線３によ
って複数区画に分割され、各区画のクロックメッシュ幹
線３に近接した領域が順序回路配置領域４０として指定
される。順序回路配置領域４０の内側に組合せ回路配置
領域２０がある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はクロックメッシュ方式を
利用した、クロックスキューの少ない半導体集積回路に
関するものである。

【０００２】

【従来の技術】一般に、半導体集積回路においては、内
部の順序回路の動作タイミングを決定するために、外部
からクロック信号が入力され、クロック配線を経て順序
回路にクロック信号が伝達される。このクロック信号が
各順序回路へ伝達されるタイミングがずれると、クロッ
クスキューと呼ばれる半導体集積回路の誤動作を惹き起
こす。

【０００３】このクロックスキューを防止するため、従
来から多くの提案が行われている。例えば、特開平２−
２９１２４号公報には、順序回路を同一の行に並べて配
置することにより、クロック幹線と各順序回路とを直接
つないでクロックスキューを減少させる方式が記載され
ている。その概要を図１２に示す。基板１０上にクロッ
ク配線領域１１、フリップフロップ回路領域１２、他の
論理回路領域１３、配線領域１４が配置されている。こ
こには、フリップフロップ回路を同一の行に並べたフリ
ップフロップ回路領域１２が配置されているため、クロ
ック引き出し線５ａ〜５ｎの長さを最小にして、クロッ
クスキューを減少させている。しかし、この方式は、ク
ロックスキューの減少にとって有効である反面、配置の
質や配線の質に対して悪影響を及ぼし、例えば、所定領
域内に必要なだけの回路が配置できなくなったり、デー
タラインの総配線長が長くなるためにタイミング不良が
起きたりするという問題がある。

【０００４】他の従来技術として、クロックメッシュと
呼ばれる方式が提案されている。図１３に、クロックメ
ッシュ方式の概要を示す。クロックドライバ１から入力
されたクロック信号はメッシュ状のクロックメッシュ幹
線３及びクロック引き出し線５を通ってフリップフロッ
プ回路２，２ａ，２ｂ，２ｃ，・・・に供給される。こ
の方式では、クロックメッシュによって複数の区画に分
割され、フリップフロップ回路２，２ａ，２ｂ，２ｃ，
・・・の配置の自由度が上がるので、図１２に示した方
式に比べ、配置の質、配線の質ともに改善される。

【０００５】

【発明が解決しようとする課題】しかし、このクロック
メッシュ方式にも次のような問題がある。すなわち、フ
リップフロップを含むセルを自動配置する際、セル配置
の自由度が高いため、或るフリップフロップのクロック
ピンから最寄りのクロックメッシュ幹線３までの距離よ
りも、他のフリップフロップのクロックピンまでの距離
の方が短い場合が生じる。そのような場合、通常のレイ
アウトツールを使って自動配線を行うと、図１３に示す
ように、或るフリップフロップ回路２ａのクロック引き
出し線から他のフリップフロップ回路２ｂへと配線さ
れ、さらにその引き出し線から他のフリップフロップ回
路２ｃへと連鎖状に連なって配線されることが起きる。
このようになると、フリップフロップ回路２ａ，２ｂ，
２ｃの間で、スキューの値が大きく異なるので、実シミ
ュレーション結果に悪影響を及ぼすこととなる。

【０００６】そこで、本発明は従来技術の問題を解決
し、半導体母体の所定の領域に多数の順序回路と多数の
組合せ回路を配置するにあたり、クロックスキューが少
なく、回路全体の配置の質が高く、データラインの総配
線長が短く、しかも実シミュレーション結果のすぐれた
半導体集積回路を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、順序回路と組
合せ回路が配置される回路配置領域を複数のメッシュ状
の区画に分割する、所定のクロック信号を伝達するクロ
ックメッシュ幹線を有する半導体集積回路において、ク
ロック信号が伝達される、１ビット単位の順序回路素子
全てが、クロックメッシュ幹線から延びる各クロック引
き出し線の先端に１つずつ接続されてなることを特徴と
する。

【０００８】さらに、上記の半導体集積回路において、
クロック信号が伝達される、１ビット単位の順序回路素
子全てが、クロックメッシュ幹線に隣接した位置に配置
されていることが好ましい。

【０００９】

【作用】上記のように、本発明の半導体集積回路では、
クロック信号が伝達される、１ビット単位の順序回路素
子全てが、クロックメッシュ幹線から延びる各クロック
引き出し線の先端に１つずつ接続されているため、クロ
ック信号がクロックメッシュ幹線から各順序回路に到達
するまでのタイミングが不揃いにならない。従って、図
１３に示すような、複数のフリップフロップ回路が連鎖
状に連なって配線されるために発生するクロックスキュ
ーが、本発明の半導体集積回路においては防止され、も
しくは低減される。

【００１０】

【実施例】以下に本発明の実施例について説明する。図
１は、本発明の実施例における回路配置領域の概念図で
ある。図１において、順序回路と組合せ回路が配置され
る回路配置領域６は、クロックメッシュ幹線３，３ａ，
３ｂによって４つのメッシュ状の区画に分割されてい
る。各区画のクロックメッシュ幹線に隣接して順序回路
配置領域４０があり、各区画内の、クロック信号が伝達
される順序回路素子全てが、その順序回路配置領域４０
に配置され、クロックメッシュ幹線３，３ａ，３ｂから
延びる図示しないクロック引き出し線に１つずつ接続さ
れている。順序回路領域４０の内側は組合せ回路配置領
域２０となっている。

【００１１】このように構成することにより、クロック
ドライバ１からのクロック信号が、これらのクロックメ
ッシュ幹線３，３ａ，３ｂを通って、クロック信号が伝
達される順序回路素子全てのクロックピンに直接伝達さ
れるため、クロックスキューが減少する。図２（Ａ）
は、本発明の実施例の半導体集積回路の回路配置図であ
り、上記図１における各回路素子が実際に配置された様
子を示している。パッド及びＩ／Ｏセル以外の回路素子
が配置される回路配置領域６を囲むクロックメッシュ幹
線３及びその回路配置領域６の内部を縦断及び横断する
クロックメッシュ幹線３ａ，３ｂによって４つの区画に
分割されている。順序回路４はクロックメッシュ幹線
３，３ａ，３ｂに隣接して配置されており、自動配線に
よって、１ビット単位の順序回路素子４全てが、クロッ
クメッシュ幹線３，３ａ，３ｂから延びる各クロック引
き出し線５の先端に１つずつ接続される。そのため、ク
ロックドライバ１からのクロック信号がこれらのクロッ
クメッシュ幹線３，３ａ，３ｂ及びクロック引き出し線
５を経由して、順序回路素子４全てに伝達される。従っ
て図１３の場合のように、順序回路４どうしが連鎖状に
連なって配線されることがない。

【００１２】なお、１ビット単位の順序回路素子全て
が、クロックメッシュ幹線に隣接した位置に配置されて
いることが好ましい。これは、クロックメッシュ幹線に
隣接した位置に順序回路素子以外の素子が配置され、ク
ロックメッシュ幹線から離れた位置にクロック信号が伝
達されるべき順序回路素子が配置されると、スキューが
増加する恐れがあるからである。

【００１３】図２（Ｂ）は、本発明の他の実施例であ
り、順序回路全体のゲート数が少なく、長いクロックメ
ッシュ幹線を必要としない場合の例である。この場合
は、クロックメッシュ幹線３，３ａ，３ｂで囲まれるべ
き領域は、回路配置領域６のうちの一部分の領域で十分
なので、図２（Ａ）と比べると、クロックメッシュ幹線
３の輪は縮小されており、回路配置領域６のうちの左下
の領域のみがクロックメッシュ幹線３，３ａ，３ｂによ
って複数区画に分割されている。そして、クロックメッ
シュ幹線３，３ａ，３ｂに接する領域を、１ビット単位
の順序回路素子４全てを配置するための領域とし、残り
の領域を組合せ回路２やそれ以外の素子を配置するため
の領域としている。図２（Ａ）の場合はクロックメッシ
ュ幹線３の内側にしか順序回路は配置されなかったが、
図２（Ｂ）では、垂直方向、水平方向とも、クロックメ
ッシュ幹線３の外側にも順序回路が配置されている。

【００１４】図３は、本発明の半導体集積回路を得るた
めの工程を説明するフローチャートである。先ず、ステ
ップＳ０１において論理設計を行い、ネットリストが作
成される。次に、ステップＳ０２において回路分割プロ
グラムによって、全体のネットリストを、組合せ回路部
と順序回路部とに分割する。

【００１５】図４は、２つのＤ形フリップフロップ（順
序回路）と４つのゲート（組合せ回路）とからなる元の
回路（Ａ）が、組合せ回路部（Ｂ）と順序回路部（Ｃ）
とに分割される様子を示す。図４に示すように、元の回
路（Ａ）の当初の接続関係が一時的に変形されて、組合
せ回路だけの回路（Ｂ）及び順序回路だけの回路（Ｃ）
となる。この変形は次の理由による。すなわち、後段の
回路群配置領域指定のステップＳ０５，Ｓ０７におい
て、順序回路群あるいは組合せ回路群のみの配置を行う
時、各々の回路全体の接続関係がネットリスト内で完結
していないと配置の質が低下する恐れ、すなわち、近接
した位置どうしに配置されるべき回路が離れた位置に配
置される恐れがある。そこで、互いに関連する回路をで
きるだけ近付けて配置させるために、接続関係を一時的
に変形させる。最終ステップＳ０９において、変形後の
接続関係を元の接続関係に復元するため、変形前の回路
全体の接続関係の情報が記憶される。

【００１６】次に、ステップＳ０３において、母体ゲー
ト数、実使用ゲート数及び組合せ回路群、順序回路群各
々のゲート数に基づいて、回路全体の混雑度が均一にな
り、かつ全ての順序回路がクロックメッシュ幹線と直接
接続されるように、クロックメッシュ幹線の総配線長が
計算される。図５は、幹線の配線長を求めるための計算
例を説明するための図である。図５に基づいて、母体１
０の使用可能ゲート数１０，０００ゲートのうち、５，
０００ゲートを使用して、内部セル配置領域６内に３６
０ゲートの順序回路４と４，６４０ゲートの組合せ回路
とを配置する場合について説明する。母体７は、縦１０
０行、横１００行のゲート配置が可能で、１順序回路当
たりのゲート数を平均５ゲートとする。順序回路４の配
置列数をｘ、配置行数をｙとし、次式を満たすように
ｘ、ｙを決定する。

【００１７】母体に対するゲート使用率（％）＝３６０／（１００ｘ＋１００ｙ−
重複ゲート数）図５において、４区画の各４隅にある、計１６個所の順
序回路配置領域４’が重複しており、１回路当たりゲー
ト数が５ゲートであるから、重複ゲート数は合計８０ゲ
ートとなる。また、母体１０に対するゲート使用率
（％）は前記のとうり５０％である。これらの条件下で
ｘ、ｙを求めると、ｘ＝４、ｙ＝４が得られる。そこで、図５に示したように、内部セル配
置領域６は、縦３本、横３本のクロックメッシュ幹線３
によって４区画に分割され、各区画の内側に合計４行、
４列の順序回路４が配置される。１列当たりの配線長を
０．２ｍｍ、１行当たりの配線長を０．３ｍｍとする
と、総配線長は、（０．２×３）＋（０．３×３）＝１．５ｍｍとなる。

【００１８】ここでは、このようにして組合せ回路と順
序回路のゲート数に基づいてクロックメッシュ幹線の長
さが決定されるため、無駄なクロックメッシュ幹線は存
在しない。再び図３に戻って説明を続ける。ステップＳ
０４において、順序回路のタイプに応じて、ステップＳ
０３で得られた配線長を基に、クロックメッシュ幹線の
配線を行う。

【００１９】図６は、通常のクロックピンを持つ順序回
路の場合について、幹線配置トラックが選択され、クロ
ックメッシュ幹線が布設されて、クロック引き出し線が
配線される様子を説明する。順序回路４ａ及び４ｂの近
くに、クロックメッシュ幹線配線用のトラック９ａ〜９
ｄが存在するとした場合、クロックピン８ａ，８ｂに一
番近い配線用トラックは９ｄであるから、９ｄの位置に
クロックメッシュ幹線３が布設され、クロックピン８
ａ，８ｂとクロックメッシュ幹線３との間はクロック引
き出し線５ａ，５ｂで接続される。ケース１は順序回路
の高さ分のみ順序回路配置領域４０を指定した場合の例
である。ケース２は順序回路の高さより順序回路配置領
域４０を大きく指定した場合の一例であり、ケース１に
比べ、順序回路４ａはよいが、順序回路４ｂは順序回路
配置領域４０がセルの高さより大きいため、セルの回転
が起こってクロックピン８ｂの位置が幹線３から離れて
しまい、配線長が長くなっている。ケース３は順序回路
の高さより順序回路配置領域を大きく指定した他の例で
あり、順序回路４ａ，４ｂのクロックピン８ａと８ｂと
が接続されており、クロックスキューの恐れがある。

【００２０】図７は、クロックピン位置がマクロセル内
部にあるタイプの順序回路の場合の、幹線配置トラック
の選択のしかたとクロック引き出し線の配線の様子を示
す図である。ケース１は幹線配線トラック９ｂをクロッ
クメッシュ幹線とした場合であって、クロックピンに一
番近いトラックはトラック９ｂであるから、トラック９
ｂの位置にクロックメッシュ幹線３が布設され、クロッ
クピン８とクロックメッシュ幹線３との間にクロック引
き出し線５が配線される。なお、幹線の層と同一の層
に、セル内部のパターンが存在する場合は、幹線となる
トラックは９ｂではなく、９ａあるいは９ｃとなる。ケ
ース２は幹線配線トラック９ｃがクロックメッシュ幹線
３となった場合の一例であり、ケース１の順序回路４
ａ，４ｂに比べるとクロック引き出し線５ａ，５ｂの配
線長が長くなる。同じく、ケース３は幹線配線トラック
９ｃがクロックメッシュ幹線３となった場合の他の例で
あり、順序回路４ａ，４ｂのクロックピン８ａ，８ｂど
うしが接続されており、クロックスキューの恐れが生じ
る。

【００２１】図８は、順序回路４ａ，４ｂ，４ｃのクロ
ックピン８上に幹線配置トラック９ｄが存在する場合の
例である。この場合、クロック引き出し線の配線長はゼ
ロである。図９は、順序回路のタイプが２種類以上混在
している場合の例である。図９において、最大ゲート数
を持つ順序回路４ｃに合わせて大きな順序回路配置領域
４０を指定している。この場合、順序回路４ｂは、順序
回路４ｄのように回転する可能性がある。このため自動
配置時に、順序回路４ｂが回転しないように指定を行う
か、順序回路配置領域４０の大きさをゲート数最小の順
序回路に合わせるかのいずれかの対策を講じる必要があ
る。

【００２２】図３に示すステップＳ０５において、組合
せ回路群の配置領域指定を行う。次に、ステップＳ０６
において、組合せ回路群の自動配置を行う。次に、ステ
ップＳ０７において、順序回路群の配置領域指定を行
う。この場合、上述したように、次のステップＳ０８の
自動配置時に順序回路が回転したり、反転したりするこ
とのないように、配置領域指定が行われる。配置領域指
定の際、クロックメッシュ幹線が水平方向の場合は、図
６に示すように、順序回路の高さ分に合わせて順序回路
配置領域を指定し、クロックメッシュ幹線が垂直方向の
場合は、図７に示すように、順序回路の幅に合わせて順
序回路配置領域を指定する。

【００２３】次に、ステップＳ０８において、順序回路
群の自動配置を行う。次に、ステップＳ０９において、
先にステップ０２で一時的に変形した接続関係を元の接
続関係に戻して、ネットを組み替える。最後に、ステッ
プＳ１０において、一般ネットの自動配線が行われ、全
ステップが完了する。

【００２４】なお、上記の工程でステップＳ０５、ステ
ップＳ０６とステップＳ０７、ステップＳ０８とを入れ
替えても、同様の効果が得られる。また、組合せ回路群
と順序回路群の配置領域指定及び配置を同時並行的に行
っても、同様の効果が得られる。図１０は、本発明の他
の実施例であり、順序回路４がスキャンパス回路である
場合の例である。クロックメッシュ幹線３で区画された
各区画において、クロックメッシュ幹線３からクロック
引き出し線５を通って、クロックドライバ１から入力さ
れたクロック信号が順序回路４に伝達される。この場
合、スキャン専用セル、スキャン兼用セルにかかわら
ず、スキャンイン１６とスキャンアウト１７間のネット
１５が、通常の半導体集積回路より短いため、総配線長
も短くなる効果がある。これは順序回路４が順序よく配
置されているために、ピン位置が整合するからであり、
本発明が一層有効に実施される一例である。

【００２５】図１１は、図１０の一部を拡大した説明図
である。スキャンイン１６からスキャンアウト１７まで
ネット１５によって接続されており、一方、クロックド
ライバ１からのクロック信号がクロック引き出し線５を
経由して各順序回路４に伝達されている。

【００２６】

【発明の効果】以上のとおり、本発明によれば、クロッ
クピンからクロック信号が伝達される、１ビット単位の
全ての順序回路素子までのクロック配線が短くなるた
め、信号遅延が減り、スキューを減少させることができ
る。また、配線容量値も減少して、半導体集積回路の誤
動作が防止できる。

【００２７】また、クロックメッシュ幹線がメッシュ状
のため、領域全体に偏りなくクロックメッシュ幹線が配
置されるので、データラインの長さの均一化が図れ、レ
イアウト設計の質が向上し、所定の領域内に必要なだけ
の回路を確実に配置することができ、配線を１００％完
了させる確率が高くなって、実シミュレーションの不具
合率も減少する。

【００２８】また、組合せ回路配置時に、順序回路の接
続も考慮に入れた自動配置を行うため、データ信号の配
線が最適化される。また、順序回路がスキャンパス用セ
ルの場合、隣り合う上下左右のスキャンイン、スキャン
アウトピンを接続することにより、スキャンイン、アウ
ト間ネットが短くなるため、デザインが容易となる。

【００２９】以上のほか、次のような効果も期待でき
る。（イ）多相クロックにも応用できる。（ロ）非同期回路でも対応できる。

【図面の簡単な説明】

【図１】本発明の実施例における回路配置領域の概念図
である。

【図２】本発明の実施例の半導体集積回路の回路配置図
である。

【図３】本発明の半導体集積回路を得るための工程を説
明するフローチャートである。

【図４】ネットリストを、組合せ回路と順序回路とに分
割した時の接続関係を示す説明図である。

【図５】幹線の配線長を求めるための計算例の説明図で
ある。

【図６】通常のクロックピンを持つ順序回路の場合の、
クロックメッシュ幹線の布設及びクロック引き出し線の
配線の様子を示す図である。

【図７】クロックピン位置がマクロセル内部にあるタイ
プの順序回路の場合の、クロックメッシュ幹線の布設及
びクロック引き出し線の配線の様子を示す図である。

【図８】順序回路のクロックピン上にクロックメッシュ
幹線のトラックが存在する場合の、クロックメッシュ幹
線の布設及びクロック引き出し線の配線の様子を示す図
である。

【図９】順序回路のタイプが２種類以上混在している場
合の、クロックメッシュ幹線の布設及びクロック引き出
し線の配線の様子を示す図である。

【図１０】スキャンイン、スキャンアウト間ネットの接
続状態を示す図である。

【図１１】図１０の一部を拡大した図である。

【図１２】従来技術の１例であり、フリップフロップ回
路を同一の行に並べて配置する方式を説明するための概
要図である。

【図１３】従来技術の１例であり、クロックメッシュ方
式におけるフリップフロップ回路の配線の様子を説明す
るための概要図である。

【符号の説明】

１クロックドライバ２，２ａ〜２ｃフリップフロップ回路３，３ａ〜３ｄクロックメッシュ幹線４，４ａ〜４ｂ順序回路４’ 順序回路配置領域重複部５ａ〜５ｎクロック引き出し線６回路配置領域７組合せ回路８クロックピン９ａ〜９ｆ幹線配線トラック１０母体１１クロック配線領域１２フリップフロップ領域１３他の論理回路領域１４配線領域１５スキャンイン・アウト間ネット１６スキャンイン１７スキャンアウト２０組合せ回路配置領域４０順序回路配置領域

Claims

【特許請求の範囲】

【請求項１】順序回路と組合せ回路が配置される回路
配置領域を複数のメッシュ状の区画に分割する、所定の
クロック信号を伝達するクロックメッシュ幹線を有する
半導体集積回路において、前記クロック信号が伝達される、１ビット単位の順序回
路素子全てが、前記クロックメッシュ幹線から延びる各
クロック引き出し線の先端に１つずつ接続されてなるこ
とを特徴とする半導体集積回路。
【請求項２】前記１ビット単位の順序回路素子全て
が、前記クロックメッシュ幹線に隣接した位置に配置さ
れていることを特徴とする請求項１記載の半導体集積回
路。