JP3698269B2

JP3698269B2 - Ｌｓｉのディレイ測定方法

Info

Publication number: JP3698269B2
Application number: JP07185195A
Authority: JP
Inventors: 義博前崎
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-03-29
Filing date: 1995-03-29
Publication date: 2005-09-21
Anticipated expiration: 2020-09-21
Also published as: JPH08271595A

Description

【０００１】
【産業上の利用分野】
本発明は、ゲート回路や順序回路等で構成されるＬＳＩのディレイ（遅延）測定方法に係り、特にＬＳＩが内蔵するスキャン回路を利用して当該ＬＳＩ中の順序回路内部のフリップフロップのディレイを測定するＬＳＩのディレイ測定方法に関する。
【０００２】
【従来の技術】
周知のように、ＬＳＩ中の順序回路内部のフリップフロップ回路は多数のゲート回路の組み合わせで構成されるが、近年、コンピュータシステムの高速化の要請に応えるため適用するシステムクロックも高速化してきたことからシステム試験において順序回路内部のフリップフロップ回路のディレイ値が適当でないことに起因するエラーが発生するようになり、問題となってきている。
【０００３】
そこで、従来から予めディレイ値不良のＬＳＩを摘出すべくＬＳＩの単体試験として所望のクロックを用いてＬＳＩ単独でディレイ測定を行うようにしている。従来のディレイ測定方法としては、例えば図７に示すようにＬＳＩの入出力ピンを利用して行う方法と、スキャン回路を利用した特開平３−６１８７２号公報に記載の方法とが知られている。以下、従来の測定方法の概要を説明する。
【０００４】
図７は、ＬＳＩの入出力ピンを利用してフリップフロップのディレイを測定する従来のディレイ測定方法を示す図である。図７において、ＬＳＩ７０は、各種のゲート回路や順序回路等で構成されるが、今、このＬＳＩ７０の内部回路を入力側の内部回路７１と出力側の内部回路７２とに区分し、７１と７２の内部回路に存在する順序回路中の２つのフリップフロップ回路（以下、「ＦＦ回路」という）７３、７４を抜き出し、その２つのＦＦ回路７３、７４の動作時間たるディレイを測定することを考える。
【０００５】
入力ピン１は、これら４個の要素に共通に接続される。この入力ピン１には、所望速度のクロックが印加される。入力ピン２〜入力ピンｎは内部回路７１に対する入力端子であり、制御ピン１〜制御ピンｎは内部回路７２に対する入力端子である。説明の便宜上、一方を入力ピン、他方を制御ピンと称したものである。これらの入力端子に設定するビットパターンの内容によってＦＦ回路７３、７４の入力データの内容が定まる。リセットピンは２つのＦＦ回路７３、７４のリセット端に接続される。
【０００６】
図８は、図７に示す従来のディレイ測定方法を説明する試験タイムチャートである。例えば、ＦＦ回路７３のディレイの測定は次の手順で行う。まず、ＦＦ回路７３の入力データ、即ち内部回路７１の出力データが“１”となるように内部回路７１に対する入力ピン２〜入力ピンｎに“１”または“０”を設定する。
また、ＦＦ回路７３の出力データが内部回路７２をスルーで通過し例えば出力ピン１にそのまま現れるように内部回路７２に対する制御ピン１〜制御ピンｎに“１”または“０”を設定する。
【０００７】
そして、入力ピン１に所望速度のクロックを印加し、適宜時間経過後にリセットピンにリセットパルスを印加し、リセット後のクロックの前縁から出力ピン１の出力レベルが“１”に立ち上がるまでの時間τを計測する。良否の判定は、１個のＦＦ回路の測定値または問題とする順序回路中の複数個のＦＦ回路での測定値総和と要求されるディレイ値との比較によって行う。
【０００８】
次に、周知の通りゲート回路や順序回路等で構成されるＬＳＩでは、順序回路中のＦＦ回路を個別に指定してそのＦＦ回路の機能確認、即ちセットやリセット等の操作に対し出力データの論理値が期待したものであるかの確認が行えるスキャン回路を内蔵する。特開平３−６１８７２号公報の従来技術の欄に記載のディレイ測定方法は、このスキャン回路を利用して２つのＦＦ回路を指定し、２つのクロックを用いてこの２つのＦＦ間のディレイを測定する方法である。
【０００９】
【発明が解決しようとする課題】
ＬＳＩは、量産品であるので同一ロットなら全てほぼ同様の特性を示す。従って、ＦＦ回路毎に個別に測定できる図７乃至図８に示す方法では、問題となるＦＦ回路を特定できるので、ＬＳＩ内の全てのＦＦ回路について測定しなくとも良く試験時間を短縮できる利点がある。また、特別の回路を付加することなく測定できる利点もある。
【００１０】
しかし、図７乃至図８に示す方法では、入力端子に設定するビットパターン（テストパターン）をＬＳＩ内部の着目するＦＦ回路毎に用意する必要があるので、ＬＳＩの設計者でない試験員は、ＬＳＩの内部回路を十分に理解してからテストパターンを作成する必要があり、テストパターンの作成に相当の時間を要する。また、各入力端子に所望のタイミング及び波形を設定しなければならず、測定試験が複雑なものとなっている。更に、ＦＦ回路を単独で試験できるが、周囲回路の影響があるので、正確な測定ができない。従って、従来ではシステム試験でディレイ値不良と判定されたものを再試験した場合に再現できない場合があり、処理に困ることがあった。
【００１１】
また、特開平３−６１８７２号公報に記載の方法では、実際のシステム試験に近い環境で測定できる利点があるが、特別の回路を付加する必要があり、また、ＦＦ回路毎に測定できないので、ＬＳＩ毎に同様の試験を繰り返す必要があり、試験時間の短縮が困難である。
本発明は、このような問題を解決すべく創作されたもので、ゲート回路や順序回路等で構成されるＬＳＩ中の順序回路内部の個々のフリップフロップ回路の動作時間たるディレイを特別な回路を付加することなく当該ＬＳＩが内蔵するスキャン回路の入出力ピンのみを利用して簡単に測定できるＬＳＩのディレイ測定方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
図１は、請求項１に記載の発明の原理説明図である。以下、図１を参照して本発明のＬＳＩのディレイ測定方法の構成を説明する。
請求項１に記載のＬＳＩのディレイ測定方法は、アドレス指定によって順序回路内部のフリップフロップ回路を個別に指定しその指定したフリップフロップ回路に入力ピンから設定した論理状態をスキャンアウトピンで個別に確認できるスキャン回路を内蔵するＬＳＩにおいて、図１に示すように、スキャン回路１のアドレスピンｂにアドレスデータを設定して測定対象の順序回路内部のフリップフロップ（以下、「ＦＦ回路」と言う）２を個別に指定する第１工程（イ）と、スキャン回路１の４つの入力ピンたるプリセットピンａ、スキャンピンｃ、クロックピンｄ、リセットピンｅのうち少なくとも２つの入力ピンを用いて、指定したＦＦ回路２を論理１レベルまたは論理０レベルの何れか一方の論理状態に設定し、その後他方の論理状態に反転操作する第２工程（ロ）と、反転操作の時点からスキャンアウトピンの出力レベルが一方のレベルから他方のレベルへ変化する時点までの時間を計測する第３工程（ハ）とを備えることを特徴とする。
【００１３】
請求項２に記載のＬＳＩのディレイ測定方法は、請求項１に記載のＬＳＩのディレイ測定方法において、第２工程（ロ）では、リセットピンｅまたはプリセットピンａにパルスを印加してＦＦ回路２を論理１レベルまたは論理０レベルの何れか一方の論理状態に設定し、その後クロックピンｄにクロックを印加してスキャンピンｃに印加してある論理１レベルまたは論理０レベルの何れか他方のレベルをＦＦ回路２に取り込ませることを特徴とする。
【００１４】
請求項３に記載のＬＳＩのディレイ測定方法は、請求項１に記載のＬＳＩのディレイ測定方法において、第２工程（ロ）では、リセットピンｅにパルスを印加してＦＦ回路２を論理１レベルまたは論理０レベルの何れか一方の論理状態に設定し、その後ＦＦ回路２の論理状態を反転させるパルスをプリセットピンａに印加することを特徴とする。
【００１５】
請求項４に記載のＬＳＩのディレイ測定方法は、請求項１に記載のＬＳＩのディレイ測定方法において、第２工程（ロ）では、スキャンピンｃに印加した論理１レベルまたは論理０レベルの何れか一方のレベルをクロックピンｄにクロックを印加してＦＦ回路２に取り込ませ、その後スキャンピンｃに印加した論理１レベルまたは論理０レベルの何れか他方のレベルをクロックピンｄにクロックを印加してＦＦ回路２に取り込ませることを特徴とする。
【００１６】
請求項５に記載のＬＳＩのディレイ測定方法は、請求項１に記載のＬＳＩのディレイ測定方法において、第２工程（ロ）では、スキャンピンｃに印加した論理１レベルまたは論理０レベルの何れか一方のレベルをクロックピンｄにクロックを印加してＦＦ回路２に取り込ませ、その後ＦＦ回路２の論理状態を反転させるパルスをプリセットピンａまたはリセットピンｅに印加することを特徴とする。
【００１７】
【作用】
次に、前記の如く構成される本発明のＬＳＩのディレイ測定方法の作用を図１を参照して説明する。
請求項１に記載の発明では、図１（Ａ）に示すように、第１工程（イ）でアドレス指定した測定対象順序回路中の１つのＦＦ回路２の論理状態をスキャンピンｃ、クロックピンｄ、リセットピンｅ、プリセットピンａのうち少なくとも２つの入力ピンを用いて反転させる操作をし（第２工程（ロ））、その反転操作の時点からスキャンアウトピンｆの出力レベルが一方のレベルから他方のレベルへ変化する時点までの時間を計測する（第３工程（ハ））。
【００１８】
具体的には、第２工程において使用するスキャン回路１の入力ピンは、請求項２乃至請求項５に記載の発明のようになる。
即ち、請求項２または請求項５に記載の発明では、入力ピンとしてリセットピンｅまたはプリセットピンａの何れか一方とクロックピンｄ及びスキャンピンｃとを用いてＦＦ回路２の論理反転操作を行う。
【００１９】
請求項３に記載の発明では、入力ピンとしてリセットピンｅとプリセットピンａとを用いてＦＦ回路２の論理反転操作を行う。
請求項４に記載の発明では、入力ピンとしてスキャンピンｃとクロックピンｄとを用いてＦＦ回路２の論理反転操作を行う。
以上のように、本発明によれば、スキャン回路の入出力ピンのみを利用して各ＦＦ回路を直接操作するので、周囲回路の影響を受けることなく各ＦＦ回路の動作時間たるディレイを個別に測定できることになる。即ちディレイの変動に最も影響を与えるＦＦ回路個々のディレイを正確に測定できることになる。従って、測定対象順序回路全体または一部のディレイを正確に測定でき、ＬＳＩ単体試験において良否判定を正確に行うことが可能となる。
【００２０】
また、テストパターンの作成は、動作が簡明なスキャン回路の少ない数の制御ピンを対象とすれば良く、しかも各ＦＦ回路においてテストパターンは同一で良いので、テストパターン数は、数パターンで足り、極めて容易に作成できる。従って、ＬＳＩの設計者でない試験員にＬＳＩの内部回路及び動作を理解させるという余分な負担をかけないで済む。
【００２１】
【実施例】
以下、本発明の実施例を図面を参照して説明する。
図２は、ゲート回路や順序回路等で構成されるＬＳＩに内蔵されるスキャン回路の構成例を示す図である。図２において、このスキャン回路は、入出力端子として、プリセットピンａと、アドレスピンｂと、スキャンピンｃと、クロックピンｄと、リセットピンｅと、スキャンアウトピンｆとを備える。
【００２２】
図２で示すスキャン回路は２つのＦＦ回路２１、２２を対象とするが、これらのＦＦ回路は、それぞれ、プリセットピンａとクロックピンｄとリセットピンｅとの各ラインに直接並列接続される。
アドレスピンｂはデコーダ２３の入力端子である。このスキャン回路は２つのＦＦ回路２１、２２を対象とすることから、アドレスピンｂは１本で１ビットのアドレスデータが印加される。デコーダ２３は２つの選択信号出力ラインを有し、一方の選択信号出力ラインはＡＮＤゲート２４、２５の一方の入力端に接続され、他方の選択信号出力ラインはＡＮＤゲート２６、２７の一方の入力端に接続される。
【００２３】
スキャンピンｃにはＦＦ回路をある論理状態に設定する“１”または“０”のデータが印加されるが、このスキャンピンｃのラインはＡＮＤゲート２４と２６の他方の入力端に接続される。ＡＮＤゲート２４の出力端はＦＦ回路２１のデータ入力端に接続され、ＡＮＤゲート２６の出力端はＦＦ回路２２のデータ入力端に接続される。
【００２４】
ＦＦ回路２１のデータ出力端はＡＮＤゲート２５の他方の入力端に接続され、ＦＦ回路２２のデータ出力端はＡＮＤゲート２７の他方の入力端に接続される。ＡＮＤゲート２５の出力端とＡＮＤゲート２７の出力端は、それぞれＯＲゲート２８の入力端に接続され、ＯＲゲート２８の出力端はスキャンアウトピンｆに接続される。
【００２５】
以上の構成において、アドレスピンｂに“１”のアドレスデータを設定すると、デコーダ２３は、例えばＡＮＤゲート２４、２５への選択信号出力ラインを“１”レベルにし、ＡＮＤゲート２６、２７への選択信号出力ラインを“０”レベルにする。従って、スキャンピンｃに設定されたデータは、ＡＮＤゲート２４からＦＦ回路２１に取り込まれるが、ＡＮＤゲート２６は閉じているのでＦＦ回路２２には取り込まれないので、スキャンピンｃに設定されたデータの内容が、ＦＦ回路２１、ＡＮＤゲート２５、ＯＲゲート２８を介してスキャンアウトピンｆに送出される。
【００２６】
また、リセットピンｅやプリセットピンａを操作すると、ＦＦ回路２１と２２が共に動作するが、ＡＮＤゲート２５が開いてＡＮＤゲート２７は閉じているので、ＦＦ回路２１の設定された論理状態が、ＡＮＤゲート２５、ＯＲゲート２８を介してスキャンアウトピンｆに送出される。
スキャンアウトピンｆの信号レベルが期待したレベル（期待値）であるかを監視すれば、ＦＦ回路２１が所望の論理状態に設定されか否かを確認できる。
【００２７】
つまり、スキャン回路は、アドレスピンｄにアドレスデータを設定してＦＦ回路を指定し、スキャンピンｃ、クロックピンｄ、リセットピンｅ、プリセットピンａを操作してスキャンアウトピンｆに期待値が送出されるかを監視しその指定したＦＦ回路の機能を確認することを目的とする回路であるが、本発明では、このようなスキャン回路を利用して各ＦＦ回路のディレイを次のようにして測定する。
【００２８】
図３は、請求項２に記載の発明の実施例を示す図である。図３（Ａ）は図２に例示した如き構成を有するスキャン回路であり、図３（Ｂ）は試験タイムチャートである。
図３（Ａ）において、スキャン回路３０内のＦＦ回路３１は、前述したようにアドレスピンｄに設定したアドレスデータにより指定したものである。本実施例では、スキャン回路３０の入力ピンのうち、クロックピンｄとスキャンピンｃとリセットピンｅとを用いる。なお、ＦＦ回路３１の出力端は、“１”レベルの入力に対し“１”レベルを送出する端子が使用されるのが通例であるので、本発明の各実施例はそれを前提に構成してある。
【００２９】
図３（Ｂ）に示すように、まずリセットピンｅに負論理のパルスを印加する（図３（Ｂ）（１））。ＦＦ回路３１は、スキャンピンｃのレベル状態と無関係に出力端を“０”レベルにする論理状態に設定される。これはスキャンアウトピンｆで確認できる（図３（Ｂ）（４））。
次いで、スキャンピンｃのレベルを“１”レベルにし、クロックピンｄにクロックを印加する（図３（Ｂ）（２）（３））。これによりＦＦ回路３１は、出力端を“１”レベルにする。
【００３０】
すると、スキャンアウトピンｆでは、レベルが“０”レベルから“１”レベルに立ち上がるので（図３（Ｂ）（４））、論理反転操作の時点であるクロックの前縁からスキャンアウトピンｆのレベルが“１”レベルに立ち上がった時点までの時間τを計測すれば、この計測値τは、ＦＦ回路３１の動作時間たるディレイ値を与える。
【００３１】
なお、同様の試験は、リセットピンｅに代えてプリセットピンａを用いても可能である。この場合は、スキャンアウトピンｆのレベルが“１”レベルから“０”レベルに立ち下がるように各入力ピンを操作すれば良い。
図４は、請求項３に記載の発明の実施例を示す図である。本実施例では、スキャン回路３０の入力ピンのうち、リセットピンｅとプリセットピンａを用いる。
【００３２】
図４（Ｂ）に示すように、まずリセットピンｅに負論理のパルスを印加する（図４（Ｂ）（１））。ＦＦ回路３１は、データ入力端のレベル状態と無関係に出力端を“０”レベルにする論理状態に設定される。これはスキャンアウトピンｆで確認できる（図４（Ｂ）（３））。
次いで、プリセットピンａに正論理のパルスを印加する（図４（Ｂ）（２））。これによりＦＦ回路３１は、出力端を“１”レベルにする。
【００３３】
すると、スキャンアウトピンｆでは、レベルが“０”レベルから“１”レベルに立ち上がるので（図４（Ｂ）（３））、論理反転操作の時点であるプリセットパルスの前縁からスキャンアウトピンｆのレベルが“１”レベルに立ち上がった時点までの時間τを計測すれば、この計測値τは、ＦＦ回路３１の動作時間たるディレイ値を与える。
【００３４】
図５は、請求項４に記載の発明の実施例を示す図である。本実施例では、スキャン回路３０の入力ピンのうち、クロックピンｄとスキャンピンｃを用いる。
図５（Ｂ）（１）（２）に示すように、スキャンピンｃに例えば“０”レベルを設定してクロックピンｄに印加したクロックでＦＦ回路３１に取り込ませる。これによりＦＦ回路３１は、出力端を“０”レベルにする論理状態に設定される。これはスキャンアウトピンｆで確認できる（図５（Ｂ）（３））。
【００３５】
次いで、スキャンピンｃに“１”レベルを設定してクロックピンｄに印加したクロックでＦＦ回路３１に取り込ませる。これによりＦＦ回路３１は出力端を“１”レベルにする。
すると、スキャンアウトピンｆでは、レベルが“０”レベルから“１”レベルに立ち上がるので（図５（Ｂ）（３））、論理反転操作の時点である２回目の印加クロックの前縁からスキャンアウトピンｆのレベルが“１”レベルに立ち上がった時点までの時間τを計測すれば、この計測値τは、ＦＦ回路３１の動作時間たるディレイ値を与える。
【００３６】
なお、ＦＦ回路３１に取り込ませるデータを逆の順序にし、論理反転操作の時点からスキャンアウトピンｆのレベルが“１”レベルから“０”レベルに立ち下がるまでの時間を計測しても良い。
図６は、請求項５に記載の発明の実施例を示す図である。本実施例では、スキャン回路３０の入力ピンのうち、クロックピンｄとスキャンピンｃとプリセットピンａを用いる。
【００３７】
図６（Ｂ）に示すように、まずスキャンピンｃに“０”レベルを設定してクロックピンｄに印加したクロックでＦＦ回路３１に取り込ませる（図６（Ｂ）（１）（２））。ＦＦ回路３１は、出力端を“０”レベルにする論理状態に設定される。これはスキャンアウトピンｆで確認できる（図６（Ｂ）（４））。
次いで、プリセットピンに正論理のパルスを印加する（図５（ｂ）（３））。これによりＦＦ回路３１は、出力端を“１”レベルにする。
【００３８】
すると、スキャンアウトピンｆでは、レベルが“０”レベルから“１”レベルに立ち上がるので（図６（Ｂ）（４））、論理反転操作の時点であるプリセットパルスの前縁からスキャンアウトピンｆのレベルが“１”レベルに立ち上がった時点までの時間τを計測すれば、この計測値τは、ＦＦ回路３１の動作時間たるディレイ値を与える。
【００３９】
なお、同様の試験は、プリセットピンａに代えてリセットピンｅを用いても可能である。この場合は、スキャンアウトピンｆのレベルが“１”レベルから“０”レベルに立ち下がるように各入力ピンを操作すれば良い。
【００４０】
【発明の効果】
以上説明したように、本発明のＬＳＩのディレイ測定方法は、スキャン回路の入出力ピンのみを使用して各フリップフロップ回路を直接操作し周囲回路の影響を受けることなく各フリップフロップ回路の動作時間たるディレイを個別に測定できるので、即ちディレイの変動に最も影響を与えるフリップフロップ回路個々のディレイを正確に測定できるので、測定対象順序回路全体または一部のディレイを正確に測定でき、ＬＳＩ単体試験において良否判定を正確に行うことが可能となる。
【００４１】
また、テストパターン作成は、動作が簡明なスキャン回路の少ない数の制御ピンを対象とすれば良く、しかも各ＦＦ回路当たりのテストパターン数は、数パターンで足り、極めて容易に作成でき、ＬＳＩの設計者でない試験員にＬＳＩの内部回路及び動作を理解させるという余分な負担をかけないで済む。
【００４２】
更に、各フリップフロップ回路のディレイ値は周囲回路の影響を受けず取得できるので、システム試験で不良と判定されたものについて再現性の良い確認試験を行うことが可能となる。
従って、本発明をＬＳＩの単体試験に適用すれば、試験作業の大部分は要求値を超えるディレイ値のフリップフロップ回路の特定作業に費やされ、特定できればその後は簡便かつ迅速に試験できるので、試験作業時間を短縮できる。
また、本発明は、特別の回路を要さずに既存の設備を用いて実施できるので、試験作業時間の短縮化と相俟って原価の低減を可能にする。
【図面の簡単な説明】
【図１】請求項１に記載の発明の原理説明図であり、（Ａ）はスキャン回路の入出力ピンを示す図、（Ｂ）は測定手順フローチャートである。
【図２】スキャン回路の構成例を示す図である。
【図３】請求項２に記載のＬＳＩのディレイ測定方法を示す図であり、（Ａ）はスキャン回路の使用ピンを示す図、（Ｂ）は試験タイムチャートである。
【図４】請求項３に記載のＬＳＩのディレイ測定方法を示す図であり、（Ａ）はスキャン回路の使用ピンを示す図、（Ｂ）は試験タイムチャートである。
【図５】請求項４に記載のＬＳＩのディレイ測定方法を示す図であり、（Ａ）はスキャン回路の使用ピンを示す図、（Ｂ）は試験タイムチャートである。
【図６】請求項５に記載のＬＳＩのディレイ測定方法を示す図であり、（Ａ）はスキャン回路の使用ピンを示す図、（Ｂ）は試験タイムチャートである。
【図７】従来のディレイ測定方法の説明図である。
【図８】従来のディレイ測定方法の試験タイムチャートである。
【符号の説明】
１スキャン回路
２フリップフロップ回路（ＦＦ回路）
２１、２２フリップフロップ回路（ＦＦ回路）
２３デコーダ
２４、２５、２６、２７ＡＮＤゲート
２８ＯＲゲート
３０スキャン回路
３１フリップフロップ回路（ＦＦ回路）
ａプリセットピン
ｂアドレスピン
ｃスキャンピン
ｄクロックピン
ｅリセットピン
ｆスキャンアウトピン
（イ）第１工程
（ロ）第２工程
（ハ）第３工程

Claims

アドレス指定によって順序回路内部のフリップフロップ回路を個別に指定しその指定されたフリップフロップ回路に入力ピンから設定した論理状態をスキャンアウトピンで個別に確認できるスキャン回路を内蔵するＬＳＩのディレイ測定方法において、
スキャン回路のアドレスピンにアドレスデータを設定し測定対象の順序回路内部のフリップフロップを個別に指定する第１工程と、
スキャン回路の４つの入力ピンたるリセットピン、スキャンピン、クロックピン、プリセットピンのうち少なくとも２つの入力ピンを用いて前記指定したフリップフロップ回路を論理１レベルまたは論理０レベルの何れか一方の論理状態に設定し、その後他方の論理状態に反転操作する第２工程と、
前記反転操作の時点からスキャンアウトピンの出力レベルが一方のレベルから他方のレベルへ変化する時点までの時間を計測する第３工程と
を備えることを特徴とするＬＳＩのディレイ測定方法。
請求項１に記載のＬＳＩのディレイ測定方法において、
前記第２工程では、リセットピンまたはプリセットピンにパルスを印加してフリップフロップ回路を論理１レベルまたは論理０レベルの何れか一方の論理状態に設定し、その後クロックピンにクロックを印加してスキャンピンに印加してある論理１レベルまたは論理０レベルの何れか他方のレベルをフリップフロップ回路に取り込ませる
ことを特徴とするＬＳＩのディレイ測定方法。
請求項１に記載のＬＳＩのディレイ測定方法において、
前記第２工程では、リセットピンにパルスを印加してフリップフロップ回路を論理１レベルまたは論理０レベルの何れか一方の論理状態に設定し、その後フリップフロップ回路の論理状態を反転させるパルスをプリセットピンに印加する
ことを特徴とするＬＳＩのディレイ測定方法。
請求項１に記載のＬＳＩのディレイ測定方法において、
前記第２工程では、スキャンピンに印加した論理１レベルまたは論理０レベルの何れか一方のレベルをクロックピンにクロックを印加してフリップフロップ回路に取り込ませ、その後スキャンピンに印加した論理１レベルまたは論理０レベルの何れか他方のレベルをクロックピンにクロックを印加してフリップフロップ回路に取り込ませる
ことを特徴とするＬＳＩのディレイ測定方法。
請求項１に記載のＬＳＩのディレイ測定方法において、
前記第２工程では、スキャンピンに印加した論理１レベルまたは論理０レベルの何れか一方のレベルをクロックピンにクロックを印加してフリップフロップ回路に取り込ませ、その後フリップフロップ回路の論理状態を反転させるパルスをプリセットピンまたはリセットピンに印加する
ことを特徴とするＬＳＩのディレイ測定方法。