JPH05183117A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH05183117A JPH05183117A JP4159165A JP15916592A JPH05183117A JP H05183117 A JPH05183117 A JP H05183117A JP 4159165 A JP4159165 A JP 4159165A JP 15916592 A JP15916592 A JP 15916592A JP H05183117 A JPH05183117 A JP H05183117A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polysilicon
- region
- boron
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ポリシリコンとシリサイドの多層膜のポリシ
リコン中に、n+領域およびp+領域が混在する半導体
装置において、p型不純物とn型不純物の相互拡散を防
ぐ半導体装置およびその製造方法を提供するものであ
る。 【構成】 ポリシリコン膜9a,9bおよび高融点シリ
サイド膜12の多層膜を有し、さらに、ポリシリコン膜
9a,9bに+領域およびn+領域を共に具備する半導体
装置において、シリサイド膜12中のボロンに濃度勾配
のないものである。 【効果】 熱処理を行っても、p+ポリシリコン中のボ
ロンは減少することがなく、またn+ポリシリコン膜中
のリンあるいはヒ素は、p+ポリシリコン膜中に拡散す
ることがない。このため、ポリサイド膜をMOSFET
のゲート電極に用いた時にはスレシュホールド電圧(V
t)の変動が起こらず、またn+拡散層およびp+拡散
層をつなぐ配線に用いた時はコンタクト抵抗が高くなら
ない。
リコン中に、n+領域およびp+領域が混在する半導体
装置において、p型不純物とn型不純物の相互拡散を防
ぐ半導体装置およびその製造方法を提供するものであ
る。 【構成】 ポリシリコン膜9a,9bおよび高融点シリ
サイド膜12の多層膜を有し、さらに、ポリシリコン膜
9a,9bに+領域およびn+領域を共に具備する半導体
装置において、シリサイド膜12中のボロンに濃度勾配
のないものである。 【効果】 熱処理を行っても、p+ポリシリコン中のボ
ロンは減少することがなく、またn+ポリシリコン膜中
のリンあるいはヒ素は、p+ポリシリコン膜中に拡散す
ることがない。このため、ポリサイド膜をMOSFET
のゲート電極に用いた時にはスレシュホールド電圧(V
t)の変動が起こらず、またn+拡散層およびp+拡散
層をつなぐ配線に用いた時はコンタクト抵抗が高くなら
ない。
Description
【0001】
【産業上の利用分野】本発明は、ポリサイド膜を構成す
る同一のポリシリコン膜中にp+領域とn+領域が混在
している半導体装置の製造方法に関するものである。
る同一のポリシリコン膜中にp+領域とn+領域が混在
している半導体装置の製造方法に関するものである。
【0002】
【従来の技術】近年、一般に、MOSトランジスタの微
細化のために、pチャンネル型MOSトランジスタのゲ
ート電極にはp+ポリシリコンを、nチャンネル型MO
Sトランジスタのゲート電極にはn+ポリシリコンを用
いると良いことが知られている。この効果は、例えば、
アイ・イー・イー・イー、アイ・イー・ディー・エム、
テクニカル、ダイジェスト、IEEE,IEDM、Te
chnical Digest p418−422(1
984)に記載されている。
細化のために、pチャンネル型MOSトランジスタのゲ
ート電極にはp+ポリシリコンを、nチャンネル型MO
Sトランジスタのゲート電極にはn+ポリシリコンを用
いると良いことが知られている。この効果は、例えば、
アイ・イー・イー・イー、アイ・イー・ディー・エム、
テクニカル、ダイジェスト、IEEE,IEDM、Te
chnical Digest p418−422(1
984)に記載されている。
【0003】また、半導体基板中に形成されたp+領域
とポリシリコン膜とのコンタクトをとる場合にはp+ポ
リシリコンが、n+領域とポリシリコン膜とのコンタク
トをとる場合にはn+ポリシリコンが用いられている。
このため、同一の半導体基板上にpチャンネル型とnチ
ャンネル型のMOSトランジスタが形成されるCMOS
型半導体装置では、同一のポリシリコン膜中に、p+領
域とn+領域とが混在できれば、集積回路素子の面積縮
小等に都合が良い。
とポリシリコン膜とのコンタクトをとる場合にはp+ポ
リシリコンが、n+領域とポリシリコン膜とのコンタク
トをとる場合にはn+ポリシリコンが用いられている。
このため、同一の半導体基板上にpチャンネル型とnチ
ャンネル型のMOSトランジスタが形成されるCMOS
型半導体装置では、同一のポリシリコン膜中に、p+領
域とn+領域とが混在できれば、集積回路素子の面積縮
小等に都合が良い。
【0004】このようにP型とN型の混在したポリシリ
コン膜は、一般的な金属膜と比較して高い比抵抗である
ため、ポリシリコン膜上に高融点金属シリサイド膜ある
いは高融点金属窒化膜等を形成しポリサイド膜とするこ
とが一般的に行われている。そして、ポリサイド膜とす
ることで、高融点金属シリサイド膜あるいは高融点金属
窒化膜等によりp+ポリシリコン膜とn+ポリシリコン
膜とが電気的に導通し、しかも特別な接続領域を必要と
しない。また、ポリサイド膜を形成後、900℃の熱処
理を行って、BPSG(ボロンおよびリンを含むシリケ
ートガラス)膜を用いた平坦化が可能となる。このよう
な半導体装置は、たとえば特開昭57ー192079号
公報に報告されている。
コン膜は、一般的な金属膜と比較して高い比抵抗である
ため、ポリシリコン膜上に高融点金属シリサイド膜ある
いは高融点金属窒化膜等を形成しポリサイド膜とするこ
とが一般的に行われている。そして、ポリサイド膜とす
ることで、高融点金属シリサイド膜あるいは高融点金属
窒化膜等によりp+ポリシリコン膜とn+ポリシリコン
膜とが電気的に導通し、しかも特別な接続領域を必要と
しない。また、ポリサイド膜を形成後、900℃の熱処
理を行って、BPSG(ボロンおよびリンを含むシリケ
ートガラス)膜を用いた平坦化が可能となる。このよう
な半導体装置は、たとえば特開昭57ー192079号
公報に報告されている。
【0005】しかし、単にポリシリコンとシリサイドを
積層したポリサイド膜では、後工程の例えばBPSG膜
を用いた平坦化等の熱処理により、p+ポリシリコン中
のp型不純物であるボロンおよびn+ポリシリコン中の
n型不純物であるリンあるいはヒ素が、シリサイド膜中
を相互に拡散し、ポリサイド膜をMOSFETのゲート
電極に用いた時にはスレシュホールド電圧(Vt)の変
動が起こる。なお、このVtの変動はPチャンネル型M
OSFETにのみ発生し、Nチャンネル型MOSFET
では発生しない。この現象は、例えばアイ・イー・イー
・イー エレクトロン・デバイス・レター、ボリューム
12、IEEE、EDL,vol.12p696−69
8,1991に記載されている。同様に、n+拡散層お
よびp+拡散層をつなぐ配線に用いた時はコンタクト抵
抗が高くなる。また、このシリサイドを介した拡散を防
ぐため、ポリシリコンとシリサイドの間に拡散防止膜を
形成する方法が報告されている。このような半導体装置
あるいは半導体装置の製造方法は、たとえば、特開平1
ー265542号公報あるいは特開平2ー192161
号公報に報告されている。
積層したポリサイド膜では、後工程の例えばBPSG膜
を用いた平坦化等の熱処理により、p+ポリシリコン中
のp型不純物であるボロンおよびn+ポリシリコン中の
n型不純物であるリンあるいはヒ素が、シリサイド膜中
を相互に拡散し、ポリサイド膜をMOSFETのゲート
電極に用いた時にはスレシュホールド電圧(Vt)の変
動が起こる。なお、このVtの変動はPチャンネル型M
OSFETにのみ発生し、Nチャンネル型MOSFET
では発生しない。この現象は、例えばアイ・イー・イー
・イー エレクトロン・デバイス・レター、ボリューム
12、IEEE、EDL,vol.12p696−69
8,1991に記載されている。同様に、n+拡散層お
よびp+拡散層をつなぐ配線に用いた時はコンタクト抵
抗が高くなる。また、このシリサイドを介した拡散を防
ぐため、ポリシリコンとシリサイドの間に拡散防止膜を
形成する方法が報告されている。このような半導体装置
あるいは半導体装置の製造方法は、たとえば、特開平1
ー265542号公報あるいは特開平2ー192161
号公報に報告されている。
【0006】
【発明が解決しようとする課題】しかしながら上記のポ
リサイド膜の形成方法においては、拡散防止膜に使用し
ているチタンナイトライド膜(TiN)の拡散防止効果
がN/Ti組成比、不純物として含まれる酸素の量ある
いは結晶粒経・結晶方位等に大きく依存しており、プロ
セスが不安定である。特に、ポリサイド膜を配線として
用いる場合、コンタクト部においてTiN膜の膜厚が薄
くなり拡散防止効果がなくなり、ポリシリコン中のp型
不純物あるいはn型不純物がシリサイド膜中に拡散し、
さらにはシリサイド中を拡散することによってp型不純
物がn+ポリシリコン膜に、n型不純物がp+ポリシリ
コン膜にまで到達し補償効果によるキャリア濃度低下の
ため、コンタクト抵抗が高くなるという問題を有してい
た。
リサイド膜の形成方法においては、拡散防止膜に使用し
ているチタンナイトライド膜(TiN)の拡散防止効果
がN/Ti組成比、不純物として含まれる酸素の量ある
いは結晶粒経・結晶方位等に大きく依存しており、プロ
セスが不安定である。特に、ポリサイド膜を配線として
用いる場合、コンタクト部においてTiN膜の膜厚が薄
くなり拡散防止効果がなくなり、ポリシリコン中のp型
不純物あるいはn型不純物がシリサイド膜中に拡散し、
さらにはシリサイド中を拡散することによってp型不純
物がn+ポリシリコン膜に、n型不純物がp+ポリシリ
コン膜にまで到達し補償効果によるキャリア濃度低下の
ため、コンタクト抵抗が高くなるという問題を有してい
た。
【0007】本発明は上記問題点に鑑み、ポリサイド膜
中の同一のポリシリコン膜中に、n+領域およびp+領
域が混在する半導体装置において、後工程の熱処理を行
っても、ポリサイド膜をMOSFETのゲート電極に用
いた時にはNチャンネル型MOSFETと同様にPチャ
ンネル型MOSFETでもスレシュホールド電圧(V
t)の変動が起こらず、またn+拡散層およびp+拡散
層を接続する配線に用いた時はn+コンタクトと同様に
p+コンタクト抵抗も安定化可能な半導体装置およびそ
の製造方法を提供するものである。
中の同一のポリシリコン膜中に、n+領域およびp+領
域が混在する半導体装置において、後工程の熱処理を行
っても、ポリサイド膜をMOSFETのゲート電極に用
いた時にはNチャンネル型MOSFETと同様にPチャ
ンネル型MOSFETでもスレシュホールド電圧(V
t)の変動が起こらず、またn+拡散層およびp+拡散
層を接続する配線に用いた時はn+コンタクトと同様に
p+コンタクト抵抗も安定化可能な半導体装置およびそ
の製造方法を提供するものである。
【0008】
【課題を解決するための手段】上記問題点を解決するた
めの本発明の半導体装置およびその製造方法は、pチャ
ンネル型MOSトランジスタおよびnチャンネル型MO
Sトランジスタを共に有し、ゲート電極あるいは配線と
してポリシリコン膜とシリサイド膜の多層膜を用い、前
記多層膜中の前記ポリシリコン膜がp+領域およびn+
領域を含み、前記シリサイド膜中のボロン濃度の勾配を
無くすものである。
めの本発明の半導体装置およびその製造方法は、pチャ
ンネル型MOSトランジスタおよびnチャンネル型MO
Sトランジスタを共に有し、ゲート電極あるいは配線と
してポリシリコン膜とシリサイド膜の多層膜を用い、前
記多層膜中の前記ポリシリコン膜がp+領域およびn+
領域を含み、前記シリサイド膜中のボロン濃度の勾配を
無くすものである。
【0009】
【作用】本発明は上記した構成により、シリサイド膜中
のボロンに濃度勾配がないため、p+ポリシリコン膜中
のp型不純物であるボロンが900℃の熱処理を行って
もシリサイド膜中を拡散することがない。このため、p
+ポリシリコン膜中のp型不純物であるボロン濃度が低
下しない。また、シリサイド膜中のボロンは、ほとんど
n+ポリシリコン膜中に拡散せず、n+ポリシリコンの
n型伝導性を維持できる。さらに、ポリサイド構造とし
ているため、p+ポリシリコン膜およびn+ポリシリコ
ン膜の電気的導通が、主にシリサイド膜を介して行われ
るので、特別な接続領域を用いることなく可能となり、
さらにBPSG膜を用いた平坦化等の900℃程度の熱
処理を施しても本効果を持続することが可能となる。
のボロンに濃度勾配がないため、p+ポリシリコン膜中
のp型不純物であるボロンが900℃の熱処理を行って
もシリサイド膜中を拡散することがない。このため、p
+ポリシリコン膜中のp型不純物であるボロン濃度が低
下しない。また、シリサイド膜中のボロンは、ほとんど
n+ポリシリコン膜中に拡散せず、n+ポリシリコンの
n型伝導性を維持できる。さらに、ポリサイド構造とし
ているため、p+ポリシリコン膜およびn+ポリシリコ
ン膜の電気的導通が、主にシリサイド膜を介して行われ
るので、特別な接続領域を用いることなく可能となり、
さらにBPSG膜を用いた平坦化等の900℃程度の熱
処理を施しても本効果を持続することが可能となる。
【0010】
【実施例】(実施例1)以下本発明の第1の実施例とし
て、ポリシリコンとシリサイドの多層膜(ポリサイド
膜)をゲート電極に用いた場合の半導体装置について、
図面を参照しながら説明する。
て、ポリシリコンとシリサイドの多層膜(ポリサイド
膜)をゲート電極に用いた場合の半導体装置について、
図面を参照しながら説明する。
【0011】図1は本発明の第1の実施例における半導
体装置の要部断面構成図である。図1において、1はp
型シリコン基板、2はシリコン基板1中に形成されたn
−ウエル、3は素子分離領域、4はpチャンネル型MO
Sトランジスタ領域、5はnチャンネル型MOSトラン
ジスタ領域、6はpチャンネル型MOSトランジスタの
ソース・ドレイン領域となるp+拡散層領域、7はnチ
ャンネル型MOSトランジスタのソース・ドレイン領域
となるn+拡散層領域、8はゲート酸化膜、9aはp+
ポリシリコン膜、9bはn+ポリシリコン膜、12は1
x1017cm-3以上のボロンを含み、ボロン濃度に勾配
のないタングステンシリサイド膜である。ポリシリコン
膜9およびタングステンシリサイド膜12の2層膜によ
りポリサイド膜を構成する。なお、図中に示してあるp
+拡散層領域6およびn+拡散層領域7は、ゲート電極
直下には形成されない。
体装置の要部断面構成図である。図1において、1はp
型シリコン基板、2はシリコン基板1中に形成されたn
−ウエル、3は素子分離領域、4はpチャンネル型MO
Sトランジスタ領域、5はnチャンネル型MOSトラン
ジスタ領域、6はpチャンネル型MOSトランジスタの
ソース・ドレイン領域となるp+拡散層領域、7はnチ
ャンネル型MOSトランジスタのソース・ドレイン領域
となるn+拡散層領域、8はゲート酸化膜、9aはp+
ポリシリコン膜、9bはn+ポリシリコン膜、12は1
x1017cm-3以上のボロンを含み、ボロン濃度に勾配
のないタングステンシリサイド膜である。ポリシリコン
膜9およびタングステンシリサイド膜12の2層膜によ
りポリサイド膜を構成する。なお、図中に示してあるp
+拡散層領域6およびn+拡散層領域7は、ゲート電極
直下には形成されない。
【0012】次に、図1の半導体装置の製造方法につい
て図2の断面図を参照しながら説明する。
て図2の断面図を参照しながら説明する。
【0013】図2(a)では、面方位(100)を有す
るP型シリコン基板1中にイオン注入と熱拡散法を用い
てn−ウエル2を形成し、前記基板1上に典型的な選択
酸化法により素子分離領域3を形成する。前記n−ウエ
ル2領域には、pチャンネル型MOSトランジスタ領域
4が形成され,n−ウエル2領域以外にはnチャンネル
型MOSトランジスタ領域5が形成される。その後、前
記基板1上にゲート酸化膜8が10nmの厚さ形成さ
れ、前記ゲート酸化膜8上に、ポリシリコン膜9を堆積
した後、nチャンネル型MOSトランジスタ領域5をフ
ォトレジスト10で覆い、ポリシリコン膜9にB+イオ
ンを、加速エネルギー10KeV、ドーズ量6x1015
cm-2の条件でイオン注入を行い、ポリシリコン膜9を
p+ポリシリコン膜9aとする。
るP型シリコン基板1中にイオン注入と熱拡散法を用い
てn−ウエル2を形成し、前記基板1上に典型的な選択
酸化法により素子分離領域3を形成する。前記n−ウエ
ル2領域には、pチャンネル型MOSトランジスタ領域
4が形成され,n−ウエル2領域以外にはnチャンネル
型MOSトランジスタ領域5が形成される。その後、前
記基板1上にゲート酸化膜8が10nmの厚さ形成さ
れ、前記ゲート酸化膜8上に、ポリシリコン膜9を堆積
した後、nチャンネル型MOSトランジスタ領域5をフ
ォトレジスト10で覆い、ポリシリコン膜9にB+イオ
ンを、加速エネルギー10KeV、ドーズ量6x1015
cm-2の条件でイオン注入を行い、ポリシリコン膜9を
p+ポリシリコン膜9aとする。
【0014】図2(b)では、その後、フォトレジスト
10を除去し、pチャンネル型MOSトランジスタ領域
5をフォトレジスト11で覆い、ポリシリコン膜9にA
s+イオンを、加速エネルギー20KeV、ドーズ量1
x1015cm-2の条件でイオン注入を行い、ポリシリコ
ン膜9をn+ポリシリコン膜9bとする。
10を除去し、pチャンネル型MOSトランジスタ領域
5をフォトレジスト11で覆い、ポリシリコン膜9にA
s+イオンを、加速エネルギー20KeV、ドーズ量1
x1015cm-2の条件でイオン注入を行い、ポリシリコ
ン膜9をn+ポリシリコン膜9bとする。
【0015】図2(c)では、その後、フォトレジスト
11を除去し、タングステンシリサイド膜12を200
nm形成する。次に、全面にB+イオンを、加速エネル
ギー10KeV、ドーズ量6x1015cm-2の条件でイ
オン注入を行うことにより、前記タングステンシリサイ
ド膜12中にボロンを1x1017cm-3以上含ませ、ボ
ロン濃度の勾配を無くす。
11を除去し、タングステンシリサイド膜12を200
nm形成する。次に、全面にB+イオンを、加速エネル
ギー10KeV、ドーズ量6x1015cm-2の条件でイ
オン注入を行うことにより、前記タングステンシリサイ
ド膜12中にボロンを1x1017cm-3以上含ませ、ボ
ロン濃度の勾配を無くす。
【0016】次に、全面にシリコン酸化膜を200nm
堆積する。その後、前記p+ポリシリコン膜9a,n+
ポリシリコン膜9b、タングステンシリサイド膜12お
よびシリコン酸化膜を所望の配線形状となるようにエッ
チングすることで、ゲート電極パターンと同時に、例え
ばpチャンネル型MOSトランジスタのゲート電極とn
チャンネル型MOSトランジスタのゲート電極を接続す
る配線パターンを形成する。その後、pチャンネルMO
Sトランジスタ領域4の表面領域にはBF2+を加速エネ
ルギー30keV、ドーズ量6x1015cmー2の条件の
イオン注入を行うことで、ソースあるいはドレイン領域
としてのp+拡散層領域6が形成され、nチャンネル型
MOSトランジスタ領域5の表面領域にはAs+を加速
エネルギー40keV、ドーズ量6x1015cmー2の条
件のイオン注入を行うことで、ソースあるいはドレイン
領域としてのn+拡散層領域7が形成される。その後
は、公知の絶縁膜形成法および配線形成法を用いて、ソ
ース、ドレイン、およびゲート電極に例えばアルミ合金
等から成る配線を行うことで、半導体装置を完成する。
堆積する。その後、前記p+ポリシリコン膜9a,n+
ポリシリコン膜9b、タングステンシリサイド膜12お
よびシリコン酸化膜を所望の配線形状となるようにエッ
チングすることで、ゲート電極パターンと同時に、例え
ばpチャンネル型MOSトランジスタのゲート電極とn
チャンネル型MOSトランジスタのゲート電極を接続す
る配線パターンを形成する。その後、pチャンネルMO
Sトランジスタ領域4の表面領域にはBF2+を加速エネ
ルギー30keV、ドーズ量6x1015cmー2の条件の
イオン注入を行うことで、ソースあるいはドレイン領域
としてのp+拡散層領域6が形成され、nチャンネル型
MOSトランジスタ領域5の表面領域にはAs+を加速
エネルギー40keV、ドーズ量6x1015cmー2の条
件のイオン注入を行うことで、ソースあるいはドレイン
領域としてのn+拡散層領域7が形成される。その後
は、公知の絶縁膜形成法および配線形成法を用いて、ソ
ース、ドレイン、およびゲート電極に例えばアルミ合金
等から成る配線を行うことで、半導体装置を完成する。
【0017】次に、熱処理を行った後のポリサイド膜中
の、不純物の分布を解析した結果について説明する。図
3に、タングステンシリサイド膜とポリシリコン膜の2
層構造のポリサイド膜において、熱処理前後のボロン濃
度の厚さ方向の分布を示す。熱処理は900℃の温度
で、30分間行った。図3(A)に示すように、熱処理
前にポリシリコン中にのみボロンが注入されておりシリ
サイド中には存在しない場合には、熱処理によりポリシ
リコン膜中のボロンの60〜90%がタングステンシリ
サイド膜中およびタングステンシリサイド膜表面まで拡
散し、その結果ポリシリコン膜中のボロン濃度が低下す
る。図5(A)に従来の半導体装置における不純物の拡
散経路を模式的に示す。ポリシリコン膜中からタングス
テンシリサイド膜中へのボロンの拡散は図5(A)中の
ボロンの拡散1に相当し、この拡散量は図3の結果より
非常に多いことが解る。このため、pチャンネル型MO
Sトランジスタおよびnチャンネル型MOSトランジス
タが存在する半導体装置では、n型ポリサイドのタング
ステンシリサイド膜中にボロンが存在しない場合、p型
ポリサイド領域のポリシリコン膜中に存在するボロンは
nポリサイド領域のタングステンシリサイド膜中にも拡
散し、さらにボロン濃度は低下する。このボロンの拡散
は図5(A)のボロンの拡散2に相当し、拡散量は非常
に多い。
の、不純物の分布を解析した結果について説明する。図
3に、タングステンシリサイド膜とポリシリコン膜の2
層構造のポリサイド膜において、熱処理前後のボロン濃
度の厚さ方向の分布を示す。熱処理は900℃の温度
で、30分間行った。図3(A)に示すように、熱処理
前にポリシリコン中にのみボロンが注入されておりシリ
サイド中には存在しない場合には、熱処理によりポリシ
リコン膜中のボロンの60〜90%がタングステンシリ
サイド膜中およびタングステンシリサイド膜表面まで拡
散し、その結果ポリシリコン膜中のボロン濃度が低下す
る。図5(A)に従来の半導体装置における不純物の拡
散経路を模式的に示す。ポリシリコン膜中からタングス
テンシリサイド膜中へのボロンの拡散は図5(A)中の
ボロンの拡散1に相当し、この拡散量は図3の結果より
非常に多いことが解る。このため、pチャンネル型MO
Sトランジスタおよびnチャンネル型MOSトランジス
タが存在する半導体装置では、n型ポリサイドのタング
ステンシリサイド膜中にボロンが存在しない場合、p型
ポリサイド領域のポリシリコン膜中に存在するボロンは
nポリサイド領域のタングステンシリサイド膜中にも拡
散し、さらにボロン濃度は低下する。このボロンの拡散
は図5(A)のボロンの拡散2に相当し、拡散量は非常
に多い。
【0018】これに対し図3(B)に示すように、タン
グステンシリサイド膜中にのみボロンが注入されている
場合は、熱処理を行ってもタングステンシリサイド膜か
らポリシリコン膜へのボロン拡散量は10%以下であ
る。ポリシリコン膜中にヒ素が含まれている場合、この
ボロンの拡散量はさらに少なくなる。このボロンの拡散
は図5(A)のボロンの拡散3に相当し拡散量は少な
い。すなわち、ボロンはポリシリコン膜中よりシリサイ
ド膜中の方が高濃度となって平衡に達することが解っ
た。なお、図5(A)のポリシリコン膜中を拡散するボ
ロンの拡散4はシリサイド膜中を拡散するボロンの拡散
2と比べて非常に少ない。
グステンシリサイド膜中にのみボロンが注入されている
場合は、熱処理を行ってもタングステンシリサイド膜か
らポリシリコン膜へのボロン拡散量は10%以下であ
る。ポリシリコン膜中にヒ素が含まれている場合、この
ボロンの拡散量はさらに少なくなる。このボロンの拡散
は図5(A)のボロンの拡散3に相当し拡散量は少な
い。すなわち、ボロンはポリシリコン膜中よりシリサイ
ド膜中の方が高濃度となって平衡に達することが解っ
た。なお、図5(A)のポリシリコン膜中を拡散するボ
ロンの拡散4はシリサイド膜中を拡散するボロンの拡散
2と比べて非常に少ない。
【0019】次に、図4にタングステンシリサイド膜と
ポリシリコン膜の2層構造のポリサイド膜において、熱
処理前後のヒ素の濃度の厚さ方向の分布を解析した結果
を示す。ヒ素注入後の熱処理は、900℃の温度で、3
0分間行った。図4(A)に示すように、ポリサイド膜
のポリシリコン膜中にヒ素が注入されている場合は、熱
処理によるポリシリコン膜からタングステンシリサイド
膜へのヒ素の拡散量は30%以下である。このヒ素の拡
散は図5(A)のヒ素の拡散1に相当し、拡散量は少な
い。これに対し、タングステンシリサイド膜中にヒ素が
分布している場合は、熱処理を行うことによるタングス
テンシリサイド膜からポリシリコン膜へのヒ素の拡散量
は60%以上であり、ヒ素はシリサイド膜中よりポリシ
リコン膜中で高濃度となって平衡に達する。このヒ素の
拡散は図5(A)のヒ素の拡散3に相当する。
ポリシリコン膜の2層構造のポリサイド膜において、熱
処理前後のヒ素の濃度の厚さ方向の分布を解析した結果
を示す。ヒ素注入後の熱処理は、900℃の温度で、3
0分間行った。図4(A)に示すように、ポリサイド膜
のポリシリコン膜中にヒ素が注入されている場合は、熱
処理によるポリシリコン膜からタングステンシリサイド
膜へのヒ素の拡散量は30%以下である。このヒ素の拡
散は図5(A)のヒ素の拡散1に相当し、拡散量は少な
い。これに対し、タングステンシリサイド膜中にヒ素が
分布している場合は、熱処理を行うことによるタングス
テンシリサイド膜からポリシリコン膜へのヒ素の拡散量
は60%以上であり、ヒ素はシリサイド膜中よりポリシ
リコン膜中で高濃度となって平衡に達する。このヒ素の
拡散は図5(A)のヒ素の拡散3に相当する。
【0020】以上より、ポリサイド膜を熱処理すること
で、p型不純物であるボロンはシリサイド膜中で高濃度
になり、逆に、n型不純物であるヒ素はポリシリコン膜
中で高濃度になることがわかる。本発明は、この不純物
の分布特性を利用したもので、pチャンネル型MOSト
ランジスタのゲート電極とnチャンネル型MOSトラン
ジスタのゲート電極とそれらを接続する配線とを、連続
したポリサイドで形成することを可能にするものであ
る。本発明による半導体装置における不純物の拡散経路
を模式的に図5(B)に示す。図5(B)中の点線で示
す矢印は、本発明により無くなる拡散経路である。ま
ず、pチャンネルMOSトランジスタ領域のタングステ
ンシリサイド12中にボロンを含ませp+ポリシリコン
9a中のボロン濃度と同程度としておくことにより、熱
処理を行っても、p+ポリシリコン9a中のボロンがタ
ングステンシリサイド12中に拡散しない。このボロン
の拡散は、図5(B)中のボロンの拡散1に相当し本発
明によりなくなる。さらに、nチャンネルMOSトラン
ジスタ領域のタングステンシリサイド12中にもpチャ
ンネルMOSトランジスタ領域のタングステンシリサイ
ド12中と同程度のボロンを含ませボロン濃度の勾配を
無くしておくことで、タングステンシリサイド12中で
のpチャンネル領域からnチャンネル領域へのボロンの
拡散は発生しない。このボロンの拡散は図5(B)中の
ボロンの拡散2に相当し本発明によりなくなる。このた
め、p+ポリシリコン9a中のボロン濃度が低下しな
い。
で、p型不純物であるボロンはシリサイド膜中で高濃度
になり、逆に、n型不純物であるヒ素はポリシリコン膜
中で高濃度になることがわかる。本発明は、この不純物
の分布特性を利用したもので、pチャンネル型MOSト
ランジスタのゲート電極とnチャンネル型MOSトラン
ジスタのゲート電極とそれらを接続する配線とを、連続
したポリサイドで形成することを可能にするものであ
る。本発明による半導体装置における不純物の拡散経路
を模式的に図5(B)に示す。図5(B)中の点線で示
す矢印は、本発明により無くなる拡散経路である。ま
ず、pチャンネルMOSトランジスタ領域のタングステ
ンシリサイド12中にボロンを含ませp+ポリシリコン
9a中のボロン濃度と同程度としておくことにより、熱
処理を行っても、p+ポリシリコン9a中のボロンがタ
ングステンシリサイド12中に拡散しない。このボロン
の拡散は、図5(B)中のボロンの拡散1に相当し本発
明によりなくなる。さらに、nチャンネルMOSトラン
ジスタ領域のタングステンシリサイド12中にもpチャ
ンネルMOSトランジスタ領域のタングステンシリサイ
ド12中と同程度のボロンを含ませボロン濃度の勾配を
無くしておくことで、タングステンシリサイド12中で
のpチャンネル領域からnチャンネル領域へのボロンの
拡散は発生しない。このボロンの拡散は図5(B)中の
ボロンの拡散2に相当し本発明によりなくなる。このた
め、p+ポリシリコン9a中のボロン濃度が低下しな
い。
【0021】本発明においてタングステンシリサイド膜
中のボロン濃度の勾配を無くすのは、後の熱処理による
ボロンの拡散2の発生を防ぐためである。このため、タ
ングステンシリサイド膜中のボロン濃度に多少のばらつ
きがあっても、熱処理を行った後のボロン濃度変化が特
性に影響しなければ問題ない。
中のボロン濃度の勾配を無くすのは、後の熱処理による
ボロンの拡散2の発生を防ぐためである。このため、タ
ングステンシリサイド膜中のボロン濃度に多少のばらつ
きがあっても、熱処理を行った後のボロン濃度変化が特
性に影響しなければ問題ない。
【0022】また、図3(B)の結果より、タングステ
ンシリサイド膜12にボロンを含んでいても、ボロン
が、タングステンシリサイド膜12からn+ポリシリコ
ン9aに拡散することはない。このボロンの拡散は図5
(B)中のボロンの拡散3に相当するが、本発明の構成
によっても特性上問題となる量まで増加しない。さら
に、図4(A)の結果より、n+ポリシリコン膜9b中
のヒ素はn+ポリシリコン9bからタングステンシリサ
イド12に拡散することはなく、このためタングステン
シリサイド12中を拡散してp+ポリシリコン9aに到
達することは全くない。つまり、図5(A)中のヒ素の
拡散2は、ヒ素の拡散1が少ないため問題とならず、さ
らにヒ素の拡散3はヒ素の拡散2が少ないため、問題と
ならない。また、ポリシリコン膜中のヒ素の拡散4は少
なく問題ない。
ンシリサイド膜12にボロンを含んでいても、ボロン
が、タングステンシリサイド膜12からn+ポリシリコ
ン9aに拡散することはない。このボロンの拡散は図5
(B)中のボロンの拡散3に相当するが、本発明の構成
によっても特性上問題となる量まで増加しない。さら
に、図4(A)の結果より、n+ポリシリコン膜9b中
のヒ素はn+ポリシリコン9bからタングステンシリサ
イド12に拡散することはなく、このためタングステン
シリサイド12中を拡散してp+ポリシリコン9aに到
達することは全くない。つまり、図5(A)中のヒ素の
拡散2は、ヒ素の拡散1が少ないため問題とならず、さ
らにヒ素の拡散3はヒ素の拡散2が少ないため、問題と
ならない。また、ポリシリコン膜中のヒ素の拡散4は少
なく問題ない。
【0023】以上のように、pチャンネル型MOSトラ
ンジスタのゲート電極はp+ポリシリコンであり、nチ
ャンネル型MOSトランジスタのゲート電極はn+ポリ
シリコンであるポリサイドを用いた本半導体装置におい
て、タングステンシリサイド12にボロンを含ませるこ
とにより、熱処理を行っても、p+ポリシリコン9a中
のボロンは減少することがなく、またn+ポリシリコン
9b中のヒ素は、p+ポリシリコン9aに拡散すること
がない。そのためnチャンネル型MOSトランジスタの
スレッシュホールド電圧(Vt)と同様にpチャンネル
型MOSトランジスタのスレシュホールド電圧(Vt)
も変動しない。
ンジスタのゲート電極はp+ポリシリコンであり、nチ
ャンネル型MOSトランジスタのゲート電極はn+ポリ
シリコンであるポリサイドを用いた本半導体装置におい
て、タングステンシリサイド12にボロンを含ませるこ
とにより、熱処理を行っても、p+ポリシリコン9a中
のボロンは減少することがなく、またn+ポリシリコン
9b中のヒ素は、p+ポリシリコン9aに拡散すること
がない。そのためnチャンネル型MOSトランジスタの
スレッシュホールド電圧(Vt)と同様にpチャンネル
型MOSトランジスタのスレシュホールド電圧(Vt)
も変動しない。
【0024】(実施例2)本発明の第2の実施例とし
て、ポリサイドを配線に用いた場合の半導体装置につい
て説明する。図6は本半導体装置の要部断面構成図であ
る。図6において、1はp型シリコン基板、2はシリコ
ン基板1中に形成されたn−ウエル、3は素子分離領
域、4はpチャンネル型MOSトランジスタ領域、5は
nチャンネル型MOSトランジスタ領域、6はp+拡散
層領域、7はn+拡散層領域、8はゲート酸化膜、13
は層間絶縁膜、14は層間絶縁膜13に開口したコンタ
クトホール、15aはp+ポリシリコン膜、15bはn
+ポリシリコン膜、16はタングステンシリサイド膜で
ある。なお、図1中の、p+ポリシリコン膜9a、n+
ポリシリコン膜9b、タングステンシリサイド膜12
は、表示されないヶ所の断面構成図である。
て、ポリサイドを配線に用いた場合の半導体装置につい
て説明する。図6は本半導体装置の要部断面構成図であ
る。図6において、1はp型シリコン基板、2はシリコ
ン基板1中に形成されたn−ウエル、3は素子分離領
域、4はpチャンネル型MOSトランジスタ領域、5は
nチャンネル型MOSトランジスタ領域、6はp+拡散
層領域、7はn+拡散層領域、8はゲート酸化膜、13
は層間絶縁膜、14は層間絶縁膜13に開口したコンタ
クトホール、15aはp+ポリシリコン膜、15bはn
+ポリシリコン膜、16はタングステンシリサイド膜で
ある。なお、図1中の、p+ポリシリコン膜9a、n+
ポリシリコン膜9b、タングステンシリサイド膜12
は、表示されないヶ所の断面構成図である。
【0025】次に、図6の半導体装置の製造方法につい
て説明する。p+拡散層領域6およびn+拡散層領域7
までの形成工程は、第1の実施例と同じである。その
後、全面に層間絶縁膜13を形成した後、層間膜13に
対しコンタクトホール14を開口する。その後、フッ酸
を含む水溶液を用いたディップエッチを行うことで界面
の自然酸化膜を除去した後、図1におけるp+ポリシリ
コン膜9aおよびn+ポリシリコン膜9bを形成すると
きと同様な方法を用いて、p+ポリシリコン膜15aお
よびn+ポリシリコン膜15bを形成する。その後、タ
ングステンシリサイド膜16を、タングステンシリサイ
ド膜12と同様な方法を用いて形成し、第一の実施例と
同様な方法を用いて、タングステンシリサイド膜16中
にボロンを含ませる。
て説明する。p+拡散層領域6およびn+拡散層領域7
までの形成工程は、第1の実施例と同じである。その
後、全面に層間絶縁膜13を形成した後、層間膜13に
対しコンタクトホール14を開口する。その後、フッ酸
を含む水溶液を用いたディップエッチを行うことで界面
の自然酸化膜を除去した後、図1におけるp+ポリシリ
コン膜9aおよびn+ポリシリコン膜9bを形成すると
きと同様な方法を用いて、p+ポリシリコン膜15aお
よびn+ポリシリコン膜15bを形成する。その後、タ
ングステンシリサイド膜16を、タングステンシリサイ
ド膜12と同様な方法を用いて形成し、第一の実施例と
同様な方法を用いて、タングステンシリサイド膜16中
にボロンを含ませる。
【0026】以上のように、本実施例においては、本発
明により形成したポリサイドを配線として使用する場合
でも、第一の実施例と同様に、タングステンシリサイド
膜16にボロンを含ませることにより、熱処理を行って
もp+ポリシリコン膜15a中のボロンは減少すること
がなく、またn+ポリシリコン膜15b中のヒ素は、p
+ポリシリコン膜15aに拡散することがない。このこ
とにより、p+拡散層領域6とn+拡散層領域7とを本
発明のポリサイドにより接続しても、n+ポリシリコン
膜15bとn+拡散層領域7のコンタクト抵抗と同様
に、p+ポリシリコン膜15aとp+拡散層領域6のコ
ンタクト抵抗も高くならない。
明により形成したポリサイドを配線として使用する場合
でも、第一の実施例と同様に、タングステンシリサイド
膜16にボロンを含ませることにより、熱処理を行って
もp+ポリシリコン膜15a中のボロンは減少すること
がなく、またn+ポリシリコン膜15b中のヒ素は、p
+ポリシリコン膜15aに拡散することがない。このこ
とにより、p+拡散層領域6とn+拡散層領域7とを本
発明のポリサイドにより接続しても、n+ポリシリコン
膜15bとn+拡散層領域7のコンタクト抵抗と同様
に、p+ポリシリコン膜15aとp+拡散層領域6のコ
ンタクト抵抗も高くならない。
【0027】なお、上記実施例では、タングステンシリ
サイド膜を形成後、全面にボロンを含ませていたが、本
発明は図5中のボロンの拡散2が発生しないものであれ
ばどのようなものでも良い。例えば、少なくともp+ポ
リシリコン領域以外の箇所のタングステンシリサイド膜
にボロンを含ませた場合でも、図5中のボロンの拡散2
は発生せず同様の効果が得られる。つまり、いくらp+
領域のボロン濃度を高くしても、p+領域以外のタング
ステンシリサイド中にボロンが存在しなければ、必ず図
5中のボロンの拡散2が発生し、後の熱処理によりp+
領域中のボロン濃度は減少していく。本発明は、ボロン
が拡散していくであろう箇所にもあらかじめボロンを含
ませておき、後の熱処理によるボロン濃度の低下を防ぐ
ものである。
サイド膜を形成後、全面にボロンを含ませていたが、本
発明は図5中のボロンの拡散2が発生しないものであれ
ばどのようなものでも良い。例えば、少なくともp+ポ
リシリコン領域以外の箇所のタングステンシリサイド膜
にボロンを含ませた場合でも、図5中のボロンの拡散2
は発生せず同様の効果が得られる。つまり、いくらp+
領域のボロン濃度を高くしても、p+領域以外のタング
ステンシリサイド中にボロンが存在しなければ、必ず図
5中のボロンの拡散2が発生し、後の熱処理によりp+
領域中のボロン濃度は減少していく。本発明は、ボロン
が拡散していくであろう箇所にもあらかじめボロンを含
ませておき、後の熱処理によるボロン濃度の低下を防ぐ
ものである。
【0028】なおゲート酸化膜8は、酸化膜以外の例え
ば窒化酸化膜等を用いても良い。また、n+ポリシリコ
ンおよびp+ポリシリコンはイオン注入法を用いて形成
したが、熱拡散法を用いても良い。またシリサイドとし
てタングステンシリサイドを用いたが、チタンシリサイ
ド膜あるいはモリブデンシリサイド膜等の他のシリサイ
ドを用いても同様の効果が得られる。また、n型不純物
としてヒ素を用いたが、リンを用いても同様の効果が得
られる。また、ボロンを含ませる方法として、B+のイ
オン注入を用いたが、BF2+のイオン注入を行っても同
様の効果が得られる。さらに、実施例では、pチャンネ
ル型MOSトランジスタのゲート電極とnチャンネル型
MOSトランジスタのゲート電極とそれらを接続する配
線とを、連続したポリサイドにより一体化する例と、p
+拡散層領域6とn+拡散層領域7とを連続したポリサ
イドにより接続する例とについて説明したが、拡散層と
ゲート電極等他の部分同志を接続することももちろん可
能である。
ば窒化酸化膜等を用いても良い。また、n+ポリシリコ
ンおよびp+ポリシリコンはイオン注入法を用いて形成
したが、熱拡散法を用いても良い。またシリサイドとし
てタングステンシリサイドを用いたが、チタンシリサイ
ド膜あるいはモリブデンシリサイド膜等の他のシリサイ
ドを用いても同様の効果が得られる。また、n型不純物
としてヒ素を用いたが、リンを用いても同様の効果が得
られる。また、ボロンを含ませる方法として、B+のイ
オン注入を用いたが、BF2+のイオン注入を行っても同
様の効果が得られる。さらに、実施例では、pチャンネ
ル型MOSトランジスタのゲート電極とnチャンネル型
MOSトランジスタのゲート電極とそれらを接続する配
線とを、連続したポリサイドにより一体化する例と、p
+拡散層領域6とn+拡散層領域7とを連続したポリサ
イドにより接続する例とについて説明したが、拡散層と
ゲート電極等他の部分同志を接続することももちろん可
能である。
【0029】
【発明の効果】本発明の半導体装置の製造方法は、p+
ポリシリコンおよびn+ポリシリコンを含むポリサイド
膜において、タングステンシリサイド膜全面にボロンを
含ませることにより、熱処理を行っても、p+ポリシリ
コン膜中のボロンは減少することがなく、またn+ポリ
シリコン膜中のヒ素は、p+ポリシリコン膜に拡散する
ことがない。このため、ポリサイド膜をMOSFETの
ゲート電極に用いて熱処理を行っても、スレシュホール
ド電圧(Vt)の変動が起こらず、またn+拡散層およ
びp+拡散層をつなぐ配線に用いた時はコンタクト抵抗
が高くならない。さらに、ポリサイド構造としているた
め、p+ポリシリコンおよびn+ポリシリコンの電気的
導通が、コンタクトを用いることなく可能となり、さら
に900℃の熱処理を施しても効果が維持されるので、
BPSG膜を用いた平坦化が可能となる。また、従来横
方向の拡散の影響を防止するためにp+領域とn+領域
の距離を大きくとる必要があったが、本発明の構造とす
ることでこの距離を短くすることが可能となるため、集
積回路素子面積の縮小化にも大きく貢献することができ
る。
ポリシリコンおよびn+ポリシリコンを含むポリサイド
膜において、タングステンシリサイド膜全面にボロンを
含ませることにより、熱処理を行っても、p+ポリシリ
コン膜中のボロンは減少することがなく、またn+ポリ
シリコン膜中のヒ素は、p+ポリシリコン膜に拡散する
ことがない。このため、ポリサイド膜をMOSFETの
ゲート電極に用いて熱処理を行っても、スレシュホール
ド電圧(Vt)の変動が起こらず、またn+拡散層およ
びp+拡散層をつなぐ配線に用いた時はコンタクト抵抗
が高くならない。さらに、ポリサイド構造としているた
め、p+ポリシリコンおよびn+ポリシリコンの電気的
導通が、コンタクトを用いることなく可能となり、さら
に900℃の熱処理を施しても効果が維持されるので、
BPSG膜を用いた平坦化が可能となる。また、従来横
方向の拡散の影響を防止するためにp+領域とn+領域
の距離を大きくとる必要があったが、本発明の構造とす
ることでこの距離を短くすることが可能となるため、集
積回路素子面積の縮小化にも大きく貢献することができ
る。
【図1】本発明の第1の実施例における半導体装置の要
部断面構成図
部断面構成図
【図2】同実施例における要部工程断面図
【図3】熱処理を行った後のポリサイド膜中の、ボロン
の分布図
の分布図
【図4】熱処理を行った後のポリサイド膜中の、ヒ素の
分布図
分布図
【図5】不純物の拡散経路を模式的に示した図
【図6】本発明の第2の実施例における半導体装置の要
部断面構成図
部断面構成図
1 シリコン基板 2 n−ウエル 3 素子分離領域 4 pチャンネル型MOSトランジスタ領域 5 nチャンネル型MOSトランジスタ領域 6 p+拡散層領域 7 n+拡散層領域 8 ゲート酸化膜 9a、15a p+ポリシリコン膜 9b、15b n+ポリシリコン膜 10、12 レジスト 13、16 タングステンシリサイド膜 13 層間絶縁膜 14 コンタクトホール
Claims (5)
- 【請求項1】pチャンネル型MOSトランジスタおよび
nチャンネル型MOSトランジスタを共に有し、前記p
チャンネル型MOSトランジスタおよびnチャンネル型
MOSトランジスタのゲート電極として、ポリシリコン
膜とシリサイド膜の多層膜を用い、前記多層膜中の前記
ポリシリコン膜がp+領域およびn+領域を含み、前記
シリサイド膜中に存在するボロンの濃度に勾配が無いこ
とを特徴とする半導体装置。 - 【請求項2】pチャンネル型MOSトランジスタおよび
nチャンネル型MOSトランジスタを共に有し、前記p
チャンネル型MOSトランジスタおよびnチャンネル型
MOSトランジスタのp+拡散層領域とn+拡散層領域
を電気的に接続する配線として、ポリシリコン膜とシリ
サイド膜の多層膜を用い、前記多層膜中の前記ポリシリ
コン膜がp+領域およびn+領域を含み、前記シリサイ
ド膜中に存在するボロンの濃度に勾配が無いことを特徴
とする半導体装置。 - 【請求項3】pチャンネル型MOSトランジスタおよび
nチャンネル型MOSトランジスタを共に有し、前記p
チャンネル型MOSトランジスタおよびnチャンネル型
MOSトランジスタのゲート電極として、ポリシリコン
膜とシリサイド膜の多層膜を用い、前記多層膜中の前記
ポリシリコン膜中にp+領域およびn+領域を共に有す
る半導体装置の製造方法において、前記多層膜を形成
後、前記多層膜中全面にボロンを含ませる工程を有する
ことを特徴とする半導体装置の製造方法。 - 【請求項4】pチャンネル型MOSトランジスタおよび
nチャンネル型MOSトランジスタを共に有し、前記p
チャンネル型MOSトランジスタおよびnチャンネル型
MOSトランジスタのp+拡散層領域とn+拡散層領域
を電気的に接続する配線として、ポリシリコン膜とシリ
サイド膜の多層膜を用い、前記多層膜中の前記ポリシリ
コン膜中にp+領域およびn+領域を共に有する半導体
装置の製造方法において、前記多層膜を形成後、前記多
層膜中全面にボロンを含ませる工程を有することを特徴
とする半導体装置の製造方法。 - 【請求項5】ポリシリコン膜とシリサイド膜の多層膜を
用い、前記多層膜中の前記ポリシリコン膜中にp+領域
およびn+領域を共に有する半導体装置の製造方法にお
いて、前記多層膜を形成後、前記多層膜中の少なくとも
p+領域以外にボロンを含ませる工程を含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4159165A JP2817518B2 (ja) | 1991-06-21 | 1992-06-18 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3-150003 | 1991-06-21 | ||
JP15000391 | 1991-06-21 | ||
JP4159165A JP2817518B2 (ja) | 1991-06-21 | 1992-06-18 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05183117A true JPH05183117A (ja) | 1993-07-23 |
JP2817518B2 JP2817518B2 (ja) | 1998-10-30 |
Family
ID=26479730
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4159165A Expired - Fee Related JP2817518B2 (ja) | 1991-06-21 | 1992-06-18 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2817518B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5652183A (en) * | 1994-01-18 | 1997-07-29 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device containing excessive silicon in metal silicide film |
AU719636B2 (en) * | 1996-04-25 | 2000-05-11 | Kyocera Corporation | Composite antenna |
US6521955B1 (en) | 2000-04-19 | 2003-02-18 | Oki Electric Industry Co., Ltd. | Semiconductor device including memory cells and manufacturing method thereof |
JP2010512004A (ja) * | 2006-12-01 | 2010-04-15 | イーストマン コダック カンパニー | 撮像素子トランスファゲートデバイスにおけるシリサイドストラップ |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5713753A (en) * | 1980-06-30 | 1982-01-23 | Fujitsu Ltd | Manufacture of semiconductor device |
JPS60254766A (ja) * | 1984-05-22 | 1985-12-16 | シーメンス、アクチエンゲゼルシヤフト | ゲート電極およびcmos集積回路の製造方法 |
JPS63209123A (ja) * | 1987-02-25 | 1988-08-30 | Seiko Epson Corp | 半導体装置の製造方法 |
JPH02268426A (ja) * | 1989-04-11 | 1990-11-02 | Matsushita Electron Corp | 半導体装置の製造方法 |
-
1992
- 1992-06-18 JP JP4159165A patent/JP2817518B2/ja not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5713753A (en) * | 1980-06-30 | 1982-01-23 | Fujitsu Ltd | Manufacture of semiconductor device |
JPS60254766A (ja) * | 1984-05-22 | 1985-12-16 | シーメンス、アクチエンゲゼルシヤフト | ゲート電極およびcmos集積回路の製造方法 |
JPS63209123A (ja) * | 1987-02-25 | 1988-08-30 | Seiko Epson Corp | 半導体装置の製造方法 |
JPH02268426A (ja) * | 1989-04-11 | 1990-11-02 | Matsushita Electron Corp | 半導体装置の製造方法 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5652183A (en) * | 1994-01-18 | 1997-07-29 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device containing excessive silicon in metal silicide film |
AU719636B2 (en) * | 1996-04-25 | 2000-05-11 | Kyocera Corporation | Composite antenna |
US6521955B1 (en) | 2000-04-19 | 2003-02-18 | Oki Electric Industry Co., Ltd. | Semiconductor device including memory cells and manufacturing method thereof |
US6734507B2 (en) | 2000-04-19 | 2004-05-11 | Oki Electric Industry Co., Ltd. | Semiconductor device including memory cells and manufacturing method thereof |
US6750498B2 (en) | 2000-04-19 | 2004-06-15 | Oki Electric Industry Co., Ltd. | Semiconductor device including memory cells and manufacturing method thereof |
US6873019B2 (en) | 2000-04-19 | 2005-03-29 | Oki Electric Industry Co., Ltd. | Semiconductor device including memory cells and manufacturing method thereof |
JP2010512004A (ja) * | 2006-12-01 | 2010-04-15 | イーストマン コダック カンパニー | 撮像素子トランスファゲートデバイスにおけるシリサイドストラップ |
Also Published As
Publication number | Publication date |
---|---|
JP2817518B2 (ja) | 1998-10-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5459101A (en) | Method for fabricating a semiconductor device comprising a polycide structure | |
US4663825A (en) | Method of manufacturing semiconductor device | |
KR100223992B1 (ko) | 상보형 mos 전계효과 트랜지스터 및 그 제조방법 | |
US5654209A (en) | Method of making N-type semiconductor region by implantation | |
KR100324144B1 (ko) | 반도체 장치 및 그 제조방법 | |
US5705845A (en) | Semiconductor device with particular metal silicide film | |
US5756382A (en) | Manufacturing method of CMOS transistor | |
JPS6298642A (ja) | 半導体集積回路装置の製造方法 | |
JPH08116057A (ja) | 半導体装置のTiNゲート電極の製造方法 | |
JPH05183160A (ja) | 半導体装置及びその製造方法 | |
JP2817518B2 (ja) | 半導体装置およびその製造方法 | |
JPS6165470A (ja) | 半導体集積回路装置 | |
JPH0653492A (ja) | 半導体装置及びその製造方法 | |
JP2886186B2 (ja) | 半導体装置 | |
JPS6194370A (ja) | 半導体装置の製造方法 | |
JP2968548B2 (ja) | 半導体装置及びその製造方法 | |
JP3183793B2 (ja) | 半導体装置及びその製造方法 | |
JP3247498B2 (ja) | 半導体装置の製造方法 | |
JPH0831949A (ja) | デュアルゲート構造cmos半導体装置とその製造方法 | |
JPS59208772A (ja) | 半導体装置の製造方法 | |
JPS61194764A (ja) | 半導体装置の製造方法 | |
JPS61258452A (ja) | 半導体装置 | |
JPH042168A (ja) | Mos型電界効果トランジスタ及びその製造方法 | |
JPH07161826A (ja) | 半導体装置の製造方法 | |
JPH0517701B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |