JPH06132523A - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
- Publication number
- JPH06132523A JPH06132523A JP27978592A JP27978592A JPH06132523A JP H06132523 A JPH06132523 A JP H06132523A JP 27978592 A JP27978592 A JP 27978592A JP 27978592 A JP27978592 A JP 27978592A JP H06132523 A JPH06132523 A JP H06132523A
- Authority
- JP
- Japan
- Prior art keywords
- film
- oxide film
- mos transistor
- semiconductor
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 トランジスタ性能を安定的に保持できかつ歩
留のよい多層半導体膜からなるゲートを有するＭＯＳト
ランジスタの製造方法を提供することである。 【構成】 本発明では、Ｎ型半導体基板１上にゲート酸
化膜１０１を介して複数のポリシリコン膜２０１，２０
２を堆積する際にポリシリコン膜２０１，２０２の界面
に形成される巻込み酸化膜１１４を効率よく破壊して、
複数のポリシリコン膜２０１，２０２からなるゲートを
有するＭＯＳトランジスタを製造する方法について開示
する。まず、複数のポリシリコン膜２０１，２０２をゲ
ート酸化膜１１４を介してＮ型半導体基板上１に順次形
成し、複数のポリシリコン膜２０１，２０２の界面に形
成される巻込み酸化膜１１４に対して堆積させたポリシ
リコン膜２０２の表面から界面までの距離と投影飛程と
がほぼ等しくなるようにイオン注入を行ない、イオン注
入後熱処理を行なうことで界面に形成される巻込み酸化
膜１１４を効率よく破壊する。
留のよい多層半導体膜からなるゲートを有するＭＯＳト
ランジスタの製造方法を提供することである。 【構成】 本発明では、Ｎ型半導体基板１上にゲート酸
化膜１０１を介して複数のポリシリコン膜２０１，２０
２を堆積する際にポリシリコン膜２０１，２０２の界面
に形成される巻込み酸化膜１１４を効率よく破壊して、
複数のポリシリコン膜２０１，２０２からなるゲートを
有するＭＯＳトランジスタを製造する方法について開示
する。まず、複数のポリシリコン膜２０１，２０２をゲ
ート酸化膜１１４を介してＮ型半導体基板上１に順次形
成し、複数のポリシリコン膜２０１，２０２の界面に形
成される巻込み酸化膜１１４に対して堆積させたポリシ
リコン膜２０２の表面から界面までの距離と投影飛程と
がほぼ等しくなるようにイオン注入を行ない、イオン注
入後熱処理を行なうことで界面に形成される巻込み酸化
膜１１４を効率よく破壊する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ（Ｍｅｔａｌ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジス
タの製造方法に関し、特に多層半導体膜からなるゲート
を有するＭＯＳトランジスタの製造方法に関するもので
ある。
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジス
タの製造方法に関し、特に多層半導体膜からなるゲート
を有するＭＯＳトランジスタの製造方法に関するもので
ある。
【０００２】
【従来の技術】図１８〜図２２は、従来の典型的なＰチ
ャネルＭＯＳトランジスタの製造工程を順次示す断面図
である。
ャネルＭＯＳトランジスタの製造工程を順次示す断面図
である。
【０００３】図１８に示すように、Ｎ型半導体基板１の
所定の領域にＣＶＤにより素子分離酸化膜１００を形成
する。次に、図１９に示すように、Ｎ型半導体基板１の
表面を覆うように熱酸化により厚さ約１００Å程度のゲ
ート酸化膜１０１を形成する。
所定の領域にＣＶＤにより素子分離酸化膜１００を形成
する。次に、図１９に示すように、Ｎ型半導体基板１の
表面を覆うように熱酸化により厚さ約１００Å程度のゲ
ート酸化膜１０１を形成する。
【０００４】このゲート酸化膜１０１および素子分離酸
化膜１００を覆うように、減圧ＣＶＤによりＮ型半導体
基板１上に、厚さ約１０００Åの第１のポリシリコン膜
２０１を堆積し、さらに第１のポリシリコン膜２０１上
に厚さ約５００Åの第２のポリシリコン膜２０２を堆積
する。
化膜１００を覆うように、減圧ＣＶＤによりＮ型半導体
基板１上に、厚さ約１０００Åの第１のポリシリコン膜
２０１を堆積し、さらに第１のポリシリコン膜２０１上
に厚さ約５００Åの第２のポリシリコン膜２０２を堆積
する。
【０００５】さらに、図２０に示すように、第１および
第２のポリシリコン膜２０１，２０２とに導電性を付与
するため、第２のポリシリコン膜２０２の表面からＮ型
不純物元素である砒素イオン（Ａｓ+ ）の注入を行な
う。イオン注入後、注入した砒素イオン（Ａｓ+ ）を第
１および第２のポリシリコン膜２０１，２０２中に拡散
させるため、約９００℃、３０分程度の熱処理を行な
う。
第２のポリシリコン膜２０１，２０２とに導電性を付与
するため、第２のポリシリコン膜２０２の表面からＮ型
不純物元素である砒素イオン（Ａｓ+ ）の注入を行な
う。イオン注入後、注入した砒素イオン（Ａｓ+ ）を第
１および第２のポリシリコン膜２０１，２０２中に拡散
させるため、約９００℃、３０分程度の熱処理を行な
う。
【０００６】次に、図２１に示すように、第２のポリシ
リコン膜２０２の表面を覆うようにＣＶＤで厚さ約１０
００Å程度酸化膜１０４を形成する。さらに、図２２に
示すように、所定の領域を除いて酸化膜１０４を第２の
ポリシリコン膜２０２上から選択的に除去し、酸化膜１
０４の所定の領域をマスクとして、第１および第２のポ
リシリコン膜２０１，２０２をパターニングする。
リコン膜２０２の表面を覆うようにＣＶＤで厚さ約１０
００Å程度酸化膜１０４を形成する。さらに、図２２に
示すように、所定の領域を除いて酸化膜１０４を第２の
ポリシリコン膜２０２上から選択的に除去し、酸化膜１
０４の所定の領域をマスクとして、第１および第２のポ
リシリコン膜２０１，２０２をパターニングする。
【０００７】その後、ゲート酸化膜１０１を通してＮ型
半導体基板１の所定の領域にＰ型不純物元素であるボロ
ンイオン（Ｂ+ ）を注入量５×１０ 1 5ｃｍ-2でイオン
注入し、さらに熱処理を施してＰ+ 型ソース・ドレイン
領域２を形成する。
半導体基板１の所定の領域にＰ型不純物元素であるボロ
ンイオン（Ｂ+ ）を注入量５×１０ 1 5ｃｍ-2でイオン
注入し、さらに熱処理を施してＰ+ 型ソース・ドレイン
領域２を形成する。
【０００８】次に、図２３に示すように、Ｎ型半導体基
板１の全面を覆うように、ＣＶＤで厚さ約１μｍ程度の
酸化膜１０３を堆積する。その後、Ｐ+ 型ソース・ドレ
イン領域２に対応するゲート酸化膜１０１および酸化膜
１０３の所定の領域を選択的に除去し、コンタクトホー
ル４００を形成する。さらに、このコンタクトホール４
００を覆うように、酸化膜１０３上にアルミニウムから
なる金属膜を堆積し、アルミニウム電極４０１を形成す
る。
板１の全面を覆うように、ＣＶＤで厚さ約１μｍ程度の
酸化膜１０３を堆積する。その後、Ｐ+ 型ソース・ドレ
イン領域２に対応するゲート酸化膜１０１および酸化膜
１０３の所定の領域を選択的に除去し、コンタクトホー
ル４００を形成する。さらに、このコンタクトホール４
００を覆うように、酸化膜１０３上にアルミニウムから
なる金属膜を堆積し、アルミニウム電極４０１を形成す
る。
【０００９】以上のようにして、２層の第１および第２
のポリシリコン２０１，２０２からなるゲートを有する
ＰチャネルＭＯＳトランジスタが製作されていた。
のポリシリコン２０１，２０２からなるゲートを有する
ＰチャネルＭＯＳトランジスタが製作されていた。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
ＭＯＳトランジスタの製造方法では、第１のポリシリコ
ン膜２０１上に第２のポリシリコン膜２０２を堆積する
際に、第１のポリシリコン膜２０１と第２のポリシリコ
ン膜２０２との界面に厚さ約１００Å程度の巻込み酸化
膜１１４が形成されてしまうという問題があった。
ＭＯＳトランジスタの製造方法では、第１のポリシリコ
ン膜２０１上に第２のポリシリコン膜２０２を堆積する
際に、第１のポリシリコン膜２０１と第２のポリシリコ
ン膜２０２との界面に厚さ約１００Å程度の巻込み酸化
膜１１４が形成されてしまうという問題があった。
【００１１】この巻込み酸化膜１１４は、減圧ＣＶＤ炉
に基板を搬入する際第１のポリシリコン膜２０１の表面
が炉の入口付近で炉外の大気中の酸素を巻込んで酸化形
成されるものである。
に基板を搬入する際第１のポリシリコン膜２０１の表面
が炉の入口付近で炉外の大気中の酸素を巻込んで酸化形
成されるものである。
【００１２】このような巻込み酸化膜１１４が、第１お
よび第２のポリシリコン膜２０１，２０２の界面に存在
すると、実効的なゲート酸化膜の膜厚の増加を招くこと
になるため、ＭＯＳトランジスタの性能が劣化してしま
うという問題があった。
よび第２のポリシリコン膜２０１，２０２の界面に存在
すると、実効的なゲート酸化膜の膜厚の増加を招くこと
になるため、ＭＯＳトランジスタの性能が劣化してしま
うという問題があった。
【００１３】また、導電性を付与するため、第１および
第２のポリシリコン膜２０１，２０２中にＮ型不純物で
ある砒素イオン（Ａｓ+ ）を均一に熱拡散させる際に、
巻込み酸化膜１１４が砒素イオン（Ａｓ+ ）の拡散を妨
げるため、第１のポリシリコン膜２０１のＮ型不純物濃
度が著しく低くなってしまう。その結果、ゲートの空乏
化を招き、ＭＯＳトランジスタの性能が劣化してしまう
という問題もあった。
第２のポリシリコン膜２０１，２０２中にＮ型不純物で
ある砒素イオン（Ａｓ+ ）を均一に熱拡散させる際に、
巻込み酸化膜１１４が砒素イオン（Ａｓ+ ）の拡散を妨
げるため、第１のポリシリコン膜２０１のＮ型不純物濃
度が著しく低くなってしまう。その結果、ゲートの空乏
化を招き、ＭＯＳトランジスタの性能が劣化してしまう
という問題もあった。
【００１４】このように、従来のＭＯＳトランジスタの
製造方法では、得られるＭＯＳトランジスタの性能が不
安定で、良品歩留りが悪くなっていた。
製造方法では、得られるＭＯＳトランジスタの性能が不
安定で、良品歩留りが悪くなっていた。
【００１５】本発明は、上記のような従来の課題を解決
するためになされたものであって、トランジスタの性能
特性を安定的に保持でき、かつ歩留りのよい多層半導体
膜からなるゲートを有するＭＯＳトランジスタの製造方
法を提供することを目的とする。
するためになされたものであって、トランジスタの性能
特性を安定的に保持でき、かつ歩留りのよい多層半導体
膜からなるゲートを有するＭＯＳトランジスタの製造方
法を提供することを目的とする。
【００１６】
【課題を解決するための手段】発明者は、ＭＯＳトラン
ジスタの製造方法において、半導体基板上に堆積させた
複数の半導体膜の界面に形成される酸化膜を破壊するた
め、イオン注入を利用することに着目し、鋭意検討を重
ねた結果、複数の半導体膜の界面に形成される酸化膜を
効率よく破壊することができるイオン注入条件を見いだ
し、本発明を完成するに至ったものである。
ジスタの製造方法において、半導体基板上に堆積させた
複数の半導体膜の界面に形成される酸化膜を破壊するた
め、イオン注入を利用することに着目し、鋭意検討を重
ねた結果、複数の半導体膜の界面に形成される酸化膜を
効率よく破壊することができるイオン注入条件を見いだ
し、本発明を完成するに至ったものである。
【００１７】本発明に従うＭＯＳトランジスタの製造方
法は、半導体基板上に絶縁膜を介して形成される複数の
半導体膜からなるゲートを有するＭＯＳトランジスタの
製造方法であって、この方法では、複数の半導体膜を半
導体基板上に順次堆積する工程と、この工程において複
数の半導体膜の界面に形成される酸化膜に対して堆積さ
れた半導体膜の表面から各界面までの距離と投影飛程と
がほぼ一致するようにイオン注入を行なう工程と、イオ
ン注入後、熱処理を施す工程とを備えており、イオン注
入により注入されるイオンが、絶縁膜に接する半導体膜
を通過し、絶縁膜または半導体基板中に導入されないよ
うに、堆積する半導体膜の膜厚を予め所定の厚さに設定
しておくことを特徴とする。
法は、半導体基板上に絶縁膜を介して形成される複数の
半導体膜からなるゲートを有するＭＯＳトランジスタの
製造方法であって、この方法では、複数の半導体膜を半
導体基板上に順次堆積する工程と、この工程において複
数の半導体膜の界面に形成される酸化膜に対して堆積さ
れた半導体膜の表面から各界面までの距離と投影飛程と
がほぼ一致するようにイオン注入を行なう工程と、イオ
ン注入後、熱処理を施す工程とを備えており、イオン注
入により注入されるイオンが、絶縁膜に接する半導体膜
を通過し、絶縁膜または半導体基板中に導入されないよ
うに、堆積する半導体膜の膜厚を予め所定の厚さに設定
しておくことを特徴とする。
【００１８】本発明における複数の半導体膜を半導体基
板上に順次堆積する工程においては、イオン注入により
絶縁膜および半導体基板中にイオンが導入されないよう
にするため、絶縁膜に接して堆積される半導体膜の膜厚
が、その半導体膜よりも上方に堆積される半導体膜の全
膜厚に比べて十分に大きくなるように、あるいは少なく
ともイオン注入を行なう工程において用いられる最も大
きい投影飛程よりもさらに大きくなるように、堆積する
各半導体膜の膜厚を予め設定することができる。
板上に順次堆積する工程においては、イオン注入により
絶縁膜および半導体基板中にイオンが導入されないよう
にするため、絶縁膜に接して堆積される半導体膜の膜厚
が、その半導体膜よりも上方に堆積される半導体膜の全
膜厚に比べて十分に大きくなるように、あるいは少なく
ともイオン注入を行なう工程において用いられる最も大
きい投影飛程よりもさらに大きくなるように、堆積する
各半導体膜の膜厚を予め設定することができる。
【００１９】本発明におけるイオン注入は、通常のイオ
ン注入法に従って容易に実施することができ、このイオ
ン注入により導入された注入イオンは複数の半導体膜中
でガウス形の分布をするものと考えられる。
ン注入法に従って容易に実施することができ、このイオ
ン注入により導入された注入イオンは複数の半導体膜中
でガウス形の分布をするものと考えられる。
【００２０】本発明においてイオン注入に用いられる元
素としては、Ｎ型もしくはＰ型不純物元素または半導体
基板の構成元素等を挙げることができる。Ｎ型不純物元
素としては、Ａｓ，Ｐ，Ｓｂ等を挙げることができ、Ｐ
型不純物元素としては、Ｂ，Ｉｎ等を挙げることがで
き、さらに半導体基板の構成元素としては、Ｓｉ，Ｇｅ
等を挙げることができる。
素としては、Ｎ型もしくはＰ型不純物元素または半導体
基板の構成元素等を挙げることができる。Ｎ型不純物元
素としては、Ａｓ，Ｐ，Ｓｂ等を挙げることができ、Ｐ
型不純物元素としては、Ｂ，Ｉｎ等を挙げることがで
き、さらに半導体基板の構成元素としては、Ｓｉ，Ｇｅ
等を挙げることができる。
【００２１】本発明において、「投影飛程」とは、半導
体膜中に導入された注入イオンの深さ方向の濃度分布に
おけるピークを示す深さの値として規定される。イオン
注入においては、注入エネルギを適切に設定すること
で、所望の投影飛程を再現性よく実現することができ
る。この注入エネルギは、注入するイオンの種によって
適宜設定されることが必要であり、加速電圧に、用いる
イオンの電荷量を乗じて求めることができる。
体膜中に導入された注入イオンの深さ方向の濃度分布に
おけるピークを示す深さの値として規定される。イオン
注入においては、注入エネルギを適切に設定すること
で、所望の投影飛程を再現性よく実現することができ
る。この注入エネルギは、注入するイオンの種によって
適宜設定されることが必要であり、加速電圧に、用いる
イオンの電荷量を乗じて求めることができる。
【００２２】また、本発明における熱処理は、９００℃
程度の高温で比較的長時間の第１の熱処理を行なった
後、さらに第１の熱処理より高い温度で極めて短時間の
第２の熱処理を連続して行なうことで、より効果的に半
導体膜中に導入されたイオンを拡大し、活性化すること
ができる。
程度の高温で比較的長時間の第１の熱処理を行なった
後、さらに第１の熱処理より高い温度で極めて短時間の
第２の熱処理を連続して行なうことで、より効果的に半
導体膜中に導入されたイオンを拡大し、活性化すること
ができる。
【００２３】本発明において、２層の半導体膜を絶縁膜
を介して半導体基板上に堆積させる場合には、予め絶縁
膜に接する下層の半導体膜の膜厚がその上に堆積する上
層の半導体膜の膜厚よりも十分大きくなるように設定し
ておくことが好ましい。この場合において、上層の半導
体膜の表面から酸化膜が形成された界面までの距離は、
ほぼ上層の半導体膜の膜厚と等しくなるので、上層の半
導体膜の膜厚と投影飛程とがほぼ等しくなるようにイオ
ン注入を行なえば、効率よく酸化膜中にイオンを注入す
ることができる。
を介して半導体基板上に堆積させる場合には、予め絶縁
膜に接する下層の半導体膜の膜厚がその上に堆積する上
層の半導体膜の膜厚よりも十分大きくなるように設定し
ておくことが好ましい。この場合において、上層の半導
体膜の表面から酸化膜が形成された界面までの距離は、
ほぼ上層の半導体膜の膜厚と等しくなるので、上層の半
導体膜の膜厚と投影飛程とがほぼ等しくなるようにイオ
ン注入を行なえば、効率よく酸化膜中にイオンを注入す
ることができる。
【００２４】なお、３層以上の複数の半導体膜を絶縁膜
を介して半導体基板上に堆積させる場合には、所望の半
導体膜をすべて半導体基板上にすべて堆積した後、イオ
ン注入を連続的に行なうことにより、複数の半導体膜の
各界面に形成される酸化膜にそれぞれイオンを注入して
もよく、また、半導体膜を１層ずつ堆積する度に堆積し
た層とその直下の半導体膜の界面に形成される酸化膜に
イオン注入を行なう工程を順次繰返し行なってもよい。
を介して半導体基板上に堆積させる場合には、所望の半
導体膜をすべて半導体基板上にすべて堆積した後、イオ
ン注入を連続的に行なうことにより、複数の半導体膜の
各界面に形成される酸化膜にそれぞれイオンを注入して
もよく、また、半導体膜を１層ずつ堆積する度に堆積し
た層とその直下の半導体膜の界面に形成される酸化膜に
イオン注入を行なう工程を順次繰返し行なってもよい。
【００２５】
【作用】本発明のＭＯＳトランジスタの製造方法では、
複数の半導体膜を堆積する際に半導体膜の各界面に形成
される酸化膜に対して、堆積された複数の半導体膜の表
面から酸化膜が形成される半導体膜の各界面までの距離
と投影飛程とがほぼ等しくなるようにイオン注入を行な
う。このイオン注入により複数の半導体膜の各界面に形
成された酸化膜中にイオンが効率よく導入される。
複数の半導体膜を堆積する際に半導体膜の各界面に形成
される酸化膜に対して、堆積された複数の半導体膜の表
面から酸化膜が形成される半導体膜の各界面までの距離
と投影飛程とがほぼ等しくなるようにイオン注入を行な
う。このイオン注入により複数の半導体膜の各界面に形
成された酸化膜中にイオンが効率よく導入される。
【００２６】さらに、イオン注入後、熱処理を施すこと
で、酸化膜中に導入された多数のイオンが拡散、活性化
され、酸化膜中の半導体原子と酸素原子との結合が効率
よく切れる。この結果、複数の半導体膜の界面に形成さ
れた酸化膜が破壊され、コンタクト抵抗の上昇が効果的
に抑制される。さらに、半導体膜中に不純物イオンが均
一に拡散されるようになり、ＭＯＳトランジスタのゲー
トの空乏化が抑制される。
で、酸化膜中に導入された多数のイオンが拡散、活性化
され、酸化膜中の半導体原子と酸素原子との結合が効率
よく切れる。この結果、複数の半導体膜の界面に形成さ
れた酸化膜が破壊され、コンタクト抵抗の上昇が効果的
に抑制される。さらに、半導体膜中に不純物イオンが均
一に拡散されるようになり、ＭＯＳトランジスタのゲー
トの空乏化が抑制される。
【００２７】本発明に従うＭＯＳトランジスタの製造方
法では、酸化膜を効率よく破壊するためには、堆積され
た半導体膜の表面から各界面までの距離と投影飛程とが
ほぼ一致するようにイオン注入を行なうことと、イオン
注入より注入されるイオンが、絶縁膜に接する半導体膜
を透過し、絶縁膜または半導体基板中に導入されないよ
うに、堆積する半導体膜の膜厚を予め所定の厚さに設定
しておくことを大きな特徴としている。
法では、酸化膜を効率よく破壊するためには、堆積され
た半導体膜の表面から各界面までの距離と投影飛程とが
ほぼ一致するようにイオン注入を行なうことと、イオン
注入より注入されるイオンが、絶縁膜に接する半導体膜
を透過し、絶縁膜または半導体基板中に導入されないよ
うに、堆積する半導体膜の膜厚を予め所定の厚さに設定
しておくことを大きな特徴としている。
【００２８】たとえば、堆積された半導体膜の表面から
各界面までの距離と投影飛程とがほぼ等しくなるように
設定されていない場合には、図２４に示すように、イオ
ン注入により注入されたイオンの濃度分布のピークが酸
化膜が形成される半導体膜２０１，２０２の界面から位
置ずれしており、このような場合には、イオン注入を行
なうことによって界面に形成された酸化膜を効率よく破
壊することはできなくなってしまうことになる。
各界面までの距離と投影飛程とがほぼ等しくなるように
設定されていない場合には、図２４に示すように、イオ
ン注入により注入されたイオンの濃度分布のピークが酸
化膜が形成される半導体膜２０１，２０２の界面から位
置ずれしており、このような場合には、イオン注入を行
なうことによって界面に形成された酸化膜を効率よく破
壊することはできなくなってしまうことになる。
【００２９】一方、また、たとえば、堆積する半導体膜
の膜厚を予め所定の厚さに設定していない場合には、図
２５に示すように、イオン注入により注入されたイオン
が絶縁膜１０１や半導体基板１中に到達してしまってお
り、このような場合には、ゲート絶縁膜の絶縁性が大幅
に劣化してしまうとともにトランジスタ性能が変化して
しまうことになる。
の膜厚を予め所定の厚さに設定していない場合には、図
２５に示すように、イオン注入により注入されたイオン
が絶縁膜１０１や半導体基板１中に到達してしまってお
り、このような場合には、ゲート絶縁膜の絶縁性が大幅
に劣化してしまうとともにトランジスタ性能が変化して
しまうことになる。
【００３０】本発明では、２つのイオン注入条件を最適
に設定することで、絶縁膜の特性が安定的に保持され、
半導体基板中の不純物濃度に変化を生じることなく、複
数の半導体膜の各界面に形成される酸化膜を効率よく導
体化することができるようになる。したがって、本発明
を用いれば、良好なトランジスタ特性を有するＭＯＳト
ランジスタを製造することができる。
に設定することで、絶縁膜の特性が安定的に保持され、
半導体基板中の不純物濃度に変化を生じることなく、複
数の半導体膜の各界面に形成される酸化膜を効率よく導
体化することができるようになる。したがって、本発明
を用いれば、良好なトランジスタ特性を有するＭＯＳト
ランジスタを製造することができる。
【００３１】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００３２】まず、本発明の実施例に従うＰチャネルＭ
ＯＳトランジスタの製造方法について説明する。
ＯＳトランジスタの製造方法について説明する。
【００３３】図１〜図６は、本発明の実施例に従うＰチ
ャネルＭＯＳトランジスタの第１〜第６の製造工程を示
す断面図である。なお、従来のＰチャネルＭＯＳトラン
ジスタの各領域と対応する部分についてはそれぞれ対応
する符号を付すものとする。
ャネルＭＯＳトランジスタの第１〜第６の製造工程を示
す断面図である。なお、従来のＰチャネルＭＯＳトラン
ジスタの各領域と対応する部分についてはそれぞれ対応
する符号を付すものとする。
【００３４】図１に示すように、Ｎ型半導体基板１の所
定の領域にＣＶＤにより素子分離酸化膜１００を形成す
る。さらに、図２に示すように、Ｎ型半導体基板１の表
面を覆うように熱酸化より厚さ約１００Å程度のゲート
酸化膜１０１を形成する。
定の領域にＣＶＤにより素子分離酸化膜１００を形成す
る。さらに、図２に示すように、Ｎ型半導体基板１の表
面を覆うように熱酸化より厚さ約１００Å程度のゲート
酸化膜１０１を形成する。
【００３５】図２に示すように、この素子分離酸化膜１
００およびゲート酸化膜１０１を覆うように、減圧ＣＶ
ＤによりＮ型半導体基板１上に、厚さ約１０００Åの第
１のポリシリコン膜２０１を堆積し、さらにこの第１の
ポリシリコン膜２０１上に厚さ約５００Åの第２のポリ
シリコン膜２０２を堆積する。このとき、第１のポリシ
リコン膜２０１の膜厚が、第２のポリシリコン膜２０２
の膜厚よりも十分大きくなるように設定しておく。
００およびゲート酸化膜１０１を覆うように、減圧ＣＶ
ＤによりＮ型半導体基板１上に、厚さ約１０００Åの第
１のポリシリコン膜２０１を堆積し、さらにこの第１の
ポリシリコン膜２０１上に厚さ約５００Åの第２のポリ
シリコン膜２０２を堆積する。このとき、第１のポリシ
リコン膜２０１の膜厚が、第２のポリシリコン膜２０２
の膜厚よりも十分大きくなるように設定しておく。
【００３６】第１および第２のポリシリコン膜２０１，
２０２の堆積に伴って、第１のポリシリコン膜２０１と
第２のポリシリコン膜２０２との界面に厚さ約１００Å
の巻込み酸化膜１１４が形成される。
２０２の堆積に伴って、第１のポリシリコン膜２０１と
第２のポリシリコン膜２０２との界面に厚さ約１００Å
の巻込み酸化膜１１４が形成される。
【００３７】次に、図３に示すように、堆積した第２の
ポリシリコン膜２０２の表面から、イオン注入装置によ
り、砒素イオン（Ａｓ+ ）を、加速電圧８０ＫｅＶ，注
入量１×１０ 1 6ｃｍ-2で注入する。
ポリシリコン膜２０２の表面から、イオン注入装置によ
り、砒素イオン（Ａｓ+ ）を、加速電圧８０ＫｅＶ，注
入量１×１０ 1 6ｃｍ-2で注入する。
【００３８】このイオン注入により、図７に示されるよ
うに、第１および第２のポリシリコン膜２０１，２０２
において第２のポリシリコン膜２０２の表面から５００
Åの深さにイオン濃度分布のピークがくるように砒素イ
オン（Ａｓ+ ）が導入される。
うに、第１および第２のポリシリコン膜２０１，２０２
において第２のポリシリコン膜２０２の表面から５００
Åの深さにイオン濃度分布のピークがくるように砒素イ
オン（Ａｓ+ ）が導入される。
【００３９】さらに、イオン注入後、Ｎ型半導体基板１
全体に９００〜９５０℃で、３０分程度の熱処理を行な
う。これにより、イオン注入により第１および第２のポ
リシリコン膜２０１，２０２中に導入した砒素イオン
（Ａｓ+ ）が広範囲に拡散されかつ活性化される。さら
に、ランプ加熱等による瞬間加熱（ＲＴＡ：Ｒａｐｉｄ
Ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）を１０５０℃前
後で３０秒程度行なう。これにより、さらにイオンが活
性化され、巻込み酸化膜１１４の破壊が促進される。
全体に９００〜９５０℃で、３０分程度の熱処理を行な
う。これにより、イオン注入により第１および第２のポ
リシリコン膜２０１，２０２中に導入した砒素イオン
（Ａｓ+ ）が広範囲に拡散されかつ活性化される。さら
に、ランプ加熱等による瞬間加熱（ＲＴＡ：Ｒａｐｉｄ
Ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）を１０５０℃前
後で３０秒程度行なう。これにより、さらにイオンが活
性化され、巻込み酸化膜１１４の破壊が促進される。
【００４０】次に、図４に示すように、第２のポリシリ
コン膜２０２の表面を覆うように、ＣＶＤで厚さ約１０
００Å程度の酸化膜１０４を形成する。さらに、所定の
領域のみを除いてこの酸化膜１０４を第２のポリシリコ
ン膜２０２上から選択的に除去する。所定の領域の酸化
膜１０４をマスクとして、第１および第２のポリシリコ
ン膜２０１，２０２をパターニングする。次に、図５に
示すように、Ｎ型半導体基板１の所定の領域に、ゲート
酸化膜１０１を介してＰ型不純物ボロンイオン（Ｂ+ ）
をイオン注入装置により注入量５×１０ 1 5ｃｍ-2で注
入し、さらに８５０〜９００℃程度の熱処理を行ない、
Ｐ+ 型ソース・ドレイン領域２を形成する。
コン膜２０２の表面を覆うように、ＣＶＤで厚さ約１０
００Å程度の酸化膜１０４を形成する。さらに、所定の
領域のみを除いてこの酸化膜１０４を第２のポリシリコ
ン膜２０２上から選択的に除去する。所定の領域の酸化
膜１０４をマスクとして、第１および第２のポリシリコ
ン膜２０１，２０２をパターニングする。次に、図５に
示すように、Ｎ型半導体基板１の所定の領域に、ゲート
酸化膜１０１を介してＰ型不純物ボロンイオン（Ｂ+ ）
をイオン注入装置により注入量５×１０ 1 5ｃｍ-2で注
入し、さらに８５０〜９００℃程度の熱処理を行ない、
Ｐ+ 型ソース・ドレイン領域２を形成する。
【００４１】次に、図６に示すように、Ｎ型半導体基板
１の表面を覆うようにＣＶＤにより約１μｍ程度の酸化
膜１０３を堆積する。その後、Ｐ+ 型ソース・ドレイン
領域２に対応するゲート酸化膜１０１および酸化膜１０
３の所定の領域を選択的に除去し、コンタクトホール４
００を形成する。さらに酸化膜１０３を覆うようにアル
ミニウムからなる金属膜を堆積し、アルミニウム電極４
０１を形成する。
１の表面を覆うようにＣＶＤにより約１μｍ程度の酸化
膜１０３を堆積する。その後、Ｐ+ 型ソース・ドレイン
領域２に対応するゲート酸化膜１０１および酸化膜１０
３の所定の領域を選択的に除去し、コンタクトホール４
００を形成する。さらに酸化膜１０３を覆うようにアル
ミニウムからなる金属膜を堆積し、アルミニウム電極４
０１を形成する。
【００４２】上記のようにして、界面に形成された巻込
み酸化膜１１４が効率よく破壊された２層のポリシリコ
ン膜よりなるゲートを有する、ＰチャネルＭＯＳトラン
ジスタを製作する。
み酸化膜１１４が効率よく破壊された２層のポリシリコ
ン膜よりなるゲートを有する、ＰチャネルＭＯＳトラン
ジスタを製作する。
【００４３】本実施例においては、Ｎ型不純物である砒
素イオン（Ａｓ+ ）を注入することにより巻込み酸化膜
１１４の破壊と第１および第２のポリシリコン膜２０
１，２０２への不純物元素の導入を同時に行なう例につ
いて示したが、第１および第２のポリシリコン膜２０
１，２０２の形成時に不純物元素が導入されている場合
には、半導体基板の構成元素である珪素イオン（Ｓ
ｉ+ ）の注入を行うことで、巻込み酸化膜１１４を破壊
することもできる。
素イオン（Ａｓ+ ）を注入することにより巻込み酸化膜
１１４の破壊と第１および第２のポリシリコン膜２０
１，２０２への不純物元素の導入を同時に行なう例につ
いて示したが、第１および第２のポリシリコン膜２０
１，２０２の形成時に不純物元素が導入されている場合
には、半導体基板の構成元素である珪素イオン（Ｓ
ｉ+ ）の注入を行うことで、巻込み酸化膜１１４を破壊
することもできる。
【００４４】また、本実施例においては、第２のポリシ
リコン膜２０２上に酸化膜１０４のみを堆積させたが、
図３に示すように巻込み酸化膜１１４を破壊するための
イオン注入を行なった後、図８に示すように、第２のポ
リシリコン膜２０２上にたとえばＷＳｉ等の高融点金属
または高融点金属シリサイドからなる膜５０１をスパッ
タにより堆積させてもよい。
リコン膜２０２上に酸化膜１０４のみを堆積させたが、
図３に示すように巻込み酸化膜１１４を破壊するための
イオン注入を行なった後、図８に示すように、第２のポ
リシリコン膜２０２上にたとえばＷＳｉ等の高融点金属
または高融点金属シリサイドからなる膜５０１をスパッ
タにより堆積させてもよい。
【００４５】この場合にも、先に示した実施例と同様
に、さらに高融点金属または高融点金属シリサイドから
なる膜５０１上にＣＶＤにより堆積させた酸化膜１０４
の所定の領域をマスクとして第１および第２のポリシリ
コン膜２０１，２０２と高融点金属または高融点金属シ
リサイドからなる膜５０１とをパターニングする。この
後、図９に示すようにイオン注入を行ないＰ+ 型ソース
・ドレイン領域２を形成させた後、Ｎ型半導体基板１上
に酸化膜１０３を堆積させる。さらに図１０に示すよう
に、酸化膜１０３のＰ+ 型ソース・ドレイン領域２に対
応する領域にコンタクトホール４００を形成し、酸化膜
１０３を覆うようにアルミニウムからなる金属膜を堆積
し、アルミニウム電極４０１を形成する。
に、さらに高融点金属または高融点金属シリサイドから
なる膜５０１上にＣＶＤにより堆積させた酸化膜１０４
の所定の領域をマスクとして第１および第２のポリシリ
コン膜２０１，２０２と高融点金属または高融点金属シ
リサイドからなる膜５０１とをパターニングする。この
後、図９に示すようにイオン注入を行ないＰ+ 型ソース
・ドレイン領域２を形成させた後、Ｎ型半導体基板１上
に酸化膜１０３を堆積させる。さらに図１０に示すよう
に、酸化膜１０３のＰ+ 型ソース・ドレイン領域２に対
応する領域にコンタクトホール４００を形成し、酸化膜
１０３を覆うようにアルミニウムからなる金属膜を堆積
し、アルミニウム電極４０１を形成する。
【００４６】このようにして得られたＰチャネルＭＯＳ
トランジスタでは、先の実施例において示したＰチャネ
ルＭＯＳトランジスタに比べてポリシリコンゲート電極
の配線抵抗をより下げることができるという効果を有す
る。
トランジスタでは、先の実施例において示したＰチャネ
ルＭＯＳトランジスタに比べてポリシリコンゲート電極
の配線抵抗をより下げることができるという効果を有す
る。
【００４７】なお、先の実施例では、ＰチャネルＭＯＳ
トランジスタを製作する例について示したが、本発明を
Ｐ型半導体基板上にＮ+ 型ソース・ドレイン領域が形成
されたＮチャネルＭＯＳトランジスタの製造方法に適用
できることはいうまでもない。
トランジスタを製作する例について示したが、本発明を
Ｐ型半導体基板上にＮ+ 型ソース・ドレイン領域が形成
されたＮチャネルＭＯＳトランジスタの製造方法に適用
できることはいうまでもない。
【００４８】そこで、さらにＰチャネルＭＯＳトランジ
スタを同一半導体基板上にＮチャネルＭＯＳトランジス
タとバイポーラトランジスタと一体的に製作する方法に
ついて説明する。
スタを同一半導体基板上にＮチャネルＭＯＳトランジス
タとバイポーラトランジスタと一体的に製作する方法に
ついて説明する。
【００４９】図１１〜図１７は、ＰチャネルＭＯＳトラ
ンジスタを同一半導体基板上にＮチャネルＭＯＳトラン
ジスタとバイポーラトランジスタと一体的に製作する工
程を順次示した断面図である。なお、従来のＰチャネル
ＭＯＳトランジスタの各領域と対応する部分については
それぞれ対応する番号を付するものとする。
ンジスタを同一半導体基板上にＮチャネルＭＯＳトラン
ジスタとバイポーラトランジスタと一体的に製作する工
程を順次示した断面図である。なお、従来のＰチャネル
ＭＯＳトランジスタの各領域と対応する部分については
それぞれ対応する番号を付するものとする。
【００５０】まず、図１１に示すように、Ｐ- 型半導体
基板１１上には、Ｎ+ 型埋込層１２、Ｐ+ 型埋込層１
３、Ｎ- 型エピタキシャル層１４、Ｎウェル１５、Ｐウ
ェル１６、Ｐ+ 素子分離層１７、Ｎ+ 型コレクタ電極取
出層１８、Ｐ型ベース領域１９、および素子分離酸化膜
１００が形成されている。
基板１１上には、Ｎ+ 型埋込層１２、Ｐ+ 型埋込層１
３、Ｎ- 型エピタキシャル層１４、Ｎウェル１５、Ｐウ
ェル１６、Ｐ+ 素子分離層１７、Ｎ+ 型コレクタ電極取
出層１８、Ｐ型ベース領域１９、および素子分離酸化膜
１００が形成されている。
【００５１】次に、図１２に示すように、上述したＰ-
型半導体基板１１上の素子領域表面に、ＣＶＤで厚さ約
１００Åのゲート酸化膜１０１を形成する。このゲート
酸化膜１０１上に減圧ＣＶＤ法により厚さ約１０００Å
の第１のポリシリコン膜２０１を堆積し、さらに第１の
ポリシリコン膜２０１上にフォトレジスト層６０１を堆
積する。このフォトレジスト層６０１のＰ型ベース領域
１９に対応する所定の領域をフォトリソグラフィにより
選択的に除去する。所定の領域が選択的に除去されたフ
ォトレジスト層６０１をマスクとして、第１のポリシリ
コン膜２０１およびゲート絶縁膜１０１の所定の領域を
順次エッチング除去する。さらに、この領域にＮ型不純
物である砒素イオン（Ａｓ+ ）をイオン注入して、Ｎ+
型エミッタ層２０を形成する。
型半導体基板１１上の素子領域表面に、ＣＶＤで厚さ約
１００Åのゲート酸化膜１０１を形成する。このゲート
酸化膜１０１上に減圧ＣＶＤ法により厚さ約１０００Å
の第１のポリシリコン膜２０１を堆積し、さらに第１の
ポリシリコン膜２０１上にフォトレジスト層６０１を堆
積する。このフォトレジスト層６０１のＰ型ベース領域
１９に対応する所定の領域をフォトリソグラフィにより
選択的に除去する。所定の領域が選択的に除去されたフ
ォトレジスト層６０１をマスクとして、第１のポリシリ
コン膜２０１およびゲート絶縁膜１０１の所定の領域を
順次エッチング除去する。さらに、この領域にＮ型不純
物である砒素イオン（Ａｓ+ ）をイオン注入して、Ｎ+
型エミッタ層２０を形成する。
【００５２】さらに、図１３に示すように、フォトレジ
スト層６０１を第１のポリシリコン領域２０１上から除
去した後、第１のポリシリコン膜２０１上に厚さ約５０
０Å程度の第２のポリシリコン膜２０２を堆積する。こ
のとき同時に第１のポリシリコン膜２０１と第２のポリ
シリコン膜２０２との界面に厚さ約１００Åの巻込み酸
化膜１１４が形成される。
スト層６０１を第１のポリシリコン領域２０１上から除
去した後、第１のポリシリコン膜２０１上に厚さ約５０
０Å程度の第２のポリシリコン膜２０２を堆積する。こ
のとき同時に第１のポリシリコン膜２０１と第２のポリ
シリコン膜２０２との界面に厚さ約１００Åの巻込み酸
化膜１１４が形成される。
【００５３】次に、図１４に示すように、第２のポリシ
リコン膜２０２の表面から、イオン注入装置により、Ｎ
型不純物である砒素イオン（Ａｓ+ ）を、加速電圧８０
ｋｅＶ，注入量１×１０ 1 6ｃｍ-2でイオン注入する。
リコン膜２０２の表面から、イオン注入装置により、Ｎ
型不純物である砒素イオン（Ａｓ+ ）を、加速電圧８０
ｋｅＶ，注入量１×１０ 1 6ｃｍ-2でイオン注入する。
【００５４】このイオン注入により、図７に示されるの
と同様に、第１および第２のポリシリコン膜２０１，２
０２において第２のポリシリコン膜２０２の表面から５
００Åの深さにイオン濃度分布のピークがくるように砒
素イオン（Ａｓ+ ）が導入される。
と同様に、第１および第２のポリシリコン膜２０１，２
０２において第２のポリシリコン膜２０２の表面から５
００Åの深さにイオン濃度分布のピークがくるように砒
素イオン（Ａｓ+ ）が導入される。
【００５５】さらに、Ｐ- 型半導体基板１１全体に９０
０〜９５０℃で、３０分程度の熱処理を行なう。これに
より、イオン注入により導入された砒素イオン（Ａ
ｓ+ ）が第１および第２のポリシリコン膜２０１，２０
２内に均一に拡散され活性化される。さらに、巻込み酸
化膜１１４の破壊促進を目的に１０５０℃前後のランプ
加熱等による瞬間加熱（ＲＴＡ）を３０秒程度行なって
もよい。これにより、第１のポリシリコン膜２０１と第
２のポリシリコン膜２０２との界面に形成された巻込み
酸化膜１１４がさらに効率よく破壊される。
０〜９５０℃で、３０分程度の熱処理を行なう。これに
より、イオン注入により導入された砒素イオン（Ａ
ｓ+ ）が第１および第２のポリシリコン膜２０１，２０
２内に均一に拡散され活性化される。さらに、巻込み酸
化膜１１４の破壊促進を目的に１０５０℃前後のランプ
加熱等による瞬間加熱（ＲＴＡ）を３０秒程度行なって
もよい。これにより、第１のポリシリコン膜２０１と第
２のポリシリコン膜２０２との界面に形成された巻込み
酸化膜１１４がさらに効率よく破壊される。
【００５６】次に、図１５に示すように、第２のポリシ
リコン膜２０２上にスパッタにより高融点金属シリサイ
ドからなる膜５０１を堆積させる。この高融点金属シリ
サイドからなる膜５０１上にＣＶＤにより厚さ約１００
０Å程度の酸化膜１０４を形成し、所定の領域を除いて
エッチングにより酸化膜１０４を高融点金属シリサイド
からなる膜５０１上から選択的に除去する。この所定の
領域の酸化膜１０４をマスクとして、第１および第２の
ポリシリコン膜２０１，２０２をパターニングする。
リコン膜２０２上にスパッタにより高融点金属シリサイ
ドからなる膜５０１を堆積させる。この高融点金属シリ
サイドからなる膜５０１上にＣＶＤにより厚さ約１００
０Å程度の酸化膜１０４を形成し、所定の領域を除いて
エッチングにより酸化膜１０４を高融点金属シリサイド
からなる膜５０１上から選択的に除去する。この所定の
領域の酸化膜１０４をマスクとして、第１および第２の
ポリシリコン膜２０１，２０２をパターニングする。
【００５７】次に、図１６に示すように、ゲート酸化膜
１０１を介してＰ型ベース領域１９、Ｎウェル１５の所
定の領域にボロンイオン（Ｂ+ ）を注入量５×１０ 1 5
ｃｍ -2でイオン注入し、Ｐ+ 型外部ベース領域２１、Ｐ
+ 型ソース・ドレイン領域２２を形成する。また、ゲー
ト酸化膜１０１を介してＰウェル１６の所定の領域に砒
素イオン（Ａｓ+ ）を注入量５×１０ 1 5ｃｍ-2でイオ
ン注入し、Ｎ+ 型ソース・ドレイン領域２３を形成す
る。
１０１を介してＰ型ベース領域１９、Ｎウェル１５の所
定の領域にボロンイオン（Ｂ+ ）を注入量５×１０ 1 5
ｃｍ -2でイオン注入し、Ｐ+ 型外部ベース領域２１、Ｐ
+ 型ソース・ドレイン領域２２を形成する。また、ゲー
ト酸化膜１０１を介してＰウェル１６の所定の領域に砒
素イオン（Ａｓ+ ）を注入量５×１０ 1 5ｃｍ-2でイオ
ン注入し、Ｎ+ 型ソース・ドレイン領域２３を形成す
る。
【００５８】さらに、図１７に示すように、素子領域表
面全体を覆うようにＣＶＤにより厚さ約１μｍ程度の酸
化膜１０３を堆積する。Ｎ+ 型コレクタ電極取出層１
８、Ｐ + 型外部ベース領域層２１、Ｐ+ 型ソース・ドレ
イン領域２２、Ｎ+ 型ソース・ドレイン領域２３に対応
する領域にコンタクトホール４００を形成し、さらに酸
化膜１０３を覆うように蒸着によりアルミニウムからな
る金属膜を形成し、アルミニウム電極４０１を形成す
る。
面全体を覆うようにＣＶＤにより厚さ約１μｍ程度の酸
化膜１０３を堆積する。Ｎ+ 型コレクタ電極取出層１
８、Ｐ + 型外部ベース領域層２１、Ｐ+ 型ソース・ドレ
イン領域２２、Ｎ+ 型ソース・ドレイン領域２３に対応
する領域にコンタクトホール４００を形成し、さらに酸
化膜１０３を覆うように蒸着によりアルミニウムからな
る金属膜を形成し、アルミニウム電極４０１を形成す
る。
【００５９】このようにして、Ｐ- 型半導体基板上１１
のａの領域にはバイポーラトランジスタが、ｂの領域に
はＰチャネルＭＯＳトランジスタが、ｃの領域にはＮチ
ャネルＭＯＳトランジスタが一体的に製作される。
のａの領域にはバイポーラトランジスタが、ｂの領域に
はＰチャネルＭＯＳトランジスタが、ｃの領域にはＮチ
ャネルＭＯＳトランジスタが一体的に製作される。
【００６０】なお、各図においてゲートコンタクトは示
されていないが、別の位置においてゲートコンタクトが
形成されているものとする。
されていないが、別の位置においてゲートコンタクトが
形成されているものとする。
【００６１】
【発明の効果】本発明のＭＯＳトランジスタの製造方法
によれば、半導体膜の各界面に形成される酸化膜に対し
て、堆積された複数の半導体膜の表面から破壊したい酸
化膜が形成される半導体膜の各界面までの距離と投影飛
程とがほぼ等しくなるようにイオン注入を行ない、さら
にイオン注入後、熱処理を施すことで、半導体膜の各界
面に形成される酸化膜が効率よく破壊される。したがっ
て、ＭＯＳトランジスタにおけるゲートのコンタクト抵
抗が上昇したり、あるいはゲートの空乏化が生じたりす
ることはなくなり、良好なトランジスタ特性が安定的に
保持される。
によれば、半導体膜の各界面に形成される酸化膜に対し
て、堆積された複数の半導体膜の表面から破壊したい酸
化膜が形成される半導体膜の各界面までの距離と投影飛
程とがほぼ等しくなるようにイオン注入を行ない、さら
にイオン注入後、熱処理を施すことで、半導体膜の各界
面に形成される酸化膜が効率よく破壊される。したがっ
て、ＭＯＳトランジスタにおけるゲートのコンタクト抵
抗が上昇したり、あるいはゲートの空乏化が生じたりす
ることはなくなり、良好なトランジスタ特性が安定的に
保持される。
【００６２】また、酸化膜を破壊するためのイオン注入
により注入されるイオンが、絶縁膜に接する半導体膜を
通過し、絶縁膜または半導体基板中に導入されないよう
に、堆積する半導体膜の膜厚を予め所定の厚さに設定し
ておくことで、ＭＯＳトランジスタのゲート酸化膜の絶
縁性が不良となったり、半導体基板中の不純物濃度が変
化することで電流増幅率が低下するなどの弊害を防止す
ることができる。
により注入されるイオンが、絶縁膜に接する半導体膜を
通過し、絶縁膜または半導体基板中に導入されないよう
に、堆積する半導体膜の膜厚を予め所定の厚さに設定し
ておくことで、ＭＯＳトランジスタのゲート酸化膜の絶
縁性が不良となったり、半導体基板中の不純物濃度が変
化することで電流増幅率が低下するなどの弊害を防止す
ることができる。
【図１】本発明の実施例に従うＰチャネルＭＯＳトラン
ジスタの製造方法の第１の工程を示す断面図である。
ジスタの製造方法の第１の工程を示す断面図である。
【図２】本発明の実施例に従うＰチャネルＭＯＳトラン
ジスタの製造方法の第２の工程を示す断面図である。
ジスタの製造方法の第２の工程を示す断面図である。
【図３】本発明の実施例に従うＰチャネルＭＯＳトラン
ジスタの製造方法の第３の工程を示す断面図である。
ジスタの製造方法の第３の工程を示す断面図である。
【図４】本発明の実施例に従うＰチャネルＭＯＳトラン
ジスタの製造方法の第４の工程を示す断面図である。
ジスタの製造方法の第４の工程を示す断面図である。
【図５】本発明の実施例に従うＰチャネルＭＯＳトラン
ジスタの製造方法の第５の工程を示す断面図である。
ジスタの製造方法の第５の工程を示す断面図である。
【図６】本発明の実施例に従うＰチャネルＭＯＳトラン
ジスタの製造方法の第６の工程を示す断面図である。
ジスタの製造方法の第６の工程を示す断面図である。
【図７】図３に示した線Ｙ−Ｙ′に沿う注入イオン拡散
領域の注入イオン拡散深さと注入イオン濃度分布との関
係を表わす図である。
領域の注入イオン拡散深さと注入イオン濃度分布との関
係を表わす図である。
【図８】本発明の実施例に従うＰチャネルＭＯＳトラン
ジスタの他の製造方法の一工程を示す断面図である。
ジスタの他の製造方法の一工程を示す断面図である。
【図９】本発明の実施例に従うＰチャネルＭＯＳトラン
ジスタの他の製造方法の一工程を示す断面図である。
ジスタの他の製造方法の一工程を示す断面図である。
【図１０】本発明の実施例に従うＰチャネルＭＯＳトラ
ンジスタの他の製造方法の一工程を示す断面図である。
ンジスタの他の製造方法の一工程を示す断面図である。
【図１１】本発明の実施例に従ってＰチャネルＭＯＳト
ランジスタを同一半導体基板上にＮチャネルＭＯＳトラ
ンジスタとバイポーラトランジスタと一体的に製作する
第１の工程を示す断面図である。
ランジスタを同一半導体基板上にＮチャネルＭＯＳトラ
ンジスタとバイポーラトランジスタと一体的に製作する
第１の工程を示す断面図である。
【図１２】本発明の実施例に従ってＰチャネルＭＯＳト
ランジスタを同一半導体基板上にＮチャネルＭＯＳトラ
ンジスタとバイポーラトランジスタと一体的に製作する
第２の工程を示す断面図である。
ランジスタを同一半導体基板上にＮチャネルＭＯＳトラ
ンジスタとバイポーラトランジスタと一体的に製作する
第２の工程を示す断面図である。
【図１３】本発明の実施例に従ってＰチャネルＭＯＳト
ランジスタを同一半導体基板上にＮチャネルＭＯＳトラ
ンジスタとバイポーラトランジスタと一体的に製作する
第３の工程を示す断面図である。
ランジスタを同一半導体基板上にＮチャネルＭＯＳトラ
ンジスタとバイポーラトランジスタと一体的に製作する
第３の工程を示す断面図である。
【図１４】本発明の実施例に従ってＰチャネルＭＯＳト
ランジスタを同一半導体基板上にＮチャネルＭＯＳトラ
ンジスタとバイポーラトランジスタと一体的に製作する
第４の工程を示す断面図である。
ランジスタを同一半導体基板上にＮチャネルＭＯＳトラ
ンジスタとバイポーラトランジスタと一体的に製作する
第４の工程を示す断面図である。
【図１５】本発明の実施例に従ってＰチャネルＭＯＳト
ランジスタを同一半導体基板上にＮチャネルＭＯＳトラ
ンジスタとバイポーラトランジスタと一体的に製作する
第５の工程を示す断面図である。
ランジスタを同一半導体基板上にＮチャネルＭＯＳトラ
ンジスタとバイポーラトランジスタと一体的に製作する
第５の工程を示す断面図である。
【図１６】本発明の実施例に従ってＰチャネルＭＯＳト
ランジスタを同一半導体基板上にＮチャネルＭＯＳトラ
ンジスタとバイポーラトランジスタと一体的に製作する
第６の工程を示す断面図である。
ランジスタを同一半導体基板上にＮチャネルＭＯＳトラ
ンジスタとバイポーラトランジスタと一体的に製作する
第６の工程を示す断面図である。
【図１７】本発明の実施例に従ってＰチャネルＭＯＳト
ランジスタを同一半導体基板上にＮチャネルＭＯＳトラ
ンジスタとバイポーラトランジスタと一体的に製作する
第７の工程を示す断面図である。
ランジスタを同一半導体基板上にＮチャネルＭＯＳトラ
ンジスタとバイポーラトランジスタと一体的に製作する
第７の工程を示す断面図である。
【図１８】従来のＰチャネルＭＯＳトランジスタの製造
方法の第１の工程を示す断面図である。
方法の第１の工程を示す断面図である。
【図１９】従来のＰチャネルＭＯＳトランジスタの製造
方法の第２の工程を示す断面図である。
方法の第２の工程を示す断面図である。
【図２０】従来のＰチャネルＭＯＳトランジスタの製造
方法の第３の工程を示す断面図である。
方法の第３の工程を示す断面図である。
【図２１】従来のＰチャネルＭＯＳトランジスタの製造
方法の第４の工程を示す断面図である。
方法の第４の工程を示す断面図である。
【図２２】従来のＰチャネルＭＯＳトランジスタの製造
方法の第５の工程を示す断面図である。
方法の第５の工程を示す断面図である。
【図２３】従来のＰチャネルＭＯＳトランジスタの製造
方法の第６の工程を示す断面図である。
方法の第６の工程を示す断面図である。
【図２４】図２０に示した線Ｘ−Ｘ′に沿う注入イオン
拡散領域の注入イオン拡散深さと注入イオン濃度分布と
の関係を表わす図である。
拡散領域の注入イオン拡散深さと注入イオン濃度分布と
の関係を表わす図である。
【図２５】図２０に示した線Ｘ−Ｘ′に沿う注入イオン
拡散領域の注入イオン拡散深さと注入イオン濃度分布と
の関係を表わす図である。
拡散領域の注入イオン拡散深さと注入イオン濃度分布と
の関係を表わす図である。
１ Ｎ型半導体基板 ２，２２ Ｐ+ 型ソース・ドレイン領域 １１ Ｐ- 型半導体基板 １２ Ｎ+ 型埋込層 １３ Ｐ+ 型埋込層 １４ Ｎ- 型エピタキシャル層 １５ Ｎウェル １６ Ｐウェル １７ Ｐ+ 型素子分離層 １８ Ｎ+ 型コレクタ電極取出層 １９ Ｐ型ベース領域 ２０ Ｎ+ 型エミッタ領域 ２１ Ｐ+ 型外部ベース領域 ２３ Ｎ+ 型ソース・ドレイン領域 １００ 素子分離酸化膜 １０１ ゲート酸化膜 １０３，１０４ 酸化膜 １１４ 巻込み酸化膜 ２０１ 第１のポリシリコン膜 ２０２ 第２のポリシリコン膜 ４０１ アルミニウム電極 ５０１ 高融点金属シリサイドからなる膜 ６０１ フォトレジスト層 なお、各図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (1)
- 【請求項１】 半導体基板上に絶縁膜を介して形成され
る複数の半導体膜からなるゲートを有するＭＯＳトラン
ジスタの製造方法であって、 前記複数の半導体膜を前記半導体基板上に順次堆積する
工程と、 前記工程において半導体膜の各界面に形成される酸化膜
に対して、前記堆積された半導体膜の表面から前記各界
面までの距離と投影飛程とがほぼ等しくなるようにイオ
ン注入を行なう工程と、 前記イオン注入後、熱処理を施す工程とを備え、 前記イオン注入により注入されるイオンが、前記絶縁膜
に接する半導体膜を通過し、前記絶縁膜または前記半導
体基板中に導入されないように、堆積する前記半導体膜
の膜厚を予め所定の厚さに設定しておくことを特徴とす
るＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27978592A JPH06132523A (ja) | 1992-10-19 | 1992-10-19 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27978592A JPH06132523A (ja) | 1992-10-19 | 1992-10-19 | Ｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132523A true JPH06132523A (ja) | 1994-05-13 |
Family
ID=17615886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27978592A Withdrawn JPH06132523A (ja) | 1992-10-19 | 1992-10-19 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132523A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5712181A (en) * | 1993-07-20 | 1998-01-27 | Lg Semicon Co., Ltd. | Method for the formation of polycide gate in semiconductor device |
| JP2002324861A (ja) * | 2001-04-24 | 2002-11-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| WO2010150331A1 (ja) * | 2009-06-24 | 2010-12-29 | パナソニック株式会社 | 半導体装置およびその製造方法 |
-
1992
- 1992-10-19 JP JP27978592A patent/JPH06132523A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5712181A (en) * | 1993-07-20 | 1998-01-27 | Lg Semicon Co., Ltd. | Method for the formation of polycide gate in semiconductor device |
| JP2002324861A (ja) * | 2001-04-24 | 2002-11-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| WO2010150331A1 (ja) * | 2009-06-24 | 2010-12-29 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| JP2011009329A (ja) * | 2009-06-24 | 2011-01-13 | Panasonic Corp | 半導体装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4925807A (en) | Method of manufacturing a semiconductor device | |
| US5372957A (en) | Multiple tilted angle ion implantation MOSFET method | |
| KR940009360B1 (ko) | 반도체장치 및 그 제조방법 | |
| JPH081957B2 (ja) | 半導体装置の製造方法 | |
| JPH0212835A (ja) | 半導体装置およびその製造方法 | |
| JP2509518B2 (ja) | チタニウムシリサイドコンタクト製造方法 | |
| JPS5837961A (ja) | 少なくとも１個のバイポ−ラプレ−ナトランジスタを備えたモノリシツク集積回路の製造方法 | |
| US5426327A (en) | MOS semiconductor with LDD structure having gate electrode and side spacers of polysilicon with different impurity concentrations | |
| JPH0348457A (ja) | 半導体装置およびその製造方法 | |
| EP0459398B1 (en) | Manufacturing method of a channel in MOS semiconductor devices | |
| US4076557A (en) | Method for providing semiconductor devices | |
| US5622884A (en) | Method for manufacturing a semiconductor memory cell and a polysilicon load resistor of the semiconductor memory cell | |
| US5998843A (en) | Semiconductor device with stable threshold voltages | |
| JP2730535B2 (ja) | 半導体装置の製造方法 | |
| JPS61224459A (ja) | 半導体装置およびその製造方法 | |
| JPH06132523A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH01259560A (ja) | 半導体集積回路装置 | |
| JPH0227716A (ja) | 半導体装置の製造方法 | |
| JPH0831931A (ja) | 半導体装置およびその製造方法 | |
| JP2900698B2 (ja) | 絶縁形電界効果トランジスタの製造方法 | |
| JPH0653492A (ja) | 半導体装置及びその製造方法 | |
| JPS6197975A (ja) | 半導体装置の製造方法 | |
| JPH06163576A (ja) | 半導体装置の製造方法 | |
| JPH06295983A (ja) | 半導体装置およびその製造方法 | |
| JP2513312B2 (ja) | Ｍｏｓトランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |