pMOSトランジスタのNBTI寿命を長くする手段として、本発明では当該pMOSトランジスタのゲート絶縁膜の厚膜化を採用している。しかし、nMOSトランジスタのゲート絶縁膜を前記と同様に厚膜化すると、nMOSトランジスタの性能を落ちてしまう(つまり、オン電流が低下する)。したがって、トランジスタのゲート絶縁膜に着目すると、NBTI寿命とトランジスタ性能との関係はトレードオフの関係があると言える。
ところで、CMOSデバイスにおけるトランジスタ性能(オン電流の向上)の要求は、nMOSトランジスタにおいて特に厳しい場合が少なくない(なお、以下では、pMOSトランジスタを単にpMOSと称し、nMOSトランジスタを単にnMOSと称することにする)。
例えば、nMOS4つとpMOS2つとでメモリセルを構成する、いわゆる6トランジスタ型のSRAM(Static Random Access Memory)回路の場合には、高周波動作のためにnMOSに高いオン電流が求められる一方で、pMOSのオン電流に対する要求はnMOSほどには高くない。
そこで、本発明に係わる半導体装置では、例えばSRAM回路等の高速論理回路といった極薄ゲート絶縁膜を有するMOSトランジスタが使われる部分において、pMOSのゲート絶縁膜をnMOSのそれよりも厚くする構成を採用する。これにより、高いオン電流を示す高性能なnMOSと、高いNBTI信頼性を有するpMOSとを同時に実現することができる。
以下、上記構成を有する半導体装置の製造方法について、図面に基づいて具体的に説明する。
<実施の形態1>
実施の形態1に係わる半導体装置の製造方法を、説明の一部において工程断面図を用いて説明する。本実施の形態では、同一シリコン基板上にnMOSとpMOSとを同時に作製し、それぞれが単一種類のゲート絶縁膜を有する場合の半導体装置の製造方法について、説明する。当該実施の形態に係わる半導体装置の製造方法および当該製造方法により作製される半導体装置は、本発明の核であり、CMOS集積回路の高速素子部の形成を念頭に置いたものである。
図1を参照して、シリコン基板(半導体基板と把握できる)101にp型基板を用いて、その表面に周知の浅溝素子分離法を用いて素子分離溝102を形成する。続いてフォトリソグラフィーを用いて所望の領域をレジストで覆った状態で硼素(B)イオンを打ち込んで、nMOSを形成する領域(第1の領域と把握できる)にpウェル(図示せず)を形成する。また、上記pウェル以外の所望の領域に燐(P)イオンを打ち込んで、pMOSを形成する領域(第2の領域と把握できる)にnウェル(図示せず)を形成する。
また、トランジスタのしきい電圧を調整するために、nMOSを形成する領域(以下、単にnMOS形成領域と称する)にはBイオンを、pMOSを形成する領域(以下、単にpMOS形成領域と称する)には砒素(As)イオンを所望の量だけ注入し、窒素雰囲気中において約850℃で約10秒間の熱処理を行うことによって、これらの不純物を活性化させる。
しかる後に、酸素を含有する雰囲気中における熱処理によって所望の膜厚の酸化シリコン膜を形成し、続いて周知のプラズマ窒化処理を行うことによって、シリコン基板101上におけるnMOS形成領域にSiONゲート絶縁膜(第1のゲート絶縁膜と把握できる)103を形成し、シリコン基板101上におけるpMOS形成領域にSiONゲート絶縁膜(第2のゲート絶縁膜)104を形成する。そして、モノシランをソース・ガスとして用いる周知の化学気相成長法により、当該ゲート絶縁膜103,104上に、厚さ120nmの多結晶シリコン膜120を堆積する(つまり、シリコン基板101上に、ゲート絶縁膜103,104を介してゲート電極材料120を形成する)。
以上までの工程により、図2に示す製造途中の半導体装置が形成される。
この段階で、本発明の本質と言える処理を行う。まず、フッ素イオン注入を用いる方法について述べる。
図3に示すように、フォトリソグラフィーを用いてnMOS形成領域をレジスト125で覆った状態で(つまり、nMOS形成領域表面上を覆い、pMOS形成領域表面上の少なくとも一部を開口するマスク125を形成した状態で)、フッ素イオンを10kVの加速電圧でイオン注入する(つまり、前記マスク125形成後、シリコン基板101上面に対してフッ素イオンを注入して、pMOS形成領域の少なくとも一部のゲート電極材料(多結晶シリコン膜)120中にフッ素イオンを導入する)。その後、当該レジスト125を除去した後に窒素雰囲気中で熱処理を行う。この熱処理の目的は、注入したフッ素イオンをpMOS形成領域のSiONゲート絶縁膜104に到達させて、当該SiONゲート絶縁膜104の膜厚を増加させることと、多結晶シリコン膜120中に残る余剰フッ素イオンを可能な限り減らすことである。
次に本発明のもう一つの手法(つまり、フッ素イオン注入とは別の手法)である酸素イオン注入を用いる場合について述べる。
図4に示すように、多結晶シリコン膜120上に化学気相成長法によりテトラエトキシシラン(Si(OC2H5)4)を用いて酸化シリコン膜130を40nm堆積した後に、フォトリソグラフィーを用いてnMOS形成領域をレジスト125で覆った状態で(つまり、nMOS形成領域表面上を覆い、pMOS形成領域表面上の少なくとも一部を開口するマスク125を形成した状態で)、酸素イオンを70kVの加速電圧でイオン注入する(つまり、前記マスク125形成後、シリコン基板101上面に対して酸素イオンを注入して、pMOS形成領域の少なくとも一部のゲート電極材料(多結晶シリコン膜)120中に酸素イオンを導入する)。その後(つまり、酸素イオン導入後)、レジスト125および酸化シリコン膜130を除去した後に窒素雰囲気中で熱処理を行う。この熱処理の目的は、注入した酸素イオンをpMOS形成領域のSiONゲート絶縁膜104に到達させて、当該SiONゲート絶縁膜104の膜厚を増加させることである。なお、上記酸化シリコン膜130を形成するのは、浅く酸素イオンを注入することができる装置が現在ではないので、当該酸化シリコン膜130で高速注入される酸素イオンの注入距離を調整するためである。
なお、上記フッ素イオン、酸素イオン導入後、熱処理を施すことにより、図5に示すように、pMOS形成領域に形成されているSiONゲート絶縁膜104の膜厚が増膜する。
しかる後に(つまり、フッ素イオンまたは酸素イオンの導入後の熱処理後に)、多結晶シリコン膜120中のうち、nMOS形成領域に5×1015/cm2のPイオンを15kVの加速電圧でイオン注入し、他方pMOS形成領域には2×1015/cm2のBイオンを2kVの加速電圧でイオン注入する。その後に、フォトリソグラフィーとドライエッチングを用いて、多結晶シリコン膜120および各SiONゲート絶縁膜103,104を所望の寸法に加工する。こうして、nMOS形成領域にn+ゲート電極(第1のゲート電極と把握できる)105が形成され、pMOS形成領域にはp+ゲート電極(第2のゲート電極と把握できる)106が形成される(図6参照)。
ここで、nMOS形成領域には3×1014/cm2のAsを5kVの加速電圧でイオン注入し、pMOS形成領域には3×1014/cm2のBを1kVの加速電圧でイオン注入する。これにより、シリコン基板101の表面内の所定の箇所に、n型拡散層107およびp型拡散層108の低濃度領域を形成する(図6参照)。
次に、化学気相成長法によりテトラエトキシシラン(Si(OC2H5)4)を用いて酸化シリコン膜100nmを形成し、続いてこれを異方性ドライエッチングすることにより、酸化シリコンからなるサイドウォール109を形成する(図6参照)。
しかる後に、nMOS形成領域に5×1015/cm2のAsイオンを10kVの加速電圧でイオン注入し、pMOS形成領域に5×1015/cm2のBイオンを3kVの加速電圧でイオン注入する。これにより、シリコン基板101の表面内の所定の箇所に、n型拡散層107およびp型拡散層108の高濃度領域を形成する(つまり、2段階(高濃度・低濃度)の濃度分布を有する、n型拡散層107およびp型拡散層108を形成する)(図6参照)。
次に、1025℃で10秒間の熱処理を行って、n型拡散層107およびp型拡散層108にイオン注入した不純物を電気的に活性化する。上記熱処理を行った後に、プラズマ化学気相成長法によりテトラエトキシシラン(Si(OC2H5)4)を用いて酸化シリコン膜を600nm堆積して、これを化学機械研磨することによって平坦化することにより、層間絶縁膜110を形成する。フォトリソグラフィーとドライエッチングを用いて層間絶縁膜110にコンタクトホールを形成する。さらに、化学気相成長法およびスパッタリングを用いてタングステンを当該コンタクトホール内まで堆積して、これをフォトリソグラフィーとドライエッチングとによって加工することにより、配線111を形成する(図6参照)。
以上の工程を経て、図6に示す構造を有するnMOSおよびpMOSが完成する。なお、実際の先端CMOS集積回路の形成には、より複雑な構造のサイドウォールの形成、自己整合シリサイデーション、多層銅配線形成等の工程が必要だが、ここでは省略している。
図6の構成において、nMOS形成領域に形成されているSiONゲート絶縁膜103に着目すると、上記工程から明らかなように、当該SiONゲート絶縁膜103には、フッ素(もしくは酸素)が導入されていない。また、当該SiONゲート絶縁膜104の膜厚は、図を用いて後述するように、SiONゲート絶縁膜103の膜厚よりも厚く、当該SiONゲート絶縁膜104には、上記工程から明らかなように、フッ素(もしくは酸素)が導入されている。
また、SiONゲート絶縁膜103表面上にはゲート電極105が形成され、SiONゲート絶縁膜104表面上にはゲート電極106が形成されている。ここで、上記構成および工程から分かるように、ゲート電極105,106は、少なくとも構成要素として珪素を含んでいる。また、ゲート電極105には不純物として少なくともP(燐)が含まれており、ゲート電極106には不純物として少なくともB(硼素(ボロン))が含まれている。
また、ゲート電極105に対向するシリコン基板101を挟んで、シリコン基板101表面中には一対のn型の不純物拡散層(拡散領域)107が形成されている。他方、ゲート電極106に対向するシリコン基板101を挟んで、シリコン基板101表面中には一対のp型の不純物拡散層(領域)108が形成されている。
なお、上記から明らかなように、SiONゲート絶縁膜103、ゲート電極105、および不純物拡散層107により、nMOSが構成されている。他方、SiONゲート絶縁膜104、ゲート電極106、および不純物拡散層108により、pMOSが構成されている。
次に、上記フッ素注入を用いた手法で作製したpMOSの特性について、実験データを用いて述べる。
pMOS形成領域のSiONゲート絶縁膜104の酸化膜容量換算膜厚(EOT、Equivalent Oxide Thickness)とフッ素注入量との関係を示す実験結果を、図7に示す。なお図7の実験結果は、フッ素注入後に850℃で10分間の熱処理を行うことにより作製された試料に関するものであり、4種類の膜厚のSiONゲート絶縁膜104をベースとして用いている。また、EOTとは、電気的容量測定から求めた電気的膜厚であり、電気的容量測定はpMOSを用いて行った。そして、当該EOTの導出は、S.Saitoらが、IEEE Electron Device Letters Vol.23(2002)のpp348に開示した方法を採用した。
図7に示すように、注入フッ素量に概ね比例してpMOS形成領域のSiONゲート絶縁膜104が増膜している。また、当該増膜量は、ベースとなるSiONゲート絶縁膜の膜厚(増膜前の膜厚)に大きくは依存しない。また、図7に示したデータ点よりも多くのフッ素を注入すると、電気的容量測定が困難となる程に、界面準位密度が急激に増加することが分かった。当該界面準位密度の急激な増加が、上記増膜量の上限を決定していると考えられる。
この増膜量の上限は、ベース(増膜前)のSiONゲート絶縁膜104のEOTが1.24nmの場合には、0.16nmである。また、ベースのSiONゲート絶縁膜104のEOTが1.54nmの場合には、0.20nmである。また、ベースのSiONゲート絶縁膜104のEOTが3.1nmの場合には、0.48nmである。また、ベースのSiONゲート絶縁膜104のEOTが7.0nmの場合には、0.92nmである。
これらの結果から、上記上限は、ベース(増膜前)のSiONゲート絶縁膜104のEOTに対して、16%未満であると結論付けられる。
フッ素導入によるEOT増加のメカニズムとしては、SiONゲート絶縁膜104にフッ素が導入されることによる誘電率の低下と、物理的な膜厚増加との2つが考えられる。しかし、P.J. Wrightらが、IEEE Transactions on Electron Devices Vol.36(1989)のpp879に開示したり、Y.Mitaniらが、IEEE Transactions on Electron Devices Vol.50(2003)のpp2221に開示しているように、増膜のメカニズムは、物理膜厚の増加ではないかと考えられている。
すなわち、多結晶シリコン膜(ゲート電極材料)120に注入されたフッ素がその後の熱処理でSiONゲート絶縁膜104に到達し、SiON中の酸素と置換して、あまった酸素が基板界面を酸化して増膜するという理解である。
発明者らの検討でも、透過型電子顕微鏡で観察してSiONゲート絶縁膜104の物理膜厚の変化を測定した結果、フッ素導入による物理膜厚の増加が確認されており、EOTの増加の原因は物理膜厚の増加が主だと考えている。ただし、K.Awazuらが、Journal of applied physics vol.69(8),1991のpp4183に開示しているように、SiO2へのフッ素添加は、その基本構造を変化させることが知られており、フッ素が酸素を単純に置換する以外の影響もあると推測される。一定量以上のフッ素添加が電気特性(界面準位密度)に悪影響を与えるのはこの構造変化が原因であり、そのために増膜量の上限が、ベースSiONゲート絶縁膜104の16%未満になるのではないかと考えている。
ここで、上記製造工程から分かるように、ベースSiONゲート絶縁膜の膜厚は、SiONゲート絶縁膜103の膜厚と同等である。したがって、電気特性(界面準位密度)の低下の観点から、増膜後(つまり完成品)において、SiONゲート絶縁膜104の膜厚は、SiONゲート絶縁膜103の膜厚よりも、16%未満厚くなっている。
次に、フッ素注入後の熱処理が、SiONゲート絶縁膜104の電気特性に与える影響について説明する。
ここで、フッ素注入条件は加速電圧10kV、ドーズ量は1.5×1015/cm2である。EOTの増加量およびB漏れ量を種々の熱処理条件に対して調べた結果を図8に示す。
なお、n型拡散層107およびp型拡散層108にイオン注入した不純物を電気的に活性化するために、1025℃で10秒間の活性化アニール処理後に、B漏れ加速のために1050℃で10秒間のアニール処理を追加した。図8の実験結果では、当該追加アニール処理によるフラットバンド電圧Vfbの変化を測定することによって、B漏れ量を求めている。
図8の下図では、850℃、10分の熱処理条件において、EOT増加量が最大となっており、効果的な増膜が実現されている。また、図8の上図に示されているように、当該850℃より熱処理を高温化することでEOT増加量は小さくなるが、B漏れは抑制される傾向にある。これは、多結晶シリコン膜(ゲート電極材料)中に注入されたフッ素が外方拡散によって減少し、フッ素とBとが多結晶シリコン中に共存することによるB拡散の増速が抑制されているからだと考えられる。ただ、1000℃、10分という熱処理を施した場合でも、フッ素注入を行っていない場合に比べると、約2.3倍のB漏れが生じている。
このことから、多結晶シリコン膜中の余剰フッ素を完全に追い出したとしても、フッ素がSiONゲート絶縁膜104におよぼす構造変化によって、若干B漏れが加速するのではないかと推測している。
なお、熱処理をまったく行わない場合には、pMOSとして動作しないほど著しいB漏れが生じていたので、増膜が生じるほど多量のフッ素注入を行う場合にはフッ素注入後の熱処理は必須である。すなわち、例えばT.Aoyamaらが、Journal of applied physics vol.77(1),1995のpp417、または、T.Sasakiらが、Extended Abstracts of the 2003 International Conference on Solid State Devices and Materials,2003のpp66に開示しているように、フッ素イオン注入に引き続いて(つまり、熱処理工程を行わず)、硼素注入を行ったりBF2イオンの形で注入する手法では、B漏れの抑制とSiONゲート絶縁膜104の増膜を両立することはできない。
図8に示したように、本発明の技術によるEOT増加とB漏れの加速は概ねトレードオフの関係にあるが、発明者らの詳細な検討により、1050℃で10秒間の熱処理後に、900℃で10分間の熱処理を加える、すなわち二段階の熱処理によって効果的なEOT増膜とB漏れの抑制ができることが分かっている。
また、実際にどの程度のB漏れまで実用可能かということは、pMOSのしきい電圧Vtのばらつきによって決定される。すなわち、当該しきい電圧Vtのばらつきが増加しない範囲のB漏れは許容される。図8に示した熱処理条件をこの観点で調べた結果、850℃以上の条件は許容可能であることが分かった。ただし、許容可能な熱処理条件は、SiONゲート絶縁膜のプラズマ窒化条件や、プロセスフローの熱履歴によって左右される。
次に、フッ素注入によるpMOS形成領域に形成されたSiONゲート絶縁膜104の増膜が、pMOSの性能およびNBTI信頼性に与える影響について説明する。
ここで、熱処理条件としては、900℃で10分間を用いている。フッ素注入を行わない場合のSiONゲート絶縁膜のEOTは1.30nmであり、これが従来技術に相当する。
さて、フッ素注入ドーズ量が1×1015/cm2の場合には、SiONゲート絶縁膜104のEOTは1.35nmに増加し、pMOSのオン電流が従来技術比約97.5%となり、pMOSのNBTI寿命が従来技術比約2.2倍となった。また、フッ素注入ドーズ量が2×1015/cm2の場合には、SiONゲート絶縁膜104のEOTは1.44nmに増加し、pMOSのオン電流が従来技術比約94%となり、pMOSのNBTI寿命が従来技術比約7倍となった。
つまり、わずか6%程度のオン電流の犠牲によって、NBTI寿命を7倍にまで延ばせる本発明の技術は、高速動作回路部のうち特にSRAM回路などのpMOSの性能要求が高くない場合に、大きな利点をもたらすと言える(換言すれば、本発明により、SRAM回路を構成するpMOSのSiONゲート絶縁膜104のみを増膜させると、当該本発明の効果はより大きく働く)。また、フッ素はnMOS形成領域には注入されないので、nMOS特性に対する悪影響が無いのは当然である。
ここで、フッ素イオン注入直後のSIMS分析結果およびフッ素イオン注入後に熱処理を施した後のSIMS分析結果を、図9に示す。また、図10は、フッ素イオン注入後に熱処理を施した状態におけるSiON膜付近のフッ素分布をSIMS分析した結果を示す。膜厚方向の分布をわかりやすくするために、実際のSiON膜よりも厚い約20nmのSiON膜を用いて分布している。また、SiON膜の位置を示すために、図10には、酸素の濃度分布を併記している。
図9、10から分かるように、フッ素イオン注入直後(熱処理前)には、フッ素イオンは、ゲート電極106内に多く分布している。しかし、フッ素イオン注入後熱処理を施すことにより、SiONゲート絶縁膜104内に分布ピークを有するように、フッ素イオンは再分布する。
次に、本発明の技術のうちフッ素注入以外のもう一つの手法である、酸素イオン注入を用いた手法で作製したpMOSの特性について説明する。
酸素イオン注入ドーズ量が2.5×1015/cm2、酸素イオン注入後の熱処理が1050℃で30秒間の場合に、SiONゲート絶縁膜104のEOTが0.08nm増加した。多結晶シリコン膜120中に注入された酸素イオンがpMOS形成領域のSiONゲート絶縁膜104に到達して増膜に寄与したと考えられる。また、フッ素イオン注入の場合と違って、酸素イオン注入の場合にはB漏れは加速されなかった。
なお、以下の観点から、酸素イオン注入よりもフッ素イオン注入の方がより実用的であると考える。
つまり、酸素イオン注入の場合には、完成状態におけるp+ゲート電極106のシート抵抗が約1.7倍に上昇した。これは、注入された酸素イオンの一部が多結晶シリコン120内に残留していて、おそらくは酸化シリコンの微細な析出物となっているからだと推測される。このような酸化シリコンの析出物を完全に排出するためには1200℃以上の高温熱処理が必要であることが知られている。しかし、実際のCMOSデバイス作製フローにおいて、このような高温熱処理を加えることはできない。したがって、多結晶シリコン膜120中に酸素析出物が存在する形でpMOSを用いざるを得ず、大規模集積回路に用いるには不安が残る。
また、酸素イオン注入は主にSIMOX(Separation by Implanted Oxygen)ウェハと呼ばれるSOI(Silicon on Insulator)ウェハを製造するメーカで用いられているものの、デバイスメーカでは殆ど用いられていない。よって、本発明の技術のうち酸素イオン注入を用いる手法は、デバイスメーカにとっては新たな投資が必要となるケースが多いと予想され、フッ素イオン注入を用いた手法の方が簡単に実施可能であると考えられる。
以上のように、本実施の形態に係わる半導体装置は、pMOSを構成するSiONゲート絶縁膜104にはフッ素が含まれており、当該フッ素に起因して、nMOSを構成するSiONゲート絶縁膜103よりも当該SiONゲート絶縁膜104は増膜している。したがって、上述したように、pMOSのNBTI寿命の向上を図ることができる。
他方、SiONゲート絶縁膜103内にはフッ素が含まれておらず、よって増膜も行われず、またnMOS特性に対する悪影響も無い。したがって、SiONゲート絶縁膜104の増膜に依らず、nMOSトランジスタの高性能化を維持することができる。
つまり、pMOSのNBTI寿命の向上とnMOSの高性能化を両立することができる半導体装置を提供することができる。
なお、電気特性(界面準位密度)の観点から、増膜後(つまり完成品)において、SiONゲート絶縁膜104の膜厚は、SiONゲート絶縁膜103の膜厚よりも、16%未満厚くなっていることが望ましい。
本実施の形態に係わる技術は、高速動作回路部のうち特にSRAM回路などのpMOSの性能要求が高くない場合に、大きな利点をもたらすと言える。換言すれば、本発明により、SRAM回路を構成するpMOSのSiONゲート絶縁膜104のみを増膜させると、当該本発明の効果はより大きく働く。
ところで、同一半導体基板上に膜厚の異なるゲート絶縁膜103,104を形成する方法として、フォトリソグラフィーとウェットエッチングとを組み合わせによる方法が考えられる。しかしながら、この方法は、SRAMのメモリセル内のnMOSやpMOS、あるいは高速論理回路のnMOSやpMOSといった100nmオーダーの微細領域の作り分けには適さない。なぜならば、微細加工用リソグラフィーに用いるレジスト材料に、ウェットエッチング耐性が不足しているからである。
また、同一半導体基板上に膜厚の異なるゲート絶縁膜103,104を形成する他の方法として、例えば特許文献1に開示されている技術が存在する。当該特許文献1に係わる技術では、ゲート酸化工程の前に半導体基板にフッ素などのイオンを注入しておき、イオン注入ダメージによる酸化レートの向上を用いることにより、膜厚の異なるゲート絶縁膜を形成している。しかしながら、発明者らが検討した結果、この方法を用いて形成したゲート絶縁膜は界面準位が多く、電気特性の面で著しく劣り実用に耐えないことが分かった。
また、同一半導体基板上に膜厚の異なるゲート絶縁膜103,104を形成するさらに他の方法として、ゲート酸化膜上に多結晶シリコン膜を堆積した後に、この多結晶シリコン膜にフッ素をイオン注入し、連続してゲート電極(多結晶シリコン膜)へのB等の不純物イオンの導入を行った後に、あるいはBF2イオンの形でホウ素とフッ素とを同時に注入した後に、熱処理を施す方法も考えられる。
しかし、フッ素イオン導入、他の不純物イオンの導入、熱処理という順序の工程を実施した場合には、ゲート電極からシリコン基板へのB等の拡散が、フッ素イオンの導入によって劇的に加速される。
そこで、上記のように、本実施の形態に係わる半導体装置の製造方法では、フッ素イオンまたは酸素イオン導入後、熱処理を施し、当該熱処理後に所定の不純物イオン等の注入を行っている。
したがって、当該方法では、ウェットエッチング処理を実施すること無く、SiONゲート絶縁膜103の膜厚を変化させること無く、SiONゲート絶縁膜104の増膜を行っている。つまり、本発明の方法では、nMOSを構成する増膜していないゲート絶縁膜103とpMOSを構成する増膜したゲート絶縁膜104とを作り分けは、レジスト125をマスクとして使用したフッ素イオン注入もしくは酸素イオン注入を用いる。
よって、上記本発明に係わる方法は、SRAMのメモリセル内のnMOSとゲート絶縁膜が増膜したpMOS、あるいは高速論理回路のnMOSとゲート絶縁膜が増膜したpMOSといった、100nmオーダーの微細領域の作り分けに適している。
さらに、SiONゲート絶縁膜104にダメージを与えること無く、当該SiONゲート絶縁膜104の増膜を可能としているので、pMOSの電気特性が著しく劣化することも防止できる。
さらに、本発明に係わる方法では、上述の通り、フッ素イオン注入または酸素イオン、加熱処理、他の不純物イオンの注入という手順を施している。したがって、上記実験結果(図8)が示すように、pMOSのNBTI特性を向上しつつ、当該ゲート電極106に注入された不純物のシリコン基板101への拡散を抑制することができる。
なお、ゲート電極106にBを不純物イオンとして導入する際に、シリコン基板101への拡散がより問題となるが、本発明では、図8で示したように、当該Bの拡散も劇的に抑制することができる(よって、完成品のpMOSのゲート電極106にもBがより残存している)。
このように、本発明に係わる半導体装置の製造方法は、半導体装置の性能に著しい悪影響を与えること無く、より簡易な方法により、pMOSを構成するSiONゲート絶縁膜104のみが増膜された半導体装置を製造することができる。なお、上述の通り、微細領域に、nMOSを構成する増膜していないゲート絶縁膜103とpMOSを構成する増膜したゲート絶縁膜104とを作り分けすることができ、ゲート電極106に不純物として導入されるB等のシリコン基板101への拡散をより抑制することができるので、本発明に係わる方法はより効果的である。
また、本実施の形態に係わる半導体装置の製造方法では、フッ素イオン等の注入処理後に行われる熱処理によって、当該フッ素イオン等をSiONゲート絶縁膜104に到達させている。したがって、当該フッ素イオン等の到達に起因した当該SiONゲート絶縁膜104の増膜をより効果的に行うことができる。
<実施の形態2>
上記実施の形態1は、同一シリコン基板101上にnMOSとpMOSとを同時に作製し、それぞれが単一種類のゲート絶縁膜(ただし、pMOSを構成するゲート絶縁膜104の膜厚とnMOSを構成するゲート絶縁膜103の膜厚とは異なる)を有する場合について述べたものであり、CMOS集積回路の高速動作回路部の素子形成を念頭において説明した。
当該実施の形態1の説明は、見通しを良くするためのものであり、実際の先端CMOS集積回路の製造を考えると現実的ではない。実際には、高速動作回路部よりも膜厚の厚いnMOSとpMOSとをも同一半導体基板上に形成し、これらを組み合わせて集積回路を構成する必要がある。
例えば、高速動作回路素子を入出力電圧1Vで動作させる場合には、その入出力回路には2.5V動作の素子を用いたり、あるいは3.3Vおよび1.8Vの二種類の入出力回路用素子を用意することもある。すなわち、高速動作回路素子部とは別に、一もしくは二水準以上の厚いゲート絶縁膜を有するnMOSおよびpMOSが求められる。つまり、高速動作回路部は、入出力回路部よりも低い電圧が印加され、入出力回路部よりも膜厚の薄いゲート絶縁膜を有する。
また、高速動作回路部と入出力回路部といったデジタル回路に加え、アナログ回路をも同一半導体基板上に形成することが求められるケースも増えており、アナログ回路部の素子には入出力回路部と同じく厚いゲート絶縁膜を用いるのが一般的である。
以上を鑑みて、高速動作回路部において形成されているゲート絶縁膜よりも厚いゲート絶縁膜を有する素子をも同一半導体基板上に形成する形態について、本実施の形態では説明する。入出力回路部等において形成される、より厚いゲート絶縁膜の膜厚を一種類用意する場合について述べるが、二種類以上用意することも可能であり、その基本的な手法はすでに公知である。
なお、高速動作回路に形成されるゲート絶縁膜としては少なくとも、実施の形態1で説明した、nMOSを構成する増膜がされないゲート絶縁膜103と、pMOSを構成する増膜がされたゲート絶縁膜104とが含まれている。
図11において、シリコン基板(半導体基板)41上において素子分離溝42によってお互いに分離された、高速動作回路のnMOS形成領域(以下、コアnMOS形成領域)および高速動作回路のpMOS形成領域(以下、コアpMOS形成領域)と、入出力回路のnMOS形成領域(以下、I/OnMOS形成領域)および入出力回路のpMOS形成領域(以下、I/OpMOS形成領域)との、4つの領域すべてについて、通常の洗浄処理および希フッ酸を用いた溶解処理によって、当該シリコン基板41の表面を露出させる。そして、酸素を含有する雰囲気中における熱処理によって、当該シリコン基板41の表面に例えば膜厚7.5nmの酸化シリコン膜43を形成する(図11)。
当該酸化シリコン膜43が形成されたシリコン基板41上にレジスト44を全面塗布して、通常のフォトリソグラフィーによって、コアnMOS形成領域およびコアpMOS形成領域のレジスト44を選択的に除去する(図12)。
その後、希フッ酸中の溶解処理によって、コアnMOS形成領域およびコアpMOS形成領域上の酸化シリコン膜43を除去して、当該除去した領域からシリコン基板41の表面を露出させる。続いて、硫酸と過酸化水素水の水溶液を用いた溶解処理によって、レジスト44をすべて除去し(図13)、当該図13に示したシリコン基板41に対して、アンモニアと過酸化水素水の水溶液および塩酸と過酸化水素水の水溶液を用いた、洗浄処理を続けて行う。
ここまでの一連の洗浄処理によって、I/OnMOS形成領域およびI/OpMOS形成領域上の酸化シリコン膜43の膜厚は、7.5nmから7.2nmに減少する。そして、酸素を含有する雰囲気中の熱処理によって、例えば膜厚1.4nmの酸化シリコン膜を
コアnMOS形成領域およびコアpMOS形成領域に形成する。その後に、プラズマ窒化処理によって窒素を導入することより、コアnMOS形成領域およびコアpMOS形成領域にSiONゲート絶縁膜45が形成され、I/OnMOS形成領域およびI/OpMOS形成領域にSiONゲート絶縁膜46が形成される(図14)。
各々の酸化膜容量換算膜厚は、コアnMOS形成領域およびコアpMOS形成領域のSiONゲート絶縁膜45は1.24nm、I/OnMOS形成領域およびI/OpMOS形成領域のSiONゲート絶縁膜46は7.3nmとなった。
以上のゲート絶縁膜形成手順と、コアnMOS形成領域およびコアpMOS形成領域に対する実施の形態1に述べた半導体装置の製造方法とを組み合わせることによって、高速動作回路部を形成するnMOSとpMOS、入出力回路を形成するnMOSとpMOSとを同一シリコン基板41上に形成することができる。
ここで、I/O形成領域に形成されるゲート絶縁膜46の膜厚は、上述の通り、コア形成領域に形成されるゲート絶縁膜45の膜厚よりも総じて厚い。さらに、コア形成領域(高速動作回路部)に対しては実施の形態1で説明した方法が実施されるので、コアnMOS形成領域(第1の領域と把握できる)に形成されるゲート絶縁膜(第1のゲート絶縁膜と把握できる)45aの膜厚よりも、コアpMOS形成領域(第2の領域と把握できる)に形成されるゲート絶縁膜(第2のゲート絶縁膜と把握できる)45Bの膜厚の方が厚い(当該膜厚の差は、図14では明示されていない)。
以上の手順によって形成された高速動作回路部のpMOS(コアpMOS)において、実施の形態1で述べたような効果があることは自明である。
また、本実施の形態に係わる半導体装置(MOSトランジスタを有する入出力回路部とpMOS、nMOSを有する高速動作回路部とを、備える半導体装置)の製造方法では、SiONゲート絶縁膜45(SiONゲート絶縁膜46との関係で、第1のゲート絶縁膜と把握できる)を形成する工程の前に、I/O形成領域(MOSトランジスタ形成領域)のシリコン基板41表面上に、SiONゲート絶縁膜46(SiONゲート絶縁膜45との関係で、第2のゲート絶縁膜と把握できる)を形成する工程を備えている。
そして、コアnMOS形成領域に加えて当該I/O形成領域をも覆うように、レジスタを形成し、当該レジストをマスクとして、フッ素イオンもしくは酸素イオンの注入処理を行う。
これにより、本実施の形態に係わる方法を採用することにより、高速動作回路と、当該高速動作回路に形成されるゲート絶縁膜よりも膜厚の厚いゲート絶縁膜を有する入出力回路とを備え、高速動作回路において、増膜されないゲート絶縁膜を有するnMOSと増膜されたゲート絶縁膜を有するpMOSとを有する、より実用的な半導体装置を製造することができる。
なお、SiONゲート絶縁膜45aを増膜させるためのフッ素イオン注入あるいは酸素イオン注入は、フォトリソグラフィーとイオン注入の組み合わせによって行うので、実施の形態1で述べた例に限らず所望の範囲に導入することができる。例えば、コアpMOSを構成するSiONゲート絶縁膜45aだけでなく、I/OpMOSを構成するSiONゲート絶縁膜46に対しても増膜処理を施すことができる、当該場合には、実施の形態1で説明したようにpMOSのオン電流が若干減少するが、NBTI寿命を飛躍的に向上させることができる。
また、高速動作回路部は、シリコン基板(半導体基板)41表面上の所定の領域(第3の領域と把握できる)に形成され、フッ素が導入されておらず、SiONゲート絶縁膜45a(第1のゲート絶縁膜と把握できる)と同等の膜厚を有する他のゲート絶縁膜(第3のゲート絶縁膜と把握できる)と、当該他のゲート絶縁膜表面上に形成されたゲート電極(第3のゲート電極と把握できる)と、他のゲート電極に対向するシリコン基板を挟んでシリコン基板表面中に形成された一対のp型不純物拡散領域とを有する、pMOSを備えていても良い。
つまり、シリコン基板41上に形成される複数コアpMOSのうち、SRAMを構成するpMOSのみに増膜処理を施し、オン電流の要求値が高い高速論理回路部のpMOSのSiONゲート絶縁膜は増膜させない、といった選択肢もある。これにより、より実用的な半導体装置を提供できる。
また、一つの大規模集積回路には、動作中にさまざまなパターンで電圧が加えられるトランジスタがあり、NBTI寿命の劣化を引き起こすpMOS(すなわち、ゲート電極に負電圧がかかる状態が長く続くように使われるpMOS)に対して、本発明の(実施の形態1で説明した)増膜処理を施すことも可能である。なお、6トランジスタ型SRAM中のpMOSトランジスタは、ゲート電圧に負電圧がかかる状態で長く使われる可能性があり、NBTI寿命の観点から、上記増膜処理がより必要である。
<実施の形態3>
本実施の形態では、実施の形態1に述べた例を基本として、SiONゲート絶縁膜103,104の形成を別の手法で行う場合について述べる。
具体的には、酸化シリコン膜を形成してから、プラズマ窒化処理によってSiON膜に転化させるという一般的な手法とは逆に、窒化シリコン膜を形成してから、これに酸化処理を施してSiON膜に転化させる手法である。後者の手法として作製したSiONゲート絶縁膜は、例えばS.Tsujikawaらが、Symposium on VLSI Technology Digest of Technical Papers 2002、pp202に開示しているように、高い窒素濃度を有し、ゲートリーク電流特性やゲート電極に不純物として含まれているBの基板への漏れ耐性に、優れることが知られている。以下、本実施の形態に係わるSiONゲート絶縁膜の形成方法について簡単に言及する。
実施の形態1にて述べたnMOSおよびpMOSの形成方法において、nMOS形成領域のSiONゲート絶縁膜103とpMOS形成領域のSiONゲート絶縁膜104を次にのように形成する。
プラズマ窒化処理によって約0.8nmの窒化シリコン膜を形成し、これを酸素を含有する雰囲気中1000℃で熱処理を行う。この手法を用いた場合においても、本発明の技術のうちフッ素注入を用いる手法によって、pMOS形成領域のSiONゲート絶縁膜104を選択的に増膜させることができる。
pMOS形成領域のSiONゲート絶縁膜104の酸化膜容量換算膜厚(EOT)と注入フッ素量の関係は、図15に示すようになった。なお図15に示したデータは、フッ素注入後の熱処理条件として、850℃、10分を用いた試料に関する。
実施の形態1の場合の結果(図7に示した結果)と比べて、増膜量が小さくなっているものの、本実施の形態に係わる方法により作製されたSiONゲート絶縁膜に対してフッ素注入を行うことにより、当該SiONゲート絶縁膜のEOTが増加していることが分かる。
フッ素注入を行わない場合のSiONゲート絶縁膜(図15に示すベースSiON膜)のEOTは1.11nmであり、これが従来技術に相当する。フッ素注入ドーズ量が1×1015/cm2の場合には、SiONゲート絶縁膜のEOTが1.15nmに増加し、オン電流が従来技術比約98.5%、NBTI寿命が約3倍となった。また、フッ素注入ドーズ量が2×1015/cm2の場合には、SiONゲート絶縁膜のEOTが1.21nmに増加し、オン電流が従来技術比約97.5%、NBTI寿命が約10倍になった。当該実験結果から分かるように、わずか2.5%のオン電流の犠牲によって、NBTI寿命を10倍にまで延ばせたことになる。
<実施の形態4>
本実施の形態では、実施の形態1に述べた例を基本として、完成状態におけるゲート電極105,106の全域を多結晶シリコンではなく、珪化ニッケルとする場合について述べる。なお、ここでは珪化ニッケルを、ゲート電極材料に用いる金属の珪化物の例として挙げるが、コバルト、チタンなどの珪化物も使用可能であり、珪化ニッケルにコバルトを添加する等の多元系材料も考えられる(つまり、ゲート電極がフルシリサイド膜である場合について言及する)。
また、多結晶シリコン膜へのフッ素等注入およびその後の熱処理を用いてpMOS形成領域のSiONゲート絶縁膜104を選択的に増膜させる工程までは、実施の形態1と共通なので、その後の工程について工程断面図を用いて説明する。
図16を参照して、実施の形態1に述べた方法によって、シリコン基板101の表面領域に、素子分離溝102、nMOS形成領域のSiONゲート絶縁膜103、pMOS形成領域のSiONゲート絶縁膜104、および多結晶シリコン膜605が形成されている。ここで、多結晶シリコン膜605は、現段階では図16に示すようにゲート電極構造にパターニングされていない。
上記多結晶シリコン膜605形成後、本発明の技術(つまり、実施の形態1で説明した技術)によって、フッ素イオン注入を用いてpMOS形成領域のSiONゲート絶縁膜104を選択的に増膜させる(図16参照)。また、nMOS形成領域の多結晶シリコン膜605に対して、Pイオンを濃度8×1015/cm2、加速電圧15kVの条件で、イオン注入処理を施す。また、pMOS形成領域の多結晶シリコン膜605に対して、Bイオンを濃度5×1015/cm2、加速電圧2kVの条件で、イオン注入処理を施す。
次に、周知の化学気相成長法により、ジクロルシランおよびアンモニアガスを用いて膜厚60nmの窒化シリコン膜606を堆積する。その後、フォトリソグラフィーとドライエッチングを用いて、窒化シリコン膜606および多結晶シリコン膜605を所望の寸法(形状)にパターニングする(図16参照)。
次に、nMOS形成領域に対して、Asイオンを濃度3×1014/cm2、加速電圧5kVの条件でイオン注入し、pMOS形成領域に対しては、Bイオンを濃度3×1014/cm2、加速電圧1kVの条件でイオン注入する。当該各イオン注入処理により、n型拡散層107およびp型拡散層108の低濃度領域を形成する(図16参照)。
次に、化学気相成長法により、テトラエトキシシラン(Si(OC2H5)4)を用いて膜厚100nmの酸化シリコン膜を形成し、続いて当該酸化シリコン膜を異方性ドライエッチングすることにより、酸化シリコンからなるサイドウォール109を形成する(図16参照)。
しかる後に、nMOS形成領域に対して、Asイオンを濃度5×1015/cm2、加速電圧10kVの条件でイオン注入し、pMOS形成領域に対して、Bイオンを濃度5×1015/cm2、加速電圧3kVの条件でイオン注入する。当該各イオン注入処理により、n型拡散層107およびp型拡散層108の高濃度領域を形成する。つまり、図16に示すように、n型拡散層107およびp型拡散層108は、低濃度領域と高濃度領域との2段構成を有する。次に、1025℃で10秒間の熱処理を行い、n型拡散層107およびp型拡散層608にイオン注入された不純物を電気的に活性化させる。
上記熱処理を行った後に、プラズマ化学気相成長法により、テトラエトキシシラン(Si(OC2H5)4)を用いて酸化シリコン膜を300nm堆積して、これを化学機械研磨することによって平坦化して層間絶縁膜110を形成する(図16参照)。当該化学機械研磨処理の際、研磨を止めるストッパーとして窒化シリコン膜606を用いる。
次に、リン酸(H3PO4)水溶液を用いて窒化シリコン膜606を選択的に除去し、ドライエッチングおよびアンモニアと過酸化水素水との水溶液を用いた溶解処理によって、多結晶シリコン膜605を部分的に除去して、当該多結晶シリコン膜605の膜厚を75nmにまで減少させる(図17参照)。
続いて、スパッタリングを用いてニッケル膜611を堆積し(図17参照)、350℃の窒素雰囲気中における熱処理を行って、ニッケル膜611を多結晶シリコン膜605と反応させる。リン酸、硝酸(HN3)、酢酸(CH3COOH)、過酸化水素水を混合した水溶液による溶解処理によって、不要なニッケル膜611を除去した後に、550℃の窒素雰囲気中における熱処理を行って、多結晶シリコン膜605の全域を珪化ニッケルに転化させる(フルシリサイド化)。
こうして、図18に示すように、nMOS形成領域にはリンを含有する珪化ニッケルゲート電極612が、pMOS形成領域には硼素を含有する珪化ニッケルゲート電極613が形成される。ここで、上述したように各ゲート電極612,613は、その全域が実質的に珪化ニッケルで構成されているので、フルシリサイドと呼ばれる。
しかる後に、プラズマ化学気相成長法により、酸化シリコン膜を堆積して、化学機械研磨を行うことにより層間絶縁膜110の膜厚を600nmにまで増加させる。その後、フォトリソグラフィーとドライエッチングを用いて、層間絶縁膜110にコンタクトホールを開口する。その後、化学気相成長法およびスパッタリングを用いて、タングステンを当該コンタクトホール内まで堆積して、これをフォトリソグラフィーとドライエッチングによって加工することにより、配線111を形成する(図18参照)。
以上の工程を経て、同一基板上に珪化ニッケルをゲート電極とするnMOSおよびpMOSが完成し、本発明の技術によってpMOS形成領域のSiONゲート絶縁膜104は、nMOS形成領域のSiONゲート絶縁膜103よりも厚く仕上がっている。なお、実際の先端CMOS集積回路の形成には、より複雑な構造のサイドウォールの形成、拡散層表面における金属珪化物の形成、多層銅配線形成等の工程が必要だが、ここでは省略している。
SiON膜をゲート絶縁膜として用い、珪化ニッケルをゲート電極として用いる場合、pMOSのゲート電極の仕事関数を所望の値に近づける手段として、硼素(B)添加が有効であることが知られている。したがって、多結晶シリコンゲート電極を用いる場合と同様に、多結晶シリコン膜605に硼素(B)を添加した状態で高温熱処理を行っており、しかる後に珪化ニッケルに転化させているので、珪化ニッケル等から成るフルシリサイドゲート電極を用いる場合においても、その途中の工程におけるシリコン基板101へのB漏れの抑制は、多結晶シリコンゲート電極を用いる場合と等しく重要である。
したがって、ゲート電極としてフルシリサイド膜を用い、所定の領域にフッ素注入を用いる場合には、フッ素注入に引き続いて、硼素(B)注入を行ったりBF2イオン注入を行ったりすることは現実的ではない。本発明の技術のように(つまり、実施の形態で説明したように)、フッ素注入後、硼素(B)導入前に熱処理を行って、余分な硼素(B)を除去することがB漏れ抑制の上で必須である。さらに言うなら、フルシリサイド膜をゲート電極として用いた場合の方が、ポリシリコン膜をゲート電極として用いた場合よりも電界が直接的に印加されるために、NBTI信頼性の懸念がより大きくなる。したがって、実施の形態1で説明した効果の必要性が高くなる。
また、本実施の形態においては、多結晶シリコン膜605へのフッ素注入を用いて、pMOS形成領域のSiONゲート絶縁膜104を増膜させている。したがって、実施の形態1で述べた当該増膜に起因する効果は保たれる。ゲート絶縁膜の増膜効果は、増膜後の工程で多結晶シリコン膜605を珪化ニッケルに転化させるか否かには左右されないので、当然の結果と言える。
101,41 シリコン基板、102,42 素子分離溝、103,104,45,46 SiONゲート絶縁膜、105,106 ゲート電極、107 n型拡散層、108 p型拡散層、109 サイドウォール、110 層間絶縁膜、111 配線、43 酸化シリコン膜、605 多結晶シリコン膜、606 窒化シリコン膜、611 ニッケル膜、612 (リンを含有する)珪化ニッケルゲート電極、613 (硼素を含有する)珪化ニッケルゲート電極。