JPH0740594B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0740594B2 JPH0740594B2 JP61087940A JP8794086A JPH0740594B2 JP H0740594 B2 JPH0740594 B2 JP H0740594B2 JP 61087940 A JP61087940 A JP 61087940A JP 8794086 A JP8794086 A JP 8794086A JP H0740594 B2 JPH0740594 B2 JP H0740594B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- region
- semiconductor
- integrated circuit
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、スタチッ
ク型ランダムアクセスメモリを備えた半導体集積回路装
置（以下、SRAMという）に適用して有効な技術に関する
ものである。
ク型ランダムアクセスメモリを備えた半導体集積回路装
置（以下、SRAMという）に適用して有効な技術に関する
ものである。
SRAMのメモリセルは、転送用MISFETと、駆動用MISFETを
有するフリップフロップ回路とで構成されている。この
SRAMは、情報の読出動作における信頼性を向上し、高集
積化を図るために、α線により生じるソフトエラーを防
止する必要がある。
有するフリップフロップ回路とで構成されている。この
SRAMは、情報の読出動作における信頼性を向上し、高集
積化を図るために、α線により生じるソフトエラーを防
止する必要がある。
そこで、本願出願人により先に出願された特願昭59−21
8470号、特願昭59−260744号の夫々に記載された技術
が、ソフトエラーを防止するのに有効である。
8470号、特願昭59−260744号の夫々に記載された技術
が、ソフトエラーを防止するのに有効である。
前者の第１技術は、情報蓄積用容量素子として使用され
る駆動用MISFETの高濃度のｎ型ドレイン領域の下部に、
それと接触する高濃度のｐ型半導体領域を設けている。
つまり、このｐ型半導体領域は、pn接合容量すなわち情
報となる電荷蓄積量を増加し、少数キャリアによる情報
の反転を防止できる。ｐ型の半導体領域は、ｐ型の不純
物をイオン打込みで導入し、駆動用MISFETのゲート電極
に対して自己整合的に構成される。
る駆動用MISFETの高濃度のｎ型ドレイン領域の下部に、
それと接触する高濃度のｐ型半導体領域を設けている。
つまり、このｐ型半導体領域は、pn接合容量すなわち情
報となる電荷蓄積量を増加し、少数キャリアによる情報
の反転を防止できる。ｐ型の半導体領域は、ｐ型の不純
物をイオン打込みで導入し、駆動用MISFETのゲート電極
に対して自己整合的に構成される。
後者の第２技術は、情報蓄積用容量素子として使用され
る駆動用MISFETの下部の深い位置に、高濃度のｐ型半導
体領域を設けている。つまり、このｐ型半導体領域は、
α線により生じる少数キャリアに対するポテンシャルバ
リア領域を構成するので、情報蓄積用容量素子への少数
キャリアの侵入を防止し、情報の反転を防止できる。ｐ
型の半導体領域は、ｐ型の不純物を高いエネルギのイオ
ン打込みで導入し、メモリセルの略全域に構成される。
る駆動用MISFETの下部の深い位置に、高濃度のｐ型半導
体領域を設けている。つまり、このｐ型半導体領域は、
α線により生じる少数キャリアに対するポテンシャルバ
リア領域を構成するので、情報蓄積用容量素子への少数
キャリアの侵入を防止し、情報の反転を防止できる。ｐ
型の半導体領域は、ｐ型の不純物を高いエネルギのイオ
ン打込みで導入し、メモリセルの略全域に構成される。
本発明者は、前述の第１、第２技術の夫々を用い、ソフ
トエラーに対する電気的信頼性について検討を行った結
果、次の問題点が生じることを見出した。
トエラーに対する電気的信頼性について検討を行った結
果、次の問題点が生じることを見出した。
前述の第１技術では、ｐ型半導体領域をポテンシャルバ
リア領域としても使用できるが、ゲート電極下のチャネ
ル形成領域に構成することができない。このため、情報
となる電荷蓄積量を増加したにもかかわらず、その増加
分或はそれ以上に少数キャリアがチャネル形成領域部分
から侵入するので、充分にソフトエラーを防止できな
い。
リア領域としても使用できるが、ゲート電極下のチャネ
ル形成領域に構成することができない。このため、情報
となる電荷蓄積量を増加したにもかかわらず、その増加
分或はそれ以上に少数キャリアがチャネル形成領域部分
から侵入するので、充分にソフトエラーを防止できな
い。
また、前述の第２技術では、充分にソフトエラーを防止
するために、ポテンシャルバリア領域として使用するｐ
型半導体領域を高濃度で構成する必要がある。ところ
が、ｐ型半導体領域の不純物濃度を高めると、ｐ型の不
純物がチャネル形成領域に拡散し、転送用、駆動用MISF
ETのしきい値電圧を変動させ、電気的信頼性を低下させ
る。
するために、ポテンシャルバリア領域として使用するｐ
型半導体領域を高濃度で構成する必要がある。ところ
が、ｐ型半導体領域の不純物濃度を高めると、ｐ型の不
純物がチャネル形成領域に拡散し、転送用、駆動用MISF
ETのしきい値電圧を変動させ、電気的信頼性を低下させ
る。
本発明の目的は、記憶機能を備えた半導体集積回路装置
において、ソフトエラーを防止するとともに、電気的信
頼性を向上することが可能な技術を提供することにあ
る。
において、ソフトエラーを防止するとともに、電気的信
頼性を向上することが可能な技術を提供することにあ
る。
本発明の他の目的は、記憶機能を備えた半導体集積回路
装置において、メモリセル面積を縮小し、集積度を向上
することが可能な技術を提供することにある。
装置において、メモリセル面積を縮小し、集積度を向上
することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
SRAMのメモリセルを構成する駆動用MISFETの高濃度の第
１導電性ドレイン領域の下部に、それと接触する高濃度
の第２導電型の第１半導体領域を設け、前記駆動用MISF
ETのチャネル形成領域部分で前記第１半導体領域よりも
深い位置に、高い不純物濃度の第２導電型の第２半導体
領域を設ける。
１導電性ドレイン領域の下部に、それと接触する高濃度
の第２導電型の第１半導体領域を設け、前記駆動用MISF
ETのチャネル形成領域部分で前記第１半導体領域よりも
深い位置に、高い不純物濃度の第２導電型の第２半導体
領域を設ける。
上述した手段によれば、前記第１半導体領域で情報とな
る電荷蓄積量を向上できるので、ソフトエラーを防止す
ることができるとともに、前記第２半導体領域で少数キ
ャリアに対するポテンシャルバリア領域を駆動用MISFET
のしきい値電圧に影響しない不純物濃度で構成できるの
で、ソフトエラーを防止しかつ電気的信頼性を向上する
ことができる。
る電荷蓄積量を向上できるので、ソフトエラーを防止す
ることができるとともに、前記第２半導体領域で少数キ
ャリアに対するポテンシャルバリア領域を駆動用MISFET
のしきい値電圧に影響しない不純物濃度で構成できるの
で、ソフトエラーを防止しかつ電気的信頼性を向上する
ことができる。
以下、本発明の構成について、本発明を、高抵抗負荷素
子と駆動用MISFETとでフリップフロップ回路を構成する
メモリセルを備えたSRAMに適用した一実施例とともに説
明する。
子と駆動用MISFETとでフリップフロップ回路を構成する
メモリセルを備えたSRAMに適用した一実施例とともに説
明する。
本発明の一実施例であるSRAMのメモリセルを第１図（等
価回路図）で示す。
価回路図）で示す。
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
第１図において、SRAMのメモリセルは、一対のデータ線
DL,とワード線WLとの交差部に設けられている。す
なわち、メモリセルは、一対の入出力端子を有するフリ
ップフロップ回路と、転送用MISFETQs1，Qs2とで構成さ
れている。
DL,とワード線WLとの交差部に設けられている。す
なわち、メモリセルは、一対の入出力端子を有するフリ
ップフロップ回路と、転送用MISFETQs1，Qs2とで構成さ
れている。
転送用MISFETQsは、一端部がフリップフロップ回路の入
出力端子、他端部がデータ線DL、ゲート電極がワード線
WLに夫々接続されている。
出力端子、他端部がデータ線DL、ゲート電極がワード線
WLに夫々接続されている。
フリップフロップ回路は、駆動用MISFETQ1，Q2と高抵抗
負荷素子R1，R2とで構成されている。駆動用MISFETQの
ドレイン領域は、高抵抗負荷素子Ｒを介して電源電圧用
配線Vccに接続されている。駆動用MISFETQのソース領域
は、基準電圧用配線Vssに接続されている。
負荷素子R1，R2とで構成されている。駆動用MISFETQの
ドレイン領域は、高抵抗負荷素子Ｒを介して電源電圧用
配線Vccに接続されている。駆動用MISFETQのソース領域
は、基準電圧用配線Vssに接続されている。
電源電圧用配線Vccには、例えば、回路の動作電圧5.0
［Ｖ］が印加され、基準電圧用配線Vssには、例えば、
回路の接地電位０［Ｖ］が印加されている。
［Ｖ］が印加され、基準電圧用配線Vssには、例えば、
回路の接地電位０［Ｖ］が印加されている。
Ｃは情報蓄積用容量（寄生容量）であり、“1",“0"情
報となる電荷を蓄積するように構成されている。
報となる電荷を蓄積するように構成されている。
次に、本実施例の具体的な構成について説明する。
本発明の一実施例であるSRAMのメモリセルを第２図（要
部平面図）で示し、第２図のIII−III線で切った断面を
第３図で示す。なお、第２図、後述する第５図及び第６
図は、本実施例のSRAMの構成をわかり易くするために、
各導電層間に設けられるフィールド絶縁膜以外の絶縁膜
は図示しない。
部平面図）で示し、第２図のIII−III線で切った断面を
第３図で示す。なお、第２図、後述する第５図及び第６
図は、本実施例のSRAMの構成をわかり易くするために、
各導電層間に設けられるフィールド絶縁膜以外の絶縁膜
は図示しない。
第２図及び第３図において、１は単結晶シリコンからな
るn-型の半導体基板、２は半導体基板１の所定の主面部
に設けられたp-型のウエル領域である。ウエル領域２
は、第４図（不純物濃度分布図）で符号２を付けて示す
ように、例えば1016［atoms/cm3］程度の不純物濃度で
構成されている。
るn-型の半導体基板、２は半導体基板１の所定の主面部
に設けられたp-型のウエル領域である。ウエル領域２
は、第４図（不純物濃度分布図）で符号２を付けて示す
ように、例えば1016［atoms/cm3］程度の不純物濃度で
構成されている。
半導体素子形成領域間のウエル領域２の主面には、フィ
ールド絶縁膜３、ｐ型のチャネルストッパ領域４が設け
られている。フィールド絶縁膜３、チャネルストッパ領
域４の夫々は、特に、第５図（所定の製造工程における
メモリセルの要部平面図）で詳細に示すように、半導体
素子間を電気的に分離するように構成されている。
ールド絶縁膜３、ｐ型のチャネルストッパ領域４が設け
られている。フィールド絶縁膜３、チャネルストッパ領
域４の夫々は、特に、第５図（所定の製造工程における
メモリセルの要部平面図）で詳細に示すように、半導体
素子間を電気的に分離するように構成されている。
転送用MISFETQs1，Qs2、駆動用MISFETQ1，Q2の夫々は、
特に、第６図（所定の製造工程におけるメモリセルの要
部平面図）で詳細に示すように、フィールド絶縁膜３で
囲まれた領域内のウエル領域２の主面に設けられてい
る。すなわち、MISFETQs,Qは、チャネル形成領域として
使用されるウエル領域２、ゲート絶縁膜６、ゲート電極
７、一対のｎ型の半導体領域８、一対のn+型の半導体領
域10で構成されている。
特に、第６図（所定の製造工程におけるメモリセルの要
部平面図）で詳細に示すように、フィールド絶縁膜３で
囲まれた領域内のウエル領域２の主面に設けられてい
る。すなわち、MISFETQs,Qは、チャネル形成領域として
使用されるウエル領域２、ゲート絶縁膜６、ゲート電極
７、一対のｎ型の半導体領域８、一対のn+型の半導体領
域10で構成されている。
ゲート電極７は、例えば、多結晶シリコン膜の上部に高
融点金属シリサイド（MoSi2，TiSi2，TaSi2，WSi2）膜
が設けられたポリサイド膜で構成されている。また、ゲ
ート電極７は、単層の多結晶シリコン膜、高融点金属シ
リサイド膜、高融点金属（Mo,Ti,Ta,W）膜、或は多結晶
シリコン膜の上部に高融点金属膜を設けた複合膜で構成
してもよい。
融点金属シリサイド（MoSi2，TiSi2，TaSi2，WSi2）膜
が設けられたポリサイド膜で構成されている。また、ゲ
ート電極７は、単層の多結晶シリコン膜、高融点金属シ
リサイド膜、高融点金属（Mo,Ti,Ta,W）膜、或は多結晶
シリコン膜の上部に高融点金属膜を設けた複合膜で構成
してもよい。
駆動用MISFETQのゲート電極７の一端部は、ゲート絶縁
膜６に設けられた接続孔6Aを通して半導体領域10に接
続、所謂ダイレクトコンタクトされている。
膜６に設けられた接続孔6Aを通して半導体領域10に接
続、所謂ダイレクトコンタクトされている。
転送用MISFETQsのゲート電極７には、フィールド絶縁膜
３上を列方向に延在するワード線（WL）7Aが一体に構成
されている。
３上を列方向に延在するワード線（WL）7Aが一体に構成
されている。
また、駆動用MISFETQのソース領域として使用される半
導体領域10には、接続孔6Aを通して、ゲート電極７と同
一導電層で構成される基準電圧用配線（Vss）7Bが接続
されている。
導体領域10には、接続孔6Aを通して、ゲート電極７と同
一導電層で構成される基準電圧用配線（Vss）7Bが接続
されている。
高濃度の半導体領域10は、ソース領域又はドレイン領域
として使用される。半導体領域10は、ゲート電極７の側
部に設けられた不純物導入用マスク９で構成されるよう
になっている。半導体領域10は、例えば、第４図に符号
10を付けて示すように、1021［atoms/cm3］程度の濃度
のｎ型不純物（例えば、ヒ素）で構成し、0.25［μｍ］
程度の接合深さで構成する。
として使用される。半導体領域10は、ゲート電極７の側
部に設けられた不純物導入用マスク９で構成されるよう
になっている。半導体領域10は、例えば、第４図に符号
10を付けて示すように、1021［atoms/cm3］程度の濃度
のｎ型不純物（例えば、ヒ素）で構成し、0.25［μｍ］
程度の接合深さで構成する。
低濃度の半導体領域８は、高濃度の半導体領域10とチャ
ネル形成領域（ウエル領域２）との間に設けられてい
る。半導体領域８は、所謂、LDD（Ｌightly Ｄoped Ｄr
ain）構造のMISFETを構成するようになっている。
ネル形成領域（ウエル領域２）との間に設けられてい
る。半導体領域８は、所謂、LDD（Ｌightly Ｄoped Ｄr
ain）構造のMISFETを構成するようになっている。
このように構成されるメモリセルは、情報となる電荷蓄
積量の向上に寄与する部分（情報蓄積用容量Ｃを構成す
る部分）のウエル領域２の主面部に、p+型の半導体領域
11が設けられている。つまり、半導体領域11は、特に、
駆動用MISFETQのドレイン領域として使用される半導体
領域10の下部のウエル領域２の主面部に、半導体領域10
と接触するように構成されている。また、半導体領域11
は、情報となる電荷蓄積量の向上に寄与する転送用MISF
ETQsのソース領域又はドレイン領域として使用される半
導体領域10の下部に、それと接触するように設けてもよ
い。
積量の向上に寄与する部分（情報蓄積用容量Ｃを構成す
る部分）のウエル領域２の主面部に、p+型の半導体領域
11が設けられている。つまり、半導体領域11は、特に、
駆動用MISFETQのドレイン領域として使用される半導体
領域10の下部のウエル領域２の主面部に、半導体領域10
と接触するように構成されている。また、半導体領域11
は、情報となる電荷蓄積量の向上に寄与する転送用MISF
ETQsのソース領域又はドレイン領域として使用される半
導体領域10の下部に、それと接触するように設けてもよ
い。
この半導体領域11は、第４図に符号11を付けて示すよう
に、例えば、1018［atoms/cm3］程度の濃度のｐ型不純
物（例えば、ボロン）で構成し、0.4［μｍ］程度の深
さに不純物濃度のピーク値を有するように構成する。つ
まり、半導体領域11は、半導体領域10とのpn接合容量を
充分に増加させるとともに、pn接合耐圧を充分に確保で
きるように構成される。この半導体領域11は、第２図及
び第６図に符号11を付け一点鎖線で囲まれた領域内にお
いて、不純物導入用マスク９を介在し、ゲート電極７に
対して自己整合的に構成される。
に、例えば、1018［atoms/cm3］程度の濃度のｐ型不純
物（例えば、ボロン）で構成し、0.4［μｍ］程度の深
さに不純物濃度のピーク値を有するように構成する。つ
まり、半導体領域11は、半導体領域10とのpn接合容量を
充分に増加させるとともに、pn接合耐圧を充分に確保で
きるように構成される。この半導体領域11は、第２図及
び第６図に符号11を付け一点鎖線で囲まれた領域内にお
いて、不純物導入用マスク９を介在し、ゲート電極７に
対して自己整合的に構成される。
半導体領域11は、その不純物濃度のピーク値がドレイン
領域（半導体領域10）と接触するように浅い位置に設け
られているので、チャネル形成領域には積極的に設けな
い方が好ましい。つまり、基板効果定数が大きくなるの
で、しきい値電圧が高まり、書込電圧が低下して安定な
書込動作がなされないためである。なお、半導体領域11
は、短チャネル効果を防止するために、チャネル形成領
域側に積極的に回り込むように構成してもよい。
領域（半導体領域10）と接触するように浅い位置に設け
られているので、チャネル形成領域には積極的に設けな
い方が好ましい。つまり、基板効果定数が大きくなるの
で、しきい値電圧が高まり、書込電圧が低下して安定な
書込動作がなされないためである。なお、半導体領域11
は、短チャネル効果を防止するために、チャネル形成領
域側に積極的に回り込むように構成してもよい。
このように、少なくともメモリセルの駆動用MISFETQの
ドレイン領域として使用される半導体領域10の下部のウ
エル領域２の主面部に、それと接触するp+型（高濃度）
半導体領域11を設けることにより、高濃度の半導体領域
10と高濃度の半導体領域11とでpn接合容量を構成するこ
とができるので、情報となる電荷蓄積量を向上すること
ができる。
ドレイン領域として使用される半導体領域10の下部のウ
エル領域２の主面部に、それと接触するp+型（高濃度）
半導体領域11を設けることにより、高濃度の半導体領域
10と高濃度の半導体領域11とでpn接合容量を構成するこ
とができるので、情報となる電荷蓄積量を向上すること
ができる。
したがって、ウエル領域２内にα線で生じる少数キャリ
アが情報蓄積用容量素子Ｃに侵入した場合、情報の反転
を生じないようにすることができるので、ソフトエラー
を防止することにより、メモリセル面積を縮小すること
ができるので、SRAMの集積度を向上することができる。
アが情報蓄積用容量素子Ｃに侵入した場合、情報の反転
を生じないようにすることができるので、ソフトエラー
を防止することにより、メモリセル面積を縮小すること
ができるので、SRAMの集積度を向上することができる。
さらに、情報蓄積用容量Ｃを構成する部分、少なくとも
駆動用MISFETQのチャネル形成領域部分で、前記半導体
領域11よりも深い位置のウエル領域２の主面部に、埋込
型のp+型の半導体領域５が設けられている。半導体領域
５は、基板効果定数を小さくし、しきい値電圧を低減さ
せて情報の書込電圧を向上するために、転送用、駆動用
MISFETQs,Qの特にチャネル形成領域に影響を及さない程
度の不純物濃度又は深い位置に構成する。具体的に、半
導体領域５は、第４図に符号５を付けて示すように、例
えば、1017〜1018［atoms/cm3］程度の濃度のｐ型不純
物（例えば、ボロン）で構成し、0.7［μｍ］程度の深
さに不純物濃度のピーク値を有するように構成する。
駆動用MISFETQのチャネル形成領域部分で、前記半導体
領域11よりも深い位置のウエル領域２の主面部に、埋込
型のp+型の半導体領域５が設けられている。半導体領域
５は、基板効果定数を小さくし、しきい値電圧を低減さ
せて情報の書込電圧を向上するために、転送用、駆動用
MISFETQs,Qの特にチャネル形成領域に影響を及さない程
度の不純物濃度又は深い位置に構成する。具体的に、半
導体領域５は、第４図に符号５を付けて示すように、例
えば、1017〜1018［atoms/cm3］程度の濃度のｐ型不純
物（例えば、ボロン）で構成し、0.7［μｍ］程度の深
さに不純物濃度のピーク値を有するように構成する。
半導体領域５は、例えば、フィールド絶縁膜３を不純物
導入用マスクとしてｐ型不純物を導入し、メモリセルの
略全域（フィールド絶縁膜３下を除く領域）に構成す
る。なお、半導体領域５は、メモリセルアレイ以外の周
辺回路に構成してもよいが、特に、しきい値電圧を低減
して動作速度の高速化を図りたい部分には構成しなくと
もよい。
導入用マスクとしてｐ型不純物を導入し、メモリセルの
略全域（フィールド絶縁膜３下を除く領域）に構成す
る。なお、半導体領域５は、メモリセルアレイ以外の周
辺回路に構成してもよいが、特に、しきい値電圧を低減
して動作速度の高速化を図りたい部分には構成しなくと
もよい。
このように、少なくとも駆動用MISFETQのチャネル形成
領域の半導体領域11よりも深い位置のウエル領域２の主
面部に、高濃度の半導体領域５を設けたことにより、駆
動用MISFETQのしきい値電圧に変動を生じることなく、
α線により生じる少数キャリアに対してポテンシャルバ
リア領域（障壁）を構成することができるので、情報蓄
積用容量Ｃに少数キャリアが侵入することを防止でき
る。したがって、SRAMのソフトエラーを防止するととも
に、電気的信頼性を向上することができる。
領域の半導体領域11よりも深い位置のウエル領域２の主
面部に、高濃度の半導体領域５を設けたことにより、駆
動用MISFETQのしきい値電圧に変動を生じることなく、
α線により生じる少数キャリアに対してポテンシャルバ
リア領域（障壁）を構成することができるので、情報蓄
積用容量Ｃに少数キャリアが侵入することを防止でき
る。したがって、SRAMのソフトエラーを防止するととも
に、電気的信頼性を向上することができる。
すなわち、本実施例のSRAMは、メモリセルの情報蓄積用
容量素子Ｃを構成する部分に、電荷蓄積量を向上する高
濃度の半導体領域11と、ポテンシャルバリア領域として
使用される高濃度の半導体領域５とを夫々設けたので、
ソフトエラーをより一層防止するとともに、電気的信頼
性を向上することができる。
容量素子Ｃを構成する部分に、電荷蓄積量を向上する高
濃度の半導体領域11と、ポテンシャルバリア領域として
使用される高濃度の半導体領域５とを夫々設けたので、
ソフトエラーをより一層防止するとともに、電気的信頼
性を向上することができる。
MISFETQ,Qs上には、それらを覆う層間絶縁膜12が設けら
れている。所定の半導体領域10の上部の層間絶縁膜12に
は、接続孔13が設けられている。
れている。所定の半導体領域10の上部の層間絶縁膜12に
は、接続孔13が設けられている。
前記メモリセル内の層間絶縁膜12上には、電源電圧用配
線（Vcc）14A及び高抵抗負荷素子（R1，R2）14Bが設け
られている。
線（Vcc）14A及び高抵抗負荷素子（R1，R2）14Bが設け
られている。
高抵抗負荷素子14Bの一端部は、電源電圧用配線14Aに接
続されている。高抵抗負荷素子14Bの他端部は、接続孔1
3を通してMISFETQs1，Qs2の半導体領域10及びMISFET
Q1，Q2のゲート電極７と電気的に接続されている。
続されている。高抵抗負荷素子14Bの他端部は、接続孔1
3を通してMISFETQs1，Qs2の半導体領域10及びMISFET
Q1，Q2のゲート電極７と電気的に接続されている。
前記電源電圧用配線14A、高抵抗負荷素子14Bの夫々は、
不純物の導入で抵抗値が制御できる導電層、例えば多結
晶シリコン膜で構成されている。電源電圧用配線14A
は、抵抗値を低減するｎ型の不純物（ヒ素又はリン）が
導入された多結晶シリコン膜で構成されている。高抵抗
負荷素子14Bは、抵抗値を低減する前記不純物が導入さ
れていない所謂ノンドープの多結晶シリコン膜で構成さ
れている。高抵抗負荷素子14Bは、第２図に符号14Bを符
した一点鎖線で囲まれた領域内（不純物導入用マスクの
パターンを示す）に構成される。
不純物の導入で抵抗値が制御できる導電層、例えば多結
晶シリコン膜で構成されている。電源電圧用配線14A
は、抵抗値を低減するｎ型の不純物（ヒ素又はリン）が
導入された多結晶シリコン膜で構成されている。高抵抗
負荷素子14Bは、抵抗値を低減する前記不純物が導入さ
れていない所謂ノンドープの多結晶シリコン膜で構成さ
れている。高抵抗負荷素子14Bは、第２図に符号14Bを符
した一点鎖線で囲まれた領域内（不純物導入用マスクの
パターンを示す）に構成される。
15は電源電圧用配線14A、高抵抗負荷素子14Bの夫々を覆
う層間絶縁膜、16はMISFETQsの半導体領域10の上部の絶
縁膜6,12,15を除去して設けられた接続孔である。
う層間絶縁膜、16はMISFETQsの半導体領域10の上部の絶
縁膜6,12,15を除去して設けられた接続孔である。
17はデータ線DL,▲▼であり、接続孔16を通してMIS
FETQsの半導体領域10と電気的に接続され、層間絶縁膜1
5の上部を行方向に延在するように構成されている。デ
ータ線17は、アルミニウム膜、所定の添加物（Si,Cu）
が含有されたアルミニウム膜等で構成されている。
FETQsの半導体領域10と電気的に接続され、層間絶縁膜1
5の上部を行方向に延在するように構成されている。デ
ータ線17は、アルミニウム膜、所定の添加物（Si,Cu）
が含有されたアルミニウム膜等で構成されている。
次に、本実施例の製造方法について、第７図乃至第11図
（各製造工程毎におけるメモリセルの要部断面図）を用
いて簡単に説明する。
（各製造工程毎におけるメモリセルの要部断面図）を用
いて簡単に説明する。
まず、単結晶シリコンからなるn-型の半導体基板１に、
p-型のウエル領域２を形成する。
p-型のウエル領域２を形成する。
この後、半導体素子形成領域間のウエル領域２の主面
に、フィールド絶縁膜３及びｐ型のチャネルストッパ領
域４を形成する。
に、フィールド絶縁膜３及びｐ型のチャネルストッパ領
域４を形成する。
そして、第７図に示すように、半導体素子形成領域のウ
エル領域２の主面上に、ゲート絶縁膜６を形成する。
エル領域２の主面上に、ゲート絶縁膜６を形成する。
第７図に示すゲート絶縁膜６を形成する工程の後に、第
８図に示すように、ウエル領域２の主面部に、p+型の半
導体領域５を形成する。半導体領域５は、フィールド絶
縁膜３を不純物導入用マスクとして用い、例えば10
13［atoms/cm2］程度のボロンを300［KeV］程度のエネ
ルギのイオン打込みで導入することで形成する。
８図に示すように、ウエル領域２の主面部に、p+型の半
導体領域５を形成する。半導体領域５は、フィールド絶
縁膜３を不純物導入用マスクとして用い、例えば10
13［atoms/cm2］程度のボロンを300［KeV］程度のエネ
ルギのイオン打込みで導入することで形成する。
第８図に示す半導体領域５を形成する工程の後に、所定
のゲート絶縁膜６を除去し、ダイレクトコンタクト用の
接続孔6Aを形成する。なお、この接続孔6Aを形成する工
程の後に、この接続孔6A部分にp+型の半導体領域を形成
するためのｐ型の不純物を導入してもよい。この接続孔
6A部分は、MISFETQs,Qのソース領域又はドレイン領域と
して使用されるが、ゲート電極７下となるために、後述
する半導体領域11が形成されないので、予じめｐ型の不
純物を導入しておく。つまり、ｐ型の不純物の導入は、
MISFETQs,Qのソース領域又はドレイン領域の接合容量を
より増加し、情報となる電荷蓄積量を向上するために行
う。
のゲート絶縁膜６を除去し、ダイレクトコンタクト用の
接続孔6Aを形成する。なお、この接続孔6Aを形成する工
程の後に、この接続孔6A部分にp+型の半導体領域を形成
するためのｐ型の不純物を導入してもよい。この接続孔
6A部分は、MISFETQs,Qのソース領域又はドレイン領域と
して使用されるが、ゲート電極７下となるために、後述
する半導体領域11が形成されないので、予じめｐ型の不
純物を導入しておく。つまり、ｐ型の不純物の導入は、
MISFETQs,Qのソース領域又はドレイン領域の接合容量を
より増加し、情報となる電荷蓄積量を向上するために行
う。
この後、ゲート絶縁膜６の所定上部にゲート電極７を形
成するとともに、ワード線7A及び基準電圧用配線7Bを形
成する。ゲート電極７、ワード線7A及び基準電圧用配線
7Bの夫々は、例えば、多結晶シリコン膜7aの上部に高融
点金属シリサイド膜7bを形成したポリサイド膜で構成す
る。多結晶シリコン膜7aは、例えばCVDで形成し、高融
点金属シリサイド膜7bは、例えばスパッタで形成する。
符号は付けないが、多結晶シリコン膜7aに抵抗値を低減
するために拡散された不純物は、接続孔6Aを通してウエ
ル領域２の主面に拡散し、ソース領域又はドレイン領域
の一部として使用されるｎ型の半導体領域を形成するよ
うになっている。
成するとともに、ワード線7A及び基準電圧用配線7Bを形
成する。ゲート電極７、ワード線7A及び基準電圧用配線
7Bの夫々は、例えば、多結晶シリコン膜7aの上部に高融
点金属シリサイド膜7bを形成したポリサイド膜で構成す
る。多結晶シリコン膜7aは、例えばCVDで形成し、高融
点金属シリサイド膜7bは、例えばスパッタで形成する。
符号は付けないが、多結晶シリコン膜7aに抵抗値を低減
するために拡散された不純物は、接続孔6Aを通してウエ
ル領域２の主面に拡散し、ソース領域又はドレイン領域
の一部として使用されるｎ型の半導体領域を形成するよ
うになっている。
そして、第９図に示すように、ゲート電極７の側部のウ
エル領域２の主面に、LDD構造を構成するためのｎ型の
半導体領域８を形成する。半導体領域８は、主として、
ゲート電極７及びフィールド絶縁膜３を不純物導入用マ
スクとして用い、ｎ型の不純物（例えば、リン）をイオ
ン打込みで導入することで形成する。
エル領域２の主面に、LDD構造を構成するためのｎ型の
半導体領域８を形成する。半導体領域８は、主として、
ゲート電極７及びフィールド絶縁膜３を不純物導入用マ
スクとして用い、ｎ型の不純物（例えば、リン）をイオ
ン打込みで導入することで形成する。
第９図に示す半導体領域８を形成する工程の後に、ゲー
ト電極７の側部に不純物導入用マスク９を形成する。不
純物導入用マスク９は、例えば、CVDで形成した酸化シ
リコン膜に、反応性イオンエッチング等の異方性エッチ
ングを施すことで形成できる。
ト電極７の側部に不純物導入用マスク９を形成する。不
純物導入用マスク９は、例えば、CVDで形成した酸化シ
リコン膜に、反応性イオンエッチング等の異方性エッチ
ングを施すことで形成できる。
この後、不純物導入用マスク９を介在したゲート電極７
の側部のウエル領域２の主面部に、ソース領域又はドレ
イン領域として使用されるn+型の半導体領域10を形成す
る。さらに、第10図に示すように、不純物導入用マスク
９を介在したゲート電極７の側部のウエル領域２の主面
部であって、半導体領域10の下部にそれと接触するp+型
の半導体領域11を形成する。
の側部のウエル領域２の主面部に、ソース領域又はドレ
イン領域として使用されるn+型の半導体領域10を形成す
る。さらに、第10図に示すように、不純物導入用マスク
９を介在したゲート電極７の側部のウエル領域２の主面
部であって、半導体領域10の下部にそれと接触するp+型
の半導体領域11を形成する。
半導体領域10は、例えばｎ型の不純物（例えば、ヒ素）
をイオン打込みで導入することで形成する。半導体領域
11は、例えば、1013［atoms/cm2］程度のボロンを120〜
130［KeV］程度のエネルギのイオン打込みで導入するこ
とで形成する。
をイオン打込みで導入することで形成する。半導体領域
11は、例えば、1013［atoms/cm2］程度のボロンを120〜
130［KeV］程度のエネルギのイオン打込みで導入するこ
とで形成する。
また、半導体領域11は、半導体領域10を形成する工程の
前に行ってもよい。
前に行ってもよい。
第10図に示す半導体領域11を形成する工程の後に、層間
絶縁膜12を形成し、所定の部分の層間絶縁膜12を除去し
て接続孔13を形成する。
絶縁膜12を形成し、所定の部分の層間絶縁膜12を除去し
て接続孔13を形成する。
この後に、第11図に示すように、層間絶縁膜12上に電源
電圧用配線14A、高抵抗負荷素子14Bの夫々を形成する。
電源電圧用配線14A、高抵抗負荷素子14Bは、層間絶縁膜
12上の全面に多結晶シリコン膜を形成し、この多結晶シ
リコン膜に抵抗値を低減するｎ型の不純物を導入するか
否かで形成する。
電圧用配線14A、高抵抗負荷素子14Bの夫々を形成する。
電源電圧用配線14A、高抵抗負荷素子14Bは、層間絶縁膜
12上の全面に多結晶シリコン膜を形成し、この多結晶シ
リコン膜に抵抗値を低減するｎ型の不純物を導入するか
否かで形成する。
第11図に示す電源電圧用配線14A、高抵抗負荷素子14Bの
夫々を形成する工程の後に、層間絶縁膜15、接続孔16を
順次形成する。そして、前記第２図及び第３図に示すよ
うに、接続孔16を通してMISFETQsの一方の半導体領域10
と電気的に接続するように、層間絶縁膜15上にデータ線
17を形成する。
夫々を形成する工程の後に、層間絶縁膜15、接続孔16を
順次形成する。そして、前記第２図及び第３図に示すよ
うに、接続孔16を通してMISFETQsの一方の半導体領域10
と電気的に接続するように、層間絶縁膜15上にデータ線
17を形成する。
これら一連の製造工程を施すことにより、本実施例のSR
AMは完成する。なお、この後に、パッシベーション膜等
の保護膜を形成してもよい。
AMは完成する。なお、この後に、パッシベーション膜等
の保護膜を形成してもよい。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
例えば、本発明は、ｐチャネルMISFETからなる負荷素子
と駆動用MISFETとでフリップフロップ回路を構成するメ
モリセルを備えたSRAMに適用することができる。
と駆動用MISFETとでフリップフロップ回路を構成するメ
モリセルを備えたSRAMに適用することができる。
本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば、次のと
おりである。
って得ることができる効果を簡単に説明すれば、次のと
おりである。
SRAMのメモリセルを構成する駆動用MISFETの高濃度の第
１導電型ドレイン領域の下部に、それと接触する高濃度
の第２導電型の第１半導体領域を設け、前記駆動用MISF
ETのチャネル形成領域部分で前記第１半導体領域よりも
深い位置に、高い不純物濃度の第２導電型の第２半導体
領域を設けることにより、前記第１半導体領域で情報と
なる電荷蓄積量を向上できるので、ソフトエラーを防止
することができるとともに、前記第２半導体領域で少数
キャリアに対するポテンシャルバリア領域を駆動用MISF
ETのしきい値電圧に影響しない不純物濃度で構成できる
ので、ソフトエラーを防止し、かつ電気的信頼性を向上
することができる。
１導電型ドレイン領域の下部に、それと接触する高濃度
の第２導電型の第１半導体領域を設け、前記駆動用MISF
ETのチャネル形成領域部分で前記第１半導体領域よりも
深い位置に、高い不純物濃度の第２導電型の第２半導体
領域を設けることにより、前記第１半導体領域で情報と
なる電荷蓄積量を向上できるので、ソフトエラーを防止
することができるとともに、前記第２半導体領域で少数
キャリアに対するポテンシャルバリア領域を駆動用MISF
ETのしきい値電圧に影響しない不純物濃度で構成できる
ので、ソフトエラーを防止し、かつ電気的信頼性を向上
することができる。
第１図は、本発明の一実施例であるSRAMのメモリセルを
示す等価回路図、 第２図は、本発明の一実施例であるSRAMのメモリセルを
示す要部平面図、 第３図は、第２図のIII−III線で切った断面図、 第４図は、不純物濃度分布図、 第５図及び第６図は、前記第２図に示すメモリセルの所
定の製造工程における要部平面図、 第７図乃至第11図は、本発明の一実施例であるSRAMのメ
モリセルの各製造工程毎の要部断面図である。 図中、２…ウエル領域、６…ゲート絶縁膜、７…ゲート
電極、7A…ワード線（WL）、7B,Vss…基準電圧用配線、
5,8,10,11…半導体領域、12,15…層間絶縁膜、6A,13,16
…接続孔、14B,R…高抵抗負荷素子、14A,Vcc…電源電圧
用配線、17,DL…データ線、Ｑ…MISFETである。
示す等価回路図、 第２図は、本発明の一実施例であるSRAMのメモリセルを
示す要部平面図、 第３図は、第２図のIII−III線で切った断面図、 第４図は、不純物濃度分布図、 第５図及び第６図は、前記第２図に示すメモリセルの所
定の製造工程における要部平面図、 第７図乃至第11図は、本発明の一実施例であるSRAMのメ
モリセルの各製造工程毎の要部断面図である。 図中、２…ウエル領域、６…ゲート絶縁膜、７…ゲート
電極、7A…ワード線（WL）、7B,Vss…基準電圧用配線、
5,8,10,11…半導体領域、12,15…層間絶縁膜、6A,13,16
…接続孔、14B,R…高抵抗負荷素子、14A,Vcc…電源電圧
用配線、17,DL…データ線、Ｑ…MISFETである。
Claims (7)
- 【請求項１】他の領域と電気的に分離された第１導電型
の第１半導体領域の主面に、転送用MISFETと、駆動用MI
SFETを有するフリップフロップ回路とで構成されるメモ
リセルを備えた半導体集積回路装置であって、前記駆動
用MISFETのドレイン領域の下部の第１半導体領域の主面
部に、ドレイン領域と接触し、第１半導体領域と同一導
電型でそれよりも高い不純物濃度の第２半導体領域を設
け、前記駆動用MISFETのチャネル形成領域部分で前記第
２半導体領域よりも深い第１半導体領域の主面部に、第
１半導体領域と同一導電型でそれよりも高い不純物濃度
の第３半導体領域を設けたことを特徴とする半導体集積
回路装置。 - 【請求項２】前記第２半導体領域は、情報となる電荷蓄
積量を向上するように構成され、前記第３半導体領域
は、第１半導体領域内の少数キャリアに対するポテンシ
ャルバリア領域を構成することを特徴とする特許請求の
範囲第１項に記載の半導体集積回路装置。 - 【請求項３】前記第２半導体領域は、情報となる電荷蓄
積量の向上に寄与する転送用MISFETのソース領域又はド
レイン領域の下部の第１半導体領域の主面部にも設けら
れていることを特徴とする特許請求の範囲第１項又は第
２項に記載の半導体集積回路装置。 - 【請求項４】前記第３半導体領域は、メモリセルの略全
域の第１半導体領域の主面部に設けられていることを特
徴とする特許請求の範囲第１項乃至第３項に記載の夫々
の半導体集積回路装置。 - 【請求項５】前記メモリセルは、スタチック型ランダム
アクセスメモリを構成することを特徴とする特許請求の
範囲第１項乃至第４項に記載の夫々の半導体集積回路装
置。 - 【請求項６】前記第２半導体領域は、駆動用MISFETのゲ
ート電極に対して、自己整合的に構成されていることを
特徴とする特許請求の範囲第１項乃至第５項に記載の夫
々の半導体集積回路装置。 - 【請求項７】前記第３半導体領域は、転送用、駆動用MI
SFETの夫々を電気的に分離するフィールド絶縁膜に対し
て、自己整合的に構成されていることを特徴とする特許
請求の範囲第１項乃至第６項に記載の夫々の半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61087940A JPH0740594B2 (ja) | 1986-04-18 | 1986-04-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61087940A JPH0740594B2 (ja) | 1986-04-18 | 1986-04-18 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62245660A JPS62245660A (ja) | 1987-10-26 |
| JPH0740594B2 true JPH0740594B2 (ja) | 1995-05-01 |
Family
ID=13928896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61087940A Expired - Lifetime JPH0740594B2 (ja) | 1986-04-18 | 1986-04-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740594B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2515033B2 (ja) * | 1990-04-20 | 1996-07-10 | 株式会社東芝 | 半導体スタティックメモリ装置の製造方法 |
-
1986
- 1986-04-18 JP JP61087940A patent/JPH0740594B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62245660A (ja) | 1987-10-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |