JPH07112015B2

JPH07112015B2 - 半導体集積回路装置及びその製造方法

Info

Publication number: JPH07112015B2
Application number: JP61171652A
Authority: JP
Inventors: 範夫鈴木; 怜目黒; 修二池田; 望松田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-07-23
Filing date: 1986-07-23
Publication date: 1995-11-29
Anticipated expiration: 2010-11-29
Also published as: JPS6329575A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体集積回路装置に関し、特に、スタチッ
ク型ランダムアクセスメモリを備えた半導体集積回路装
置（以下、SRAMという）に適用して有効な技術に関する
ものである。

〔従来の技術〕

SRAMのメモリセルは、転送用MISFETと、フリップフロッ
プ回路とで構成されている。フリップフロップ回路は、
例えば、高抵抗負荷素子と駆動用MISFETとからなる一対
のインバータの入出力端子を互いに交差結合してなる。
このSRAMは、情報の保持、読出動作における信頼性を向
上し、高集積化を図るために、α線により生じるソフト
エラーを防止する必要がある。

そこで、本願出願人により先に出願された特願昭59−21
8470号、特願昭59−260744号の夫々の記載された技術
が、ソフトエラーを防止するのに有効である。

前者の第１技術は、情報蓄積用容量素子として使用され
る駆動用MISFETの高不純物濃度のｎ型ドレイン領域の下
部に、それと接触する高不純物濃度のｐ型半導体領域を
設けている。つまり、このｐ型半導体領域は、pn接合容
量すなわち情報となる電荷蓄積量を増加し、少数キャリ
アによる情報の反転を防止できる。ｐ型の半導体領域
は、駆動用MISFETのゲート電極をマスクにしてｐ型不純
物をイオン打込みで導入し、ゲート電極に対して自己整
合的に構成している。

後者の第２技術は、情報蓄積用容量素子として使用され
る駆動用MISFETの下部の深い位置、すなわちドレイン領
域と離隔する深い位置に、高不純物濃度のｐ型半導体領
域を設けている。このｐ型半導体領域は、α線により生
じる少数キャリアに対するポテンシャルバリア領域を構
成する。つまり、ｐ型半導体領域は、情報蓄積用容量素
子への少数キャリアの侵入を防止し、情報の反転を防止
することができる。ｐ型の半導体領域は、ｐ型不純物を
高いエネルギのイオン打込みで導入し、メモリセルの略
全域に構成される。

〔発明が解決しようとする問題点〕

本発明者は、前述の第１、第２技術の夫々を用い、ソフ
トエラーに対する電気的信頼性について検討を行った結
果、次の問題点を生じることを見出した。

前述の第１技術では、ｐ型半導体領域をポテンシャルバ
リア領域としても使用できるが、ゲート電極下のチャネ
ル形成領域に構成することができない。このため、情報
となる電荷蓄積量を増加することはできるが、少数キャ
リアがチャネル形成領域部分から侵入することを防止で
きない。

また、前述の第２技術では、充分にソフトエラーを防止
するために、ポテンシャルバリア領域として使用するｐ
型半導体領域を高濃度で構成する必要がある。ところ
が、ｐ型半導体領域の不純物濃度を高めると、ｐ型不純
物がチャネル形成領域に拡散し、転送用、駆動用MISFET
のしきい値電圧に変動を生じさせるので、電気的信頼性
が低下する。一方、この技術は接合容量の増加により電
荷蓄積量を増すものではないので、前記領域の不純物濃
度が低いと、ポテンシャルバリアを越えて侵入した一部
の少数キャリアによって電荷蓄積量が減少することは防
止できない。

本発明の目的は、記憶機能を備えた半導体集積回路装置
において、集積度を向上することが可能な技術を提供す
ることにある。

本発明の他の目的は、記憶機能を備えた半導体集積回路
装置において、ソフトエラーを防止すると共に、電気的
信頼性を向上することが可能な技術を提供することにあ
る。

本発明の他の目的は、記憶機能を備えた半導体集積回路
装置において、メモリセルを構成するMISFETのしきい値
電圧の変動を低減することが可能な技術を提供すること
にある。

本発明の他の目的は、記憶機能を備えた半導体集積回路
装置において、メモリセルを構成するMISFETのドレイン
領域近傍の電界強度を弱めることが可能な技術を提供す
ることにある。

本発明の他の目的は、記憶機能を備えた半導体集積回路
装置において、メモリセルを構成するMISFETの実効チャ
ネル長を確保することが可能な技術を提供することにあ
る。

本発明の他の目的は、記憶機能を備えた半導体集積回路
装置において、メモリセル面積を縮小することが可能な
技術を提供することにある。

本発明の他の目的は、記憶機能を備えた半導体集積回路
装置において、製造工程における信頼性を向上すること
が可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

SRAMにおいて、メモリセルの情報蓄積用容量素子を構成
するMISFETのソース及びドレイン領域を、ゲート電極に
比べてチャネル長方向の寸法が小さな不純物導入用マス
クを用い、それに対して自己整合的に形成した第１半導
体領域で構成し、この第１半導体領域に沿って、第１半
導体領域と反対導電型の高不純物濃度の第２半導体領域
を構成し、この第２半導体領域及び前記MISFETのチャネ
ル形成領域下に、前記第１半導体領域と反対導電型の高
不純物濃度の第３半導体領域を構成する。

〔作用〕

上述した手段によれば、前記ゲート電極と第１半導体領
域とのミラー容量を増加し、かつ前記第１半導体領域と
第２半導体領域とのpn接合容量を増加し、情報となる電
荷蓄積量を増加できるので、ソフトエラーを防止するこ
とができると共に、駆動用MISFETのチャネル形成領域の
不純物濃度に影響しない位置に前記第３半導体領域で少
数キャリアに対するポテンシャルバリア領域を構成でき
るので、ソフトエラーを防止し、かつしきい値電圧の変
動を低減して電気的信頼性を向上することができる。

以下、本発明の構成について、本発明を、高抵抗負荷素
子と駆動用MISFETとでフリップフロップ回路を構成する
メモリセルを備えたSRAMに適用した一実施例とともに説
明する。

なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

〔実施例Ｉ〕

本発明の実施例ＩであるSRAMのメモリセルアレイを第１
図（等価回路図）で示し、第１図に示すメモリセルの具
体的な等価回路を第２図で示す。

第１図に示すように、SRAMのメモリセルアレイには、相
補データ線D₁，▲▼、D₂，▲▼、…、D_n，▲
▼が、夫々、行方向に延在し、列方向に複数配置され
ている。相補データ線Ｄの一端は、情報の書込動作又は
読出動作においてアドレス信号に基づいて一対の相補デ
ータ線を選択するＹデコーダ回路YDECに接続されてい
る。

また、メモリセルアレイには、第１ワード線W₁、W₂、
…、W_mが、夫々、相補データ線Ｄの延在する方向と交差
する列方向に延在し、行方向に複数配置されている。夫
々の第１ワード線Ｗの一端は、情報の書込動作又は読出
動作においてアドレス信号に基づいて一本の第１ワード
線を選択するＸデコーダ回路XDECに接続されている。夫
々の第１ワード線Ｗには、それと同一の列方向に延在
し、メモリセルアレイの両端部で夫々接続された第２ワ
ード線Waが設けられている。第２ワード線Waは、第１ワ
ード線Ｗの断面々積を実質的に増加し、第１ワード線Ｗ
の抵抗値を実質的に低減するように構成されている。つ
まり、第１ワード線Ｗと第２ワード線Waとで構成される
ワード線を有するSRAMは、信号伝達速度を速くすること
ができるので、情報の書込動作速度及び読出動作速度の
高速化を図ることができる。

SRAMのメモリセルＭは、相補データ線Ｄと第１ワード線
Ｗとの交差部（例えば、D₁，▲▼とW₁との交差部）
に夫々設けられている。メモリセルＭは、第２図に示す
ように、一対の入出力端子を有するフリップフロップ回
路と、転送用MISFETQs₁，Qs₂とで構成されている。

転送用MISFET（メモリセルＭの選択用スイッチ）Qsは、
一端部がフリップフロップ回路の入出力端子、他端部が
データ線Ｄ、ゲート電極が第１ワード線Ｗに夫々接続さ
れている。

フリップフロップ回路は、駆動用MISFETQd₁，Qd₂及び高
抵抗負荷素子R₁，R₂からなり、これに情報蓄積用容量素
子Ｃが付加されている。

フリップフロップ回路のインバータの駆動用MISFETQdの
ドレイン領域は、同じくインバータを構成する高抵抗負
荷素子Ｒを介して電源電圧用配線Vccに接続されてい
る。駆動用MISFETQdのソース領域は、基準電圧用配線Vs
sに接続されている。電源電圧用配線Vccには、例えば、
回路の動作電圧5.0［Ｖ］が印加され、基準電圧用配線V
ssには、例えば、回路の接地電位０［Ｖ］が印加されて
いる。

情報蓄積用容量素子Ｃは、駆動用MISFETQdのゲート電極
に形成される寄生のゲート容量Cgと駆動用MISFETQdのド
レイン領域と基板（実際にはウエル領域）とで形成され
る寄生のpn接合容量Cjとで構成される。メモリセルＭに
は、前記情報蓄積用容量素子Ｃに“1",“0"情報となる
電荷が蓄積され、情報を記憶すると見なすことができ
る。

次に、本実施例のSRAMの具体的な構成について説明す
る。

本発明の実施例ＩであるSRAMのメモリセルを第３図（要
部平面図）で示し、第３図のIV−IV線で切った断面を第
４図で示す。なお、第３図及び後述する平面図は、本実
施例のSRAMの構成をわかり易くするために、各導電層間
に設けられるフィールド絶縁膜以外の絶縁膜は図示しな
い。

第３図及び第４図において、１は単結晶シリコンからな
るn^-型の半導体基板である。

ｎチャネルMISFET形成領域となる半導体基板１の主面部
には、p^-型のウエル領域２が設けられている。ウエル領
域２は、例えば、10¹⁶［atoms/cm³］程度の不純物濃度
で構成されている。なお、図示していないが、ｐチャネ
ルMISFETは、半導体基板１又は半導体基板１の所定の主
面部に設けられたn^-型のウエル領域に構成されている。

MISFET等の半導体素子形成領域間のウエル領域２の主面
には、フィールド絶縁膜３、ｐ型のチャネルストッパ領
域４が設けられている。フィールド絶縁膜３、チャネル
ストッパ領域４の夫夫は、特に、第５図（所定の製造工
程におけるメモリセルの要部平面図）で詳細に示すよう
に、半導体素子間を電気的に分離するように構成されて
いる。一つのメモリセルＭは、第３図及び第５図におい
て、＋字印m₁〜m₄で囲まれた領域のウエル領域２の主面
に構成される。

メモリセルＭを構成する転送用MISFETQs₁及び駆動用MIS
FETQd₁形成領域は、夫々独立的に、互いに離隔し、フィ
ールド絶縁膜３でその周囲を規定されている。転送用MI
SFETQs₂及び駆動用MISFETQd₂形成領域は、夫々の一方の
半導体領域を一体に構成できるように、フィールド絶縁
膜３でその周囲を規定されている。転送用MISFETQs₂、
駆動用MISFETQd₂の夫々の形成領域が一体に構成された
部分は、互いに離隔された転送用MISFETQs₁形成領域と
駆動用MISFETd₁形成領域との間を横切るように構成され
ている。つまり、メモリセルＭのフリップフロップ回路
の交差結合を構成するように、夫々のMISFETQs,Qdが配
置され、フィールド絶縁膜３で規定されている。

メモリセルアレイは、メモリセルＭを以下のように配置
して構成される。すなわち、第３図のメモリセルの左側
には、２つの＋字印m₁とm₂とを結んだ線分m₁−m₂線を中
心としてこれに線対称のメモリセルが配置され、一方、
第３図のメモリセルの右側には、m₃−m₄線を中心として
線対称のメモリセルが配置される。メモリセルアレイの
列方向は、このようなメモリセルのくり返しの配置によ
って構成される。また、第３図のメモリセルの上側に
は、＋字印m₁（又はm₄）を中心としてこれに点対称のメ
モリセルが配置され、一方、第３図のメモリセルの下側
には、＋字印m₂（又はm₃）を中心として点対称のメモリ
セルＭが配置される。メモリセルアレイの行方向は、こ
のようなメモリセルのくり返しの配置によって構成され
る。

転送用MISFETQs、駆動用MISFETQdの夫々は、第３図、第
４図及び第６図（所定の製造工程におけるメモリセルの
要部平面図）で示すように構成されている。

転送用MISFETQsは、ウエル領域２、ゲート絶縁膜７、ゲ
ート電極９、ソース、ドレイン領域である一対のｎ型の
半導体領域10及び一対のn⁺型の半導体領域12で構成され
ている。

駆動用MISFETQdは、ウエル領域２、ゲート絶縁膜７、ゲ
ート電極９、ソース、ドレイン領域である一対のｎ型の
半導体領域8A及びn⁺型の半導体領域8Bで構成されてい
る。

前記ゲート電極９は、例えば、多結晶シリコン膜の上部
に高融点金属シリサイド（MoSi₂，TiSi₂，TaSi₂，WS
i₂）膜が設けられたポリサイド膜で構成されている。ま
た、ゲート電極９は、単層の多結晶シリコン膜、高融点
金属シリサイド膜若しくは高融点金属（Mo,Ti,Ta,W）膜
で構成してもよい。また、ゲート電極９は、多結晶シリ
コン膜の上部に高融点金属膜を設けた複合膜で構成して
もよい。

転送用MISFETQsのゲート電極９は、フィールド絶縁膜３
上を列方向に延在する第１ワード線（Ｗ）9Aと一体に構
成されている。夫々のMISFETQs及びQdのゲート電極９と
第１ワード線9Aは、製造工程における第１層目の導電層
で構成されている。

また、駆動用MISFETQdのゲート電極９の一端部（又は両
端部）は、ゲート絶縁膜７に設けられた接続孔7Aを通し
て半導体領域8Bに接続、所謂ダイレクトコンタクトされ
ている。

駆動用MISFETQdの低不純物濃度の半導体領域8Aとその主
面部に設けられた高不純物濃度の半導体領域8Bは、所謂
ダブルドレイン（２重ドレイン）構造のソース又はドレ
イン領域を構成する。半導体領域8A及び8Bは、ゲート電
極９に比べて、チャネル長（ゲート長）方向の寸法が小
さな不純物導入マスク（22）を用い、この不純物導入用
マスクに対して自己整合的に構成されている。転送用MI
SFETQsのチャネル長は、集積度を向上するため、製造工
程における最小加工寸法、若しくはそれに近い寸法で構
成される。これに対して、駆動用MISFETQdのゲート電極
９のチャネル長方向の寸法は、隣接する他のMISFETのゲ
ート電極９と接触しないように、できる限り大きく構成
される。半導体領域8A及び8Bは、第６図に符号22（又は
8A、8B、６）を付けて点線及び三点鎖線で囲まれた領域
内に形成される不純物導入用マスク（22）によって形成
される。

このように、駆動用MISFETQdのソース、ドレイン領域
を、ゲート電極９に比べてチャネル長方向の寸法が小さ
い不純物導入用マスク（22）を用い、それに対して自己
整合的に形成した半導体領域8A及び8Bで構成することに
より、半導体領域8A及び8Bとゲート電極９との重ね合せ
面積が増加し、ミラー容量（ゲート容量Cg）が増加する
ので、情報蓄積用容量素子Ｃの電荷蓄積量を向上するこ
とができる。従って、メモリセルＭに書込まれた情報が
少数キャリアの侵入によって反転することを防止し、ソ
フトエラーを防止することができる。また、上記の駆動
用MISFETの形成方法は、メモリセルＭ面積を縮小し、SR
AMの集積度を向上することができる。

また、駆動MISFETQdの少なくともドレイン領域を、半導
体領域8A及び8Bからなるダブルドレイン構造で構成する
ことにより、チャネル形成領域側のドレイン領域が半導
体領域8Aで低不純物濃度に構成されるので、ドレイン領
域近傍の電界強度を弱めることができる。従って、ホッ
トキャリアの発生を低減し、駆動用MISFETQdのしきい値
電圧の経時的な劣化を低減することができる。つまり、
SRAMの電気的信頼性を向上することができる。

前記駆動用MISFETQdの特にドレイン領域（半導体領域8
A）に沿ったウエル領域２の主面部には、p⁺型の半導体
領域６が設けられている。つまり、半導体領域６は、情
報となる電荷蓄積量の向上に寄与する部分に設けられて
いる。半導体領域６は、半導体領域8A及び8Bと同様に、
ゲート電極９に比べてチャネル長方向の寸法が小さい不
純物導入用マスク（22）を用い、それに対して自己整合
的に構成される。

このように、駆動用MISFETQdのドレイン領域に沿って高
不純物濃度の半導体領域６を設けることにより、半導体
領域8A（又は8B）と半導体領域６とで高不純物濃度のpn
接合を構成できるので、接合容量Cjを増加し、情報蓄積
用容量素子Ｃの電荷蓄積量を向上することができる。従
って、前述のように、ソフトエラーを防止することがで
きる。

また、半導体領域６は、駆動用MISFETQdのソース領域及
びドレイン領域に沿って、チャネル形成領域側に適度に
回り込むように構成することができる。このように構成
される駆動用MISFETQdは、半導体領域8A（又は8B）から
チャネル形成領域（ウエル領域２）側に形成される空乏
領域の伸びを低減し、ソース、ドレイン領域間のパンチ
スルーを防止することができる。従って、駆動用MISFET
Qdのチャネル長を充分に確保すると共に、短チャネル効
果を防止することができるので、メモリセルＭ面積を縮
小し、SRAMの集積度を向上することができる。

また、駆動用MISFETQdのソース、ドレイン領域を構成す
る半導体領域8A及び8Bは、情報となる電荷蓄積量の向上
に寄与する転送用MISFETQsのソース又はドレイン領域
（駆動用MISFETQdと接続される側）の一部を構成するよ
うになっている。

転送用MISFETQsのソース及びドレイン領域は、高不純物
濃度の半導体領域12と、それとチャネル形成領域（ウエ
ル領域２）との間に設けられた低不純物濃度の半導体領
域10とで構成されている。つまり、所謂、LDD（Lightly
Doped Drain）構造の転送用MISFETQsを構成するように
なっている。半導体領域10は、ゲート電極９を用い、そ
れに対して自己整合的に構成される。半導体領域12は、
ゲート電極９の側部に自己整合的に形成された不純物導
入用マスク11を用い、それに対して自己整合的に構成さ
れる。

このように、転送用MISFETQsの特にドレイン領域を半導
体領域10及び12らなるLDD構造で構成することにより、
チャネル形成領域側のドレイン領域が半導体領域10で低
不純物濃度に構成されるので、ドレイン領域近傍の電界
強度を弱めることができる。従って、ホットキャリアの
発生を低減し、転送用MISFETQsのしきい値電圧の経時的
な劣化を低減することができる。つまり、SRAMの電気的
信頼性を向上することができる。

また、LDD構造の転送用MISFETQsは、ソース、ドレイン
領域の夫々のチャネル形成領域側が半導体領域10で低不
純物濃度に構成されるので、チャネル形成領域へのｎ型
不純物の拡散距離（不純物の回り込み）を低減し、実効
チャネル長を充分に確保することができる。従って、短
チャネル効果を防止し、メモリセルＭ面積を縮小するこ
とができるので、SRAMの集積度を向上することができ
る。

このように構成されるメモリセルにおいて、さらに、情
報となる電荷蓄積量の向上に寄与する部分（情報蓄積用
容量Ｃを構成する部分）のウエル領域２の主面部に、埋
込型のp⁺型の半導体領域５が設けられている。具体的に
は、半導体領域５は、少なくとも駆動用MISFETQdのドレ
イン領域として使用される半導体領域６（又は8A及び8
B）及びチャネル形成領域下部であって、半導体領域６
に接触するか、若しくは接触しない深い位置に構成され
る。つまり、半導体領域５は、駆動用MISFETQdのチャネ
ル形成領域において、不純物濃度に変動を及ぼさない程
度の深い位置と不純物濃度とで構成される。半導体領域
５の不純物がチャネル形成領域に拡散すると、基板効果
定数が大きくなり、しきい値電圧が高くなるので、情報
書込動作時の書込電圧が低下し、安定な情報書込動作を
行うことができない。半導体領域５は、第６図に符号５
を付け二点鎖線で囲まれた領域内に形成される不純物導
入用マスクを用いて形成する。半導体領域５は、しきい
値電圧の変動（主として増加）による情報の読出動作速
度の低下を生じないように、転送用MISFETQsの特にチャ
ネル形成領域下には形成しない。

なお、半導体領域５は、しきい値電圧の変動を適度に制
御できるならば、或はしきい値電圧の変動を生じない深
い位置に構成するならば、メモリセルＭの略全域に構成
してもよい。また、半導体領域５は、メモリセルアレイ
以外の周辺回路に構成してもよい。

このように、少なくとも駆動用MISFETQdのドレイン領域
（半導体領域8A及び8B）若しくは半導体領域６、及びチ
ャネル形成領域下のウエル領域２主面部であって、チャ
ネル形成領域下の深い位置に、高不純物濃度の半導体領
域５を設けたことにより、駆動用MISFETQdのしきい値電
圧に変動を生じることなく、α線により生じる少数キャ
リアに対してポテンシャルバリア領域（障壁）を構成す
ることができる。従って、しきい値電圧の変動を低減し
て情報の書込動作及び読出動作時の電気的信頼性を向上
しつつ、情報蓄積用容量素子Ｃに少数キャリアが侵入す
ることを防止できるので、情報の反転を生じないように
し、ソフトエラーを防止することができる。

また、ソフトエラーの防止は、前述のように、メモリセ
ルＭ面積を縮小することができるので、SRAMの集積度を
向上することができる。

第９図にメモリセルＭに蓄積される電荷量とソフトエラ
ーの発生率との関係を示す。

第９図は、横軸に情報蓄積用容量素子Ｃの電荷蓄積量
（ゲート容量Cg＋接合容量Cj）［fc］を示す。縦軸にソ
フトエラーの発生率［bit/分］を示す。

データＩは、駆動用MISFETのソース及びドレイン領域
（n⁺型半導体領域からなるシングルドレイン構造）に沿
って、高不純物濃度のp⁺型の半導体領域６を設けたメモ
リセルのソフトエラーの発生率を示す。半導体領域６
は、１×10¹⁸［atoms/cm³］程度の不純物濃度で構成さ
れている。

データIIは、前記データＩのメモリセルに、さらに、駆
動用MISFETのソース、ドレイン領域及びチャネル形成領
域下に、埋込型の高不純物濃度のp⁺型の半導体領域５を
設けたメモリセルのソフトエラーの発生率を示す。半導
体領域５は、５×10¹⁷［atoms/cm³］程度の不純物濃度
で構成されている。

データIIIは、駆動用MISFETQdのソース及びドレイン領
域（半導体領域8A及び8Bからなるダブルドレイン構造）
に沿って半導体領域６を設けると共に、ソース、ドレイ
ン領域及びチャネル形成領域下に半導体領域５を設け
た、本実施例のメモリセルＭのソフトエラーの発生率を
示す。ソース及びドレイン領域である半導体領域8Aは、
５×10¹⁷［atoms/cm³］程度の不純物濃度、半導体領域8
Bは、３×10¹⁹［atoms/cm³］程度の不純物濃度で構成さ
れている。半導体領域５は、データIIに示す半導体領域
５に比べて１×10¹⁸［atoms/cm³］程度と高い不純物濃
度で構成されている。

第９図のデータＩに示すように、半導体領域６を設けた
メモリセルは、半導体領域６の面積を増加すると、情報
蓄積用容量素子Ｃの接合容量Cjが増加するので、矢印ａ
方向にソフトエラーの発生率が低減する。

また、データIIに示すように、半導体領域６及び半導体
領域（ポテンシャルバリア領域）５を設けたメモリセル
は、データＩよりもさらに矢印ｂ方向にソフトエラーの
発生率が低減することができる。

また、データIIIに示すように、半導体領域５及び半導
体領域６を設け、さらに駆動用MISFETQdのソース、ドレ
イン領域にゲート電極９を積極的に重ね合せたメモリセ
ルＭは、データIIよりもさらに矢印ｃ方向にソフトエラ
ーの発生率を低減することができる。このメモリセルＭ
は、半導体領域５の不純物濃度の増加も寄与するが、ゲ
ート容量Cg（ミラー容量）の増加がソフトエラーの発生
率の低減に大きく寄与する。ゲート容量Cgの増加は、さ
らに矢印ｄ方向にソフトエラーの発生率を低減すること
ができる。第９図に示していないが、半導体領域５を設
けずに、半導体領域６を設け、駆動用MISFETQdのソー
ス、ドレイン領域にゲート電極９を積極的に重ね合せた
メモリセルＭは、データＩよりもさらにソフトエラーの
発生率を低減することができる。

このように、メモリセルＭの駆動用MISFETQdの少なくと
もドレイン領域（半導体領域8A及び8B）を、ゲート電極
９に比べてチャネル長方向の寸法が小さい不純物導入用
マスクで構成し、ドレイン領域に沿って半導体領域６を
構成し、さらにドレイン領域及びチャネル形成領域下に
半導体領域５を構成することにより、ゲート電極９とド
レイン領域との重り合う面積を増加してミラー容量（ゲ
ート容量Cg）を増加し、かつドレイン領域と半導体領域
６とのpn接合容量Cjを増加できるので、ソフトエラーを
防止することができると共に、駆動用MISFETQdのチャネ
ル形成領域の不純物濃度に影響しない位置に前記半導体
領域５で少数キャリアに対するポテンシャルバリア領域
を構成できるので、さらにソフトエラーを防止し、かつ
しきい値電圧の変動を低減して電気的信頼性を向上する
ことができる。この場合、駆動用MISFETQdのソース、ド
レイン領域は、前記不純物導入用マスク（22）で形成さ
れる高不純物濃度のn⁺型半導体領域からなるシングルド
レイン構造で構成してもよい。

また、メモリセルＭの駆動用MISFETQdのドレイン領域
を、ゲート電極９に比べてチャネル長方向の寸法が小さ
い不純物導入用マスクで形成した半導体領域8A及び8Bか
らなるダブルドレイン構造で構成し、少なくともドレイ
ン領域に沿って半導体領域６を構成することにより、ゲ
ート電極９とドレイン領域との重り合う面積を増加して
ミラー容量（ゲート容量Cg）を増加し、かつドレイン領
域と半導体領域６とのpn接合容量Cjを増加できるので、
ソフトエラーを防止することができると共に、低不純物
濃度の半導体領域8Aでドレイン領域近傍の電界強度を弱
め、しきい値電圧の経時的な劣化を防止することができ
る。

また、メモリセルＭの駆動用MISFETQdの少なくともドレ
イン領域を、半導体領域8A及び8Bからなるダブルドレイ
ン構造で構成し、転送用MISFETQsの少なくともドレイン
領域を、半導体領域10及び12からなるLDD構造で構成す
ることにより、駆動用MISFETQd、転送用MISFETQsの夫々
は、ドレイン領域近傍の電界強度を弱め、しきい値電圧
の経時的な変動を低減することができると共に、実効チ
ャネル長を確保し、メモリセルＭ面積を縮小することが
できる。

前記メモリセルＭは、集積度を向上するため、転送用MI
SFETQs、駆動用MISFETQdの夫々のチャネル長を略製造工
程における最小加工寸法で構成しているので、駆動用MI
SFETQdのチャネル幅方向でフリップフロップ回路のレシ
オを構成している。

前記転送用MISFETQs、駆動用MISFETQd上には、それらを
覆う層間絶縁膜13が設けられている。駆動用MISFETQdの
ソース領域である半導体領域8B（実際には、半導体領域
10及び12を形成するｎ型不純物が導入されている）上の
層間絶縁膜13には、接続孔14Aが設けられている。ま
た、転送用MISFETQsのソース又はドレイン領域である半
導体領域12上の層間絶縁膜13には、接続孔14Bが設けら
れている。

駆動用MISFETQdの半導体領域8B（ソース領域）には、第
３図、第４図及び第７図（所定の製造工程におけるメモ
リセルの要部平面図）で示すように、前記接続孔14Aを
通して、基準電圧用配線（Vss）15Aが接続されている。
基準電圧用配線15Aは、第１ワード線9Aが延在する方向
と同一の列方向に延在し、層間絶縁膜13上に設けられて
いる。基準電圧用配線15Aは、半導体領域8B（又は12）
よりも比抵抗値が小さい導電性材料で構成されている。
基準電圧用配線15Aは、例えば、ゲート電極９と同様
に、単層の多結晶シリコン膜、高融点金属シリサイド
膜、若しくは高融点金属膜、又はそれらの複合膜で構成
される。基準電圧用配線15Aは、製造工程における第２
層目の導電層で構成される。

このように、メモリセルＭに接続される基準電圧用配線
15Aを、駆動用MISFETQdの半導体領域8Bよりも比抵抗値
が小さい導電性材料で構成すると共に、ゲート電極９と
異なる導電層（本実施例では上層）に構成することによ
り、基準電圧用配線15Aの占有面積を縮小すると共に、
駆動用MISFETQdのゲート電極９と基準電圧用配線15Aと
の離隔寸法を必要とせず、両者を重ね合せることができ
るので、行方向（データ線の延在方向）のメモリセルＭ
面積を縮小することができる。

転送用MISFETQsの半導体領域12には、前記接続孔14Bを
通して、中間導電層15Bが接続されている。中間導電層1
5Bは、基準電圧用配線15Aと同一導電層で、層間絶縁膜1
3上に構成される。中間導電層15Bは、多層配線構造にと
もなう段差形状を緩和し、転送用MISFETQsとデータ線Ｄ
との電気的接続に際し、その信頼性を向上することがで
きる。しかも、中間導電層15Bは、基準電圧用配線15Aと
同一導電層で構成できるので、製造工程を低減すること
ができる。

さらに、層間絶縁膜13上には、基準電圧用配線15Aと同
一導電層で構成され、かつそれと略平行に列方向に延在
する第２ワード線（Wa）15Cが設けられている。第２ワ
ード線15Cは、駆動用MISFETQd又は転送用MISFETQsと後
述する高抵抗負荷素子Ｒとの接続部と、基準電圧用配線
15Aとの間を延在する。第２ワード線15Cは、前述したよ
うに、メモリセルアレイの両端部において、第１ワード
線（Ｗ）9Aと電気的に接続されている。第２ワード線15
Cは、中間導電層15Bと同様に、基準電圧用配線15Aと同
一導電層で構成している。

このように、前記第１ワード線（Ｗ）９と同一方向に延
在し、かつそれと電気的に接続する第２ワード線（Wa）
15Cを設けることにより、第１ワード線9Aの断面々積を
実質的に増加し、第１ワード線9Aの抵抗値を実質的に低
減することができるので、信号伝達速度を速くし、情報
の書込動作速度及び読出動作速度の高速化を図ることが
できる。

また、第２ワード線15Cを基準電圧用配線15Aと同一製造
工程で構成することにより、製造工程を低減することが
できる。

前記基準電圧用配線15A、中間導電層15B及び第２ワード
線15C上には、層間絶縁膜16が設けられている。転送用M
ISFETQsの半導体領域12（中間導電層15Bが設けられてい
ない領域）上及び駆動用MISFETQdのゲート電極９の一端
部上の層間絶縁膜13及び16には、接続孔17が設けられて
いる。

メモリセル内の層間絶縁膜16上には、第３図、第４図及
び第８図（所定の製造工程におけるメモリセルの要部平
面図）に示すように、電源電圧用配線（Vcc）18A、高抵
抗負荷素子（R₁，R₂）18B、配線18Dの夫々が設けられて
いる。

電源電圧用配線18A側の高抵抗負荷素子18Bには、ｐ型の
半導体領域18Cが設けられている。高抵抗負荷素子18Bの
一端部は、電源電圧用配線18Aに接続されている。高抵
抗負荷素子18Bの他端部は、配線18D及び接続孔17を通し
て、転送用MISFETQsの半導体領域12及び駆動用MISFETQd
のゲート電極９に接続されている。

前記電源電圧用配線18A、高抵抗負荷素子18Bの夫々は、
不純物の導入で抵抗値が制御できる製造工程における第
３層目の導電層、例えば単結晶シリコン膜で構成されて
いる。電源電圧用配線18Aは、抵抗値を低減するｎ型の
不純物（ヒ素又はリン）が導入されたn⁺型の単結晶シリ
コン膜で構成されている。高抵抗負荷素子18Bは、抵抗
値を低減する前記不純物が導入されていない所謂ノンド
ープであるｉ型の単結晶シリコン膜で構成されている。
高抵抗負荷素子18Bは、第８図に符号18Bを付した二点鎖
線で囲まれた領域内（不純物導入用マスクのパターンを
示す）に構成される。半導体領域18Cは、高抵抗負荷素
子18B内であって、第８図に示す符号18Cを符した三点鎖
線で囲まれた領域外（不純物導入用マスクのパターンを
示す）に構成される。前記ｐ型の半導体領域18Cは、基
準電圧用配線18A（n⁺型）と高抵抗負荷素子18B（ｉ型）
との接合部から高抵抗負荷素子18B側に形成される空乏
領域の伸びを低減することができる。つまり、半導体領
域18Cは、高抵抗負荷素子18B内において、空乏領域の結
合によるパンチスルーを防止することができるので、ス
タンバイ電流を低減することができる。従って、半導体
領域18Cは、高抵抗負荷素子18Bの面積を縮小することが
できるので、メモリセルＭ面積を縮小し、SRAMの集積度
を向上することができる。

また、半導体領域18Cは、高抵抗負荷素子18Bをチャネル
形成領域とする寄生MISFETの導通を防止し、前述と同様
に、スタンバイ電流を低減することができる。寄生MISF
ETは、高抵抗負荷素子18Bをチャネル形成領域、その上
部に延在するデータ線Ｄをゲート電極、基準電圧用配線
18Aをドレイン領域、配線18Dをソース領域として構成さ
れる。

電源電圧用配線18A及び高抵抗負荷素子18B上には、層間
絶縁膜19が設けられている。前記中間導電層15B上の層
間絶縁膜19には、接続孔20が設けられている。

層間絶縁膜19上には、接続孔20及び中間導電層15Bを通
して、転送用MISFETQsの半導体領域12に接続される相補
データ線（D₁，▲▼）21が設けられている。相補デ
ータ線21は、第１ワード線9A及び第ワード線15Cの延在
する方向と交差する行方向に、層間絶縁膜19上を延在す
るように構成されている。相補データ線21は、製造工程
における第４層目の導電層で構成される。相補データ線
21は、例えば、アルミニウム膜又は所定の添加物（Si,C
u等）を含有するアルミニウム膜で構成する。

次に、本実施例の製造方法について、第10図乃至第16図
（各製造工程毎におけるメモリセルの要部断面図）を用
いて簡単に説明する。

まず、単結晶シリコンからなるn^-型の半導体基板１に、
p^-型のウエル領域２を形成する。

この後、半導体素子形成領域間のウエル領域２の主面
に、フィールド絶縁膜３及びｐ型のチャネルストッパ領
域４を形成する。フィールド絶縁膜３は、例えば、3000
〜4000［Å］程度の膜厚で形成する。

次に、第10図に示すように、半導体素子形成領域のウエ
ル領域２の主面上に、ゲート絶縁膜７を形成する。ゲー
ト絶縁膜７は、例えば、熱酸化で形成した酸化シリコン
膜で形成する。

この後、第11図に示すように、ウエル領域２の主面部
に、埋込型のp⁺型の半導体領域５を形成する。半導体領
域５は、前記第６図に符号５を符して二点鎖線で囲まれ
た領域内に形成される不純物導入用マスク（例えば、３
［μｍ］の厚いフォトレジスト膜）を用いて形成する。
半導体領域５は、例えば10¹³［atoms/cm²］程度のボロ
ンを300［KeV］程度のエネルギのイオン打込みで導入す
ることで形成する。このとき、フィールド絶縁膜３下の
基板内にもある程度のボロンが他の領域より浅く打込ま
れる。図では便宜的に、同一不純物濃度の連続した領域
として示してある。

次に、ゲート絶縁膜７及びフィールド絶縁膜３上に、駆
動用MISFETQdのソース、ドレイン領域を形成する、不純
物導入用マスク22を形成する。不純物導入用マスク22
は、前記第６図に符号22を符して点線、三点鎖線の夫々
で囲まれた領域内に、例えば、フォトレジスト膜で形成
される。不純物導入用マスク22は、駆動用MISFETQdのゲ
ート電極９に比べて、チャネル長方向の寸法が小さく形
成されている。図示しないが、不純物導入用マスク22
は、転送用MISFETQs形成領域と同様に、SRAMの周辺回路
を構成する相補型MISFET形成領域を覆うように形成され
る。

この後、第12図に示すように、不純物導入用マスク22を
用い、この不純物導入用マスク22に対して自己整合的
に、p⁺型の半導体領域６、ｎ型の半導体領域8A、n⁺型の
半導体領域8Bを順次形成する。

半導体領域６は、例えば10¹³［atoms/cm²］程度のボロ
ンを、100［KeV］程度のエネルギのイオン打込みで導入
することで形成する。半導体領域8Aは、例えば10¹²［at
oms/cm²］程度のリンを、80［KeV］程度のエネルギのイ
オン打込みで導入することで形成する。半導体領域8B
は、例えば10¹⁴［atoms/cm²］程度のヒ素を、50［KeV］
程度のエネルギのイオン打込みで導入することで形成す
る。

次に、不純物導入用マスク22を除去する。不純物導入用
マスク22の除去に際しては、ゲート絶縁膜７が汚染され
るので、この汚染が問題になる場合は、ゲート絶縁膜７
を新たに形成する。

そして、所定領域のゲート絶縁膜７を除去して、前記半
導体領域8B（及び8A）の主面部を露出する接続孔（ダイ
レクトコンタクト用接続孔）7Aを形成する。

次に、第13図に示すように、ゲート絶縁膜７の所定上に
ゲート電極９（及び第１ワード線9A）を形成すると共
に、ゲート電極９の一部を接続孔7Aを通して半導体領域
8Bと接続（ダイレクトコンタクト）させる。ゲート電極
９（及び第１ワード線9A）は、例えば、多結晶シリコン
膜9aの上部に高融点金属シリサイド膜9bを形成したポリ
サイド膜で構成する。多結晶シリコン膜9aは、例えばCV
Dで形成し、高融点金属シリサイド膜9bは、例えばスパ
ッタで形成する。

ゲート電極９を形成する工程により、駆動用MISFETQdが
略完成する。

このように、駆動用MISFETQdのソース又はドレイン領域
である半導体領域8B（又は転送用MISFETQsのソース又は
ドレイン領域の一部である半導体領域8B）を形成し、所
定のゲート絶縁膜７を除去して接続孔7Aを形成した後
に、ゲート絶縁膜７上にゲート電極９を形成すると共
に、前記接続孔7Aを通して、他のMISFETのゲート電極９
と一体に構成された配線（９）を半導体領域8Bに接続す
ることにより、接続孔7A面積よりも配線面積が大きくて
も、予じめ形成したソース又はドレイン領域に断線を生
じることがないので、接続孔7Aと配線（９）との製造工
程におけるマスク合せ余裕度をなくすことができる。従
って、ダイレクトコンタクト構造の面積、つまり、メモ
リセルＭ面積を縮小することができるので、SRAMの集積
を向上することができる。

なお、接続孔7Aは、半導体領域8A及び8Bを形成する前に
形成してもよい。また、前記配線（９）は、接続孔7A面
積よりも大きく形成し、情報蓄積用容量素子Ｃのゲート
容量Cgを積極的に増加させてもよい。

次に、主として、転送用MISFETQs形成領域において、ゲ
ート電極９の両側部に、ゲート電極９に対して自己整合
的にｎ型の半導体領域10を形成する。そして、ゲート電
極９の側部に不純物導入用マスク11を形成する。この
後、不純物導入用マスク11を用いて、第14図に示すよう
に、ソース又はドレイン領域であるn⁺型の半導体領域12
を形成する。

半導体領域10は、例えば10¹²［atoms/cm²］程度のリ
ン、ヒ素の夫々を、50［KeV］程度のエネルギのイオン
打込みで導入することで形成する。不純物導入用マスク
11は、例えばCVDで形成した酸化シリコン膜に、反応性
イオンエッチング等の異方性エッチングを施すことで形
成する。半導体領域12は、例えば10¹⁵［atoms/cm²］程
度のヒ素を、80［KeV］程度のエネルギのイオン打込み
で導入することで形成する。

この半導体領域12を形成する工程により、転送用MISFET
Qsが略完成する。

次に、層間絶縁膜13、接続孔14A及び14Bを順次形成す
る。

この後、第15図に示すように、層間絶縁膜13上に基準電
圧用配線15A、中間導電層15B、第２ワード線15Cの夫々
を形成する。基準電圧用配線15Aは、接続孔14Aを通し
て、駆動用MISFETQdのソース領域である半導体領域8B
（実際には半導体領域12）に接続される。中間導電層15
Bは、接続孔14Bを通して、転送用MISFETQsの半導体領域
12に接続される。第15図には図示していないが、第２ワ
ード線15Cは、前述したように、所定部において第１ワ
ード線9Aと接続される。

次に、層間絶縁膜16、接続孔17を順次形成する。

この後に、第16図に示すように、層間絶縁膜16上に電源
電圧用配線18A、高抵抗負荷素子18B、ｐ型の半導体領域
18C、配線18Dの夫々を形成する。電源電圧用配線18A、
高抵抗負荷素子18B及び配線18Dは、層間絶縁膜16上の全
面に単結晶シリコン膜を形成し、この単結晶シリコン膜
に抵抗値を低減するｎ型不純物を導入するか否かで形成
する。前述したように、高抵抗負荷素子18Bは、前記第
８図に符号18Bを符した二点鎖線で囲まれた領域内に形
成される。電源電圧用配線18A及び配線18Dは、高抵抗負
荷素子18B以外の領域に形成される。半導体領域18C、高
抵抗負荷素子18Bの形成領域内であって、第８図に符号1
8Cを符した三点鎖線で囲まれた領域外に形成される。

なお、本発明は、ｐ型の半導体領域18Cを、そのｐ型不
純物と基準電圧用配線18Aのｎ型不純物との拡散速度差
を利用して形成することもできる。つまり、まず、第８
図に符号18Bを符した二点鎖線で囲まれた領域内に不純
物導入用マスクをノンドープの単結晶シリコン膜上に形
成する。次に、不純物導入用マスクを用いて、電源電圧
用配線18A及び配線18Dを形成するｎ型不純物、半導体領
域18Cを形成するｐ型不純物の夫々を多結晶シリコン膜
に導入する。ｐ型不純物はｎ型不純物よりも拡散速度が
速い。この結果、不純物導入用マスク下に、ｉ型の高抵
抗負荷素子18Bが形成され、電源電圧用配線18A、配線18
Dの夫々と高抵抗負荷素子18との間に、それらに対して
自己整合的にｐ型の半導体領域18Cが形成される。

次に、電源電圧用配線18A、高抵抗負荷素子18B、ｐ型の
半導体領域18C、配線18Dの夫々の上部に層間絶縁膜19を
形成する。そして、前記中間導電層15B上に接続孔20を
形成する。

この後、前記第３図及び第４図に示すように、層間絶縁
膜19上に相補型データ線（Ｄ）21を形成する。相補型デ
ータ線21は、接続孔20及び中間導電層15Bを通して、転
送用MISFETQsの一方の半導体領域12と電気的に接続され
る。

これら一連の製造工程を施すことにより、本実施例のSR
AMは完成する。なお、この後に、パッシベーション膜等
の保護膜を形成してもよい。

〔実施例II〕

本実施例IIは、前記実施例ＩのメモリセルＭを構成する
駆動用、転送用MISFETQd,Qsの夫々において、ゲート絶
縁膜７の絶縁耐圧の向上、製造上の汚染を低減した本発
明の他の実施例である。

本発明の実施例IIであるSRAMのメモリセルを第17図（所
定の製造工程における要部断面図）で示す。

本実施例IIのメモリセルＭは、次のように形成される。

まず、ゲート絶縁膜７上にゲート電極９を形成した後、
不純物導入用マスク22を形成する。不純物導入用マスク
22は、転送用MISFETQs形成領域を覆うように形成される
と共に、駆動用MISFETQdのゲート電極９上に、それに比
べてチャネル長方向の寸法が小さい寸法で形成される。

次に、第17図に示すように、不純物導入用マスク22を用
い、それに対して自己整合的に半導体領域8A、8B、６の
夫々を形成する。半導体領域8A、8B、６の夫々を形成す
るｎ型又はｐ型の不純物は、400〜500［KeV］程度の高
エネルギのイオン打込みを用い、ゲート電極９を通して
ウエル領域２の主面部に導入される。

このように、駆動用MISFETQd及び転送用MISFETQs形成領
域において、夫々のゲート絶縁膜７上にゲート電極９を
形成した後、ゲート電極９上に不純物導入用マスク22を
形成し、それを用いて不純物を導入して半導体領域8A、
8B、６の夫々を形成することにより、ゲート絶縁膜７上
に不純物導入用マスク22を直接形成することがなくなる
ので、不純物導入用マスク22（例えば、フォトレジスト
膜）の形成にともなうゲート絶縁膜７の汚染（重金
属）、絶縁膜耐圧の劣化を低減することができる。

〔実施例III〕

本実施例IIIは、前記実施例ＩのメモリセルＭを構成す
る駆動用MISFETQdにおいて、ゲート電極９と、ソース、
ドレイン領域である半導体領域8A及び8Bの夫々との製造
上のマスク合せ精度を向上した本発明の他の実施例であ
る。

本発明の実施例IIIであるSRAMのメモリセルを第18図
（所定の製造工程における要部断面図）で示す。

本実施例IIIのメモリセルＭは、次のように形成され
る。

まず、ゲート絶縁膜７上に不純物導入用マスク22Aを形
成する。不純物導入用マスク22Aは、転送用MISFETQs形
成領域を覆うように形成されると共に、駆動用MISFETQd
のゲート電極９に比べてチャネル長方向の寸法が小さい
寸法で形成される。この不純物導入用マスク22Aは、耐
酸化性を有する例えば窒化シリコン膜で形成する。

次に、不純物導入用マスク22Aを用い、それに対して自
己整合的に半導体領域8A、8B、６の夫々を形成する。

次に、第18図に示すように、不純物導入用マスク22Aを
用いて、それ以外の部分つまり半導体領域8A及び8Bの主
面部を酸化し、ゲート絶縁膜７よりも厚い膜厚の絶縁膜
7Bを形成する。絶縁膜7Bは、ゲート絶縁膜７との境界部
分に、つまり、半導体領域8A及び8Bのチャネル形成領域
側の端部に段差を形成するようになっている。

このように、不純物導入用マスク22Aを用い、特に、駆
動用MISFETQdのソース、ドレイン領域である半導体領域
8A及び8Bを形成すると共に、チャネル形成領域側の半導
体領域8A及び8Bの端部に段差を形成することにより、半
導体領域8A及び8Bが形成された位置を明確にし、その位
置にゲート電極９を形成することができるので、ゲート
電極９の製造工程におけるマスク合せ精度を向上するこ
とができる。

なお、本発明は、半導体領域8A、8Bを形成する前に、不
純物導入用マスク22Aでゲート絶縁膜７によりも厚い膜
厚の絶縁膜7Bを形成することもできる。

また、本発明は、不純物導入用マスク22Aをエッチング
用マスクとして用い、ウエル領域２の一部をエッチング
することで前記段差を形成することもできる。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。

例えば、本発明は、前記第２ワード線（Wa）15Cをデー
タ線（Ｄ）21上に、アルミニウム膜等の導電層で構成し
てもよい。

また、本発明は、ｐチャネルMISFETからなる負荷素子と
駆動用MISFETとでフリップフロップ回路を構成するメモ
リセルを備えたSRAMに適用することができる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば、次のと
おりである。

SRAMにおいて、メモリセルの情報蓄積用容量素子を構成
するMISFETの少なくともドレイン領域を、ゲート電極に
比べてチャネル長方向の寸法が小さい不純物導入用マス
クで形成した第１半導体領域で構成し、この第１半導体
領域に沿って第１半導体領域と反対導電型の高不純物濃
度の第２半導体領域を構成し、この第２半導体領域及び
チャネル形成領域下に、前記第１半導体領域と反対導電
型の高不純物濃度の第３半導体領域を構成することによ
り、ゲート電極と第１半導体領域とのミラー容量を増加
し、かつ前記第１半導体領域と第２半導体領域とのpn接
合容量を増加できるので、ソフトエラーを防止すること
ができると共に、MISFETのチャネル形成領域の不純物濃
度に影響しない位置に第３半導体領域で少数キャリアに
対するポテンシャルバリア領域を構成できるので、さら
にソフトエラーを防止し、かつしきい値電圧の変動を低
減して電気的信頼性を向上することができる。

また、SRAMにおいて、メモリセルを構成するMISFETのド
レイン領域を、ゲート電極に比べてチャネル長方向の寸
法が小さい不純物導入用マスクで形成した第１半導体領
域、及び第１半導体領域の主面部に形成されたそれと同
一導電型の低不純物濃度の第２半導体領域とで構成し、
少なくともドレイン領域である第１半導体領域に沿って
第１半導体領域と反対導電型の高不純物濃度の第３半導
体領域を構成することにより、ゲート電極と第１及び第
２半導体領域とのミラー容量を増加し、かつ第１半導体
領域と第３半導体領域とのpn接合容量を増加できるの
で、ソフトエラーを防止することができると共に、第１
半導体領域でドレイン領域近傍の電界強度を弱め、しき
い値電圧の経時的な劣化を防止することができる。

また、SRAMにおいて、メモリセルを構成する第1MISFET
の少なくともドレイン領域を高不純物濃度の第１半導体
領域と、第１半導体領域の主面部に形成されたそれと同
一導電型の低不純物濃度の第２半導体領域とで構成し、
第2MISFETの少なくともドレイン領域を、高不純物濃度
の第３半導体領域と、該第３半導体領域とチャネル形成
領域との間に設けられた第３半導体領域と同一導電型の
低不純物濃度の第４半導体領域で構成することにより、
第１、第2MISFETの夫々は、ドレイン領域近傍の電界強
度を弱め、しきい値電圧の経時的な変動を低減すること
ができると共に、実効チャネル長を確保できるので、メ
モリセル面積を縮小し、SRAMの集積度を向上することが
できる。

また、MISFETのソース又はドレイン領域に、ゲート電極
と同一導電層で形成される配線が接続される半導体集積
回路装置において、ソース、ドレイン領域を形成した後
に、ゲート絶縁膜を介してゲート電極を形成すると共
に、ゲート絶縁膜に形成された接続孔を通して、ソース
又はドレイン領域に接続する配線を形成することによ
り、前記接続孔と配線との製造工程におけるマスク合せ
余裕度をなくすことができるので、メモリセル面積を縮
小し、SRAMの集積度を向上することができる。

【図面の簡単な説明】

第１図は、本発明の実施例ＩであるSRAMのメモリセルア
レイを示す等価回路図、第２図は、第１図に示すメモリセルの等価回路図、第３図は、本発明の実施例ＩであるSRAMのメモリセルを
示す要部平面図、第４図は、第３図のIV−IV線で切った断面図、第５図乃至第８図は、前記第３図に示すメモリセルの所
定の製造工程における要部平面図、第９図は、本発明の実施例Ｉにおける電荷蓄積量とソフ
トエラーの発生率との関係図、第10図乃至第16図は、本発明の実施例ＩであるSRAMのメ
モリセルの各製造工程毎の要部断面図、第17図は、本発明の実施例IIであるSRAMのメモリセルの
所定の製造工程における要部断面図、第18図は、本発明の実施例IIIであるSRAMのメモリセル
の所定の製造工程における要部断面図である。図中、２…ウエル領域、７…ゲート絶縁膜、９…ゲート
電極、9A,15C,W,Wa…ワード線、15A,Vss…基準電圧用配
線、5,6,8A,8B,10,12,18C…半導体領域、13,16…層間絶
縁膜、7A,14A,14B,17…接続孔、18B,R…高抵抗負荷素
子、18A,Vcc…電源電圧用配線、21,D…データ線、22,22
A…不純物導入用マスク、Qs…転送用MISFET、Qd…駆動
用MISFET、Ｃ…情報蓄積用容量素子である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１Ｍ (72)発明者池田修二東京都小平市上水本町1450番地株式会社日立製作所武蔵工場内 (72)発明者松田望東京都小平市上水本町1448番地日立超エル・エス・アイエンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】他の領域と電気的に分離された第１導電型
の第１半導体領域の主面に、MISFETで構成されるメモリ
セルを有する、記憶機能を備えた半導体集積回路装置に
おいて、前記MISFETのソース及びドレイン領域を、ゲー
ト電極に比べてチャネル長方向の寸法が小さな不純物導
入用マスクを用い、該不純物導入用マスクに対して自己
整合的に前記第１半導体領域の主面部に形成した第２導
電型の第２半導体領域で構成し、該第２半導体領域に沿
った前記第１半導体領域の主面部に、前記不純物導入用
マスクを用い、該不純物導入用マスクに対して自己整合
的で、前記第１半導体領域よりも高不純物濃度の第１導
電型の第３半導体領域を構成し、該第３半導体領域及び
チャネル形成領域下の前記第１半導体領域の主面部に、
前記第１半導体領域よりも高不純物濃度の第１導電型の
第４半導体領域を構成したことを特徴とする半導体集積
回路装置。
【請求項２】前記MISFETのゲート電極は、前記ソース領
域又はドレイン領域である第２半導体領域に重ね合わ
せ、情報となる電荷蓄積量を増加するように構成したこ
とを特徴とする特許請求の範囲第１項に記載の半導体集
積回路装置。
【請求項３】前記第２半導体領域又は第３半導体領域
は、ゲート電極形成前に、前記不純物導入用マスクを用
い、不純物を導入することで形成されることを特徴とす
る特許請求の範囲第１項に記載の半導体集積回路装置。
【請求項４】前記第２半導体領域又は第３半導体領域
は、ゲート電極形成後に、該ゲート電極上に前記不純物
導入用マスクを形成し、該不純物導入用マスクを用い、
それから露出するゲート電極を通して不純物を導入する
ことで形成されることを特徴とする特許請求の範囲第１
項に記載の半導体集積回路装置。
【請求項５】前記不純物導入用マスクは、前記第２半導
体領域及び第３半導体領域を形成する前、若しくは形成
した後に、それ以外の露出する第１半導体領域の主面を
酸化する酸化用マスクとして使用されることを特徴とす
る特許請求の範囲第１項に記載の半導体集積回路装置。
【請求項６】前記不純物導入用マスクは、前記第２半導
体領域及び第３半導体領域を形成した後に、除去される
ことを特徴とする特許請求の範囲第１項乃至第５項に記
載の夫々の半導体集積回路装置。
【請求項７】前記第３半導体領域は、前記第２半導体領
域とのpn接合容量を増加させ、情報となる電荷蓄積量を
増加させることを特徴とする特許請求の範囲第１項に記
載の半導体集積回路装置。
【請求項８】前記第４半導体領域は、前記第１半導体領
域内の少数キャリアに対するポテンシャルバリア領域を
構成することを特徴とする特許請求の範囲第１項乃至第
７項に記載の夫々の半導体集積回路装置。
【請求項９】前記第３半導体領域又は第４半導体領域
は、MISFETのチャネル形成領域の不純物濃度に影響を及
ぼさない位置に構成されていることを特徴とする特許請
求の範囲第１項乃至第８項に記載の夫々の半導体集積回
路装置。
【請求項１０】前記MISFETは、スタチック型ランダムア
クセスメモリのメモリセルを構成する駆動用MISFETであ
ることを特徴とする特許請求の範囲第１項乃至第９項に
記載の夫々の半導体集積回路装置。
【請求項１１】他の領域と電気的に分離された第１導電
型の第１半導体領域の主面に、MISFETで構成されるメモ
リセルを有する、記憶機能を備えた半導体集積回路装置
において、前記MISFETのソース及びドレイン領域を、ゲ
ート電極に比べてチャネル長方向の寸法が小さな不純物
導入用マスクを用い、該不純物導入用マスクに対して自
己整合的に前記第１半導体領域の主面部に形成した第２
導電型の第２半導体領域、及び該第２半導体領域の主面
部に設けた第２導電型で第２半導体領域よりも高不純物
濃度の第３半導体領域で構成し、前記第２半導体領域に
沿った前記第１半導体領域の主面部に、前記不純物導入
用マスクを用い、該不純物導入用マスクに対して自己整
合的で、前記第１半導体領域よりも高不純物濃度の第１
導電型の第４半導体領域を構成したことを特徴とする半
導体集積回路装置。
【請求項１２】前記MISFETのソース及びドレイン領域
は、前記第２半導体領域及び第３半導体領域からなるダ
ブルドレイン構造で構成されることを特徴とする特許請
求の範囲第11項に記載の半導体集積回路装置。
【請求項１３】前記MISFETの第４半導体領域及びチャネ
ル形成領域下の前記第１半導体領域の主面部には、前記
第１半導体領域よりも高不純物濃度の第１導電型の第５
半導体領域が構成されていることを特徴とする特許請求
の範囲第11項又は第12項に記載の半導体集積回路装置。
【請求項１４】他の領域と電気的に分離された第１導電
型の第１半導体領域の主面に、第1MISFET及び第2MISFET
で構成されるメモリセルを有する、記憶機能を備えた半
導体集積回路装置において、前記第1MISFETのソース及
びドレイン領域を、ゲート電極に比べてチャネル長方向
の寸法が小さな不純物導入用マスクを用い、該不純物導
入用マスクに対して自己整合的に前記第１半導体領域の
主面部に形成した第２導電型の第２半導体領域、及び該
第２半導体領域の主面部に設けた第２導電型で第２半導
体領域よりも高不純物濃度の第３半導体領域で構成し、
前記第2MISFETのソース及びドレイン領域を、ゲート電
極に対して自己整合的に前記第１半導体領域の主面部に
形成した第２導電型の第４半導体領域、及び該第４半導
体領域とチャネル形成領域との間の第１半導体領域の主
面部に設けた第２導電型で前記第４半導体領域よりも低
不純物濃度の第５半導体領域で構成したことを特徴とす
る半導体集積回路装置。
【請求項１５】前記第1MISFETのソース及びドレイン領
域は、第２半導体領域及び第３半導体領域からなるダブ
ルドレイン構造で構成され、前記第2MISFETのソース及
びドレイン領域は、第４半導体領域及び第５半導体領域
からなるLDD構造で構成されていることを特徴とする特
許請求の範囲第14項に記載の半導体集積回路装置。
【請求項１６】前記第1MISFETの第２半導体領域に沿っ
た前記第１半導体領域の主面部には、前記不純物導入用
マスクを用い、該不純物導入用マスクに対して自己整合
的で、前記第１半導体領域よりも高不純物濃度で形成さ
れた第１導電型の第６半導体領域が構成されていること
を特徴とする特許請求の範囲14項に記載の半導体集積回
路装置。
【請求項１７】前記第1MISFETの第６半導体領域及びチ
ャネル形成領域下の前記第１半導体領域の主面部には、
前記第１半導体領域よりも高不純物濃度の第１導電型の
第７半導体領域が構成されていることを特徴とする特許
請求の範囲第16項に記載の半導体集積回路装置。
【請求項１８】MISFETのソース領域又はドレイン領域
に、ゲート電極と同一製造工程で形成される配線が接続
された半導体集積回路装置の製造方法において、ゲート
電極形成領域の基板主面上に、ゲート電極に比べてチャ
ネル長方向の寸法が小さな不純物導入用マスクを形成す
る工程と、該不純物導入用マスクを用い、該不純物導入
用マスクに対して自己整合的に基板主面部にソース領域
及びドレイン領域を形成する工程と、該ソース領域、ド
レイン領域間の基板主面上に、ゲート絶縁膜を介してゲ
ート電極を形成すると共に、ソース又はドレイン領域上
のゲート絶縁膜に形成された接続孔を通して、前記ゲー
ト電極と同一製造工程で、ソース又はドレイン領域に接
続する前記配線を形成する工程とを備えたことを特徴と
する半導体集積回路装置の製造方法。