JP2534314B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F11/00—Error detection; Error correction; Monitoring
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- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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Description
【発明の詳細な説明】 〔概 要〕 半導体集積回路、特にDMACに関し、 試験効率の改善を図ることを目的とし、 チップ内部に設けられた内部データバスと、該内部デ
ータバスに乗せられたチップ外部からの入力データに対
応した応答データを発生する応答データ発生手段と、該
応答データ発生手段で発生した応答データを保持すると
共に、該応答データを所定のタイミング信号に同期して
前記内部データバスに乗せる第１の保持手段と、前記所
定のタイミング信号に同期して前記内部データバス上に
乗せられた前記応答データを取り込んで保持する第２の
保持手段と、内部データバスに乗せられたチップ外部か
らの所定のテストデータを取り込んで保持する第３の保
持手段と、第２および第３の保持手段に保持された各々
のデータを比較し、データの一致を判定する判定手段
と、該判定手段の判定結果をチップ外部に出力する出力
手段と、を備えたことを特徴とする。
ータバスに乗せられたチップ外部からの入力データに対
応した応答データを発生する応答データ発生手段と、該
応答データ発生手段で発生した応答データを保持すると
共に、該応答データを所定のタイミング信号に同期して
前記内部データバスに乗せる第１の保持手段と、前記所
定のタイミング信号に同期して前記内部データバス上に
乗せられた前記応答データを取り込んで保持する第２の
保持手段と、内部データバスに乗せられたチップ外部か
らの所定のテストデータを取り込んで保持する第３の保
持手段と、第２および第３の保持手段に保持された各々
のデータを比較し、データの一致を判定する判定手段
と、該判定手段の判定結果をチップ外部に出力する出力
手段と、を備えたことを特徴とする。
本発明は、半導体集積回路に関し、特に、DMAC（dire
ct memory access controller）に係り、試験効率の改
善を意図した半導体集積回路に関する。
ct memory access controller）に係り、試験効率の改
善を意図した半導体集積回路に関する。
高速CRT端末やハードディスクおよびフロッピィディ
スクなどの入出力機器を使用したシステムでは、大量の
データ転送が発生するが、これをプログラム入出力（pr
ogrammable input output:PIO）方式によって逐次ソフ
トウエア処理していたのでは、高速の転送が期待できな
い。このような大量のデータ転送には、一般的に、DMA
（direct memory access）転送方式が採られる。
スクなどの入出力機器を使用したシステムでは、大量の
データ転送が発生するが、これをプログラム入出力（pr
ogrammable input output:PIO）方式によって逐次ソフ
トウエア処理していたのでは、高速の転送が期待できな
い。このような大量のデータ転送には、一般的に、DMA
（direct memory access）転送方式が採られる。
DMA転送方式は、データ転送に先立ってCPUがDMAC内部
のレジスタに転送元先頭アドレス、転送先先頭アドレ
ス、転送語数をセットして駆動をかけると、後は、DMAC
が入出力機器の転送要求に応じてデータの転送を実行す
るもので、データの転送と同時に、転送元アドレス、転
送先アドレス、転送語数計算、転送終了判断などの処理
をDMAC内部で並行処理するため、高速のデータ転送が行
える。また、CPUはデータ転送の間、他の処理に専念で
きるのでシステム全体の処理能力が増大する。
のレジスタに転送元先頭アドレス、転送先先頭アドレ
ス、転送語数をセットして駆動をかけると、後は、DMAC
が入出力機器の転送要求に応じてデータの転送を実行す
るもので、データの転送と同時に、転送元アドレス、転
送先アドレス、転送語数計算、転送終了判断などの処理
をDMAC内部で並行処理するため、高速のデータ転送が行
える。また、CPUはデータ転送の間、他の処理に専念で
きるのでシステム全体の処理能力が増大する。
一方、LSIの高集積化に伴って、DMACでも内部機能の
向上が図られてきており、内部のランダムロジックは益
々複雑化してきた。そこで、内部の複雑なロジック機能
を、規則的なAND平面とOR平面に展開し直して、設計の
容易化を図るいわゆるPLA（programmable logic arra
y）化したDMACが試みられている。
向上が図られてきており、内部のランダムロジックは益
々複雑化してきた。そこで、内部の複雑なロジック機能
を、規則的なAND平面とOR平面に展開し直して、設計の
容易化を図るいわゆるPLA（programmable logic arra
y）化したDMACが試みられている。
しかしながら、このような従来のDMACにあっては、高
集積化による機能の充実、PLA化による設計の容易化、
といった面ではほぼ満足のいくものが得られる反面、試
験効率の面で問題があった。
集積化による機能の充実、PLA化による設計の容易化、
といった面ではほぼ満足のいくものが得られる反面、試
験効率の面で問題があった。
すなわち、DMACの試験の実際は、例えばDMACの各端子
と試験装置とを接続し、試験データをDMACに与えた後、
この試験データに応答してDMAC内部で発生した応答デー
タを読み出し、試験装置でこの応答データと期待データ
との一致をとることによって行われるが、DMACの機能向
上に伴ってその試験データ数が増大する傾向にあり、１
つのデータに係る試験サイクルが比較的に多サイクルを
要する従来のDMACでは試験効率が悪いといった未解決の
課題があった。
と試験装置とを接続し、試験データをDMACに与えた後、
この試験データに応答してDMAC内部で発生した応答デー
タを読み出し、試験装置でこの応答データと期待データ
との一致をとることによって行われるが、DMACの機能向
上に伴ってその試験データ数が増大する傾向にあり、１
つのデータに係る試験サイクルが比較的に多サイクルを
要する従来のDMACでは試験効率が悪いといった未解決の
課題があった。
第４図は、従来のDMACにおける試験時のタイミングチ
ャートである。第４図において、φ１、φ２はクロック
信号、M2−０は試験装置からDMACに入力されるスレーブ
ライト（Ｗ）及びスレーブリード（Ｒ）命令、ADRS BU
SはDMACと試験装置とを接続する外部アドレスバス、DAT
A BUSはDMACと試験装置とを接続する外部データバス、
data busはDMAC内部の内部データバス、STmemはDMAC内
部のファンクショナル・メモリとして機能するデータ保
持メモリ、out LTはデータ保持メモリのデータを一時
的に保持し、必要に応じて内部データバスに乗せる出力
ラッチである。
ャートである。第４図において、φ１、φ２はクロック
信号、M2−０は試験装置からDMACに入力されるスレーブ
ライト（Ｗ）及びスレーブリード（Ｒ）命令、ADRS BU
SはDMACと試験装置とを接続する外部アドレスバス、DAT
A BUSはDMACと試験装置とを接続する外部データバス、
data busはDMAC内部の内部データバス、STmemはDMAC内
部のファンクショナル・メモリとして機能するデータ保
持メモリ、out LTはデータ保持メモリのデータを一時
的に保持し、必要に応じて内部データバスに乗せる出力
ラッチである。
試験データの書き込み サイクル（イ）において、試験装置は、M2−０をＷに
セットし、サイクル（ロ）において、書き込みアドレス
を転送するとともに、ｎ番目の書き込みデータ（試験デ
ータ）を転送する。サイクル（ハ）において、ｎ番目の
書き込みデータは、data busに取り込まれ、このデー
タは同サイクルでPre（プリチャージ）期間となってい
るSTmemに書き込まれる。
セットし、サイクル（ロ）において、書き込みアドレス
を転送するとともに、ｎ番目の書き込みデータ（試験デ
ータ）を転送する。サイクル（ハ）において、ｎ番目の
書き込みデータは、data busに取り込まれ、このデー
タは同サイクルでPre（プリチャージ）期間となってい
るSTmemに書き込まれる。
試験データの読み出し サイクル（ニ）において、STmemがDis（ディスチャー
ジ）期間に入ると、試験装置からの読み出しアドレスで
指定されたSTmem内のデータ（例えば、ｎ番目のデー
タ）が取り出され、out LTに保持される。サイクル
（ホ）において、保持されたデータ（Ｒデータｎ）はda
ta busに乗せられ、サイクル（ヘ）においてDATA BUS
に乗せられる。
ジ）期間に入ると、試験装置からの読み出しアドレスで
指定されたSTmem内のデータ（例えば、ｎ番目のデー
タ）が取り出され、out LTに保持される。サイクル
（ホ）において、保持されたデータ（Ｒデータｎ）はda
ta busに乗せられ、サイクル（ヘ）においてDATA BUS
に乗せられる。
このように、従来のDMACにあっては、１つの試験デー
タを書き込んでDATA BUS上に読み出すまでに少なくと
も（イ）〜（ヘ）までの６サイクルを要し、試験効率の
悪いものであった。
タを書き込んでDATA BUS上に読み出すまでに少なくと
も（イ）〜（ヘ）までの６サイクルを要し、試験効率の
悪いものであった。
本発明は、このような問題点に鑑みてなされたもの
で、試験機能の一部をDMACに受け持たせることにより、
DMACから試験装置へのデータの読み出しを不要にして試
験効率の改善を図ることを目的としている。
で、試験機能の一部をDMACに受け持たせることにより、
DMACから試験装置へのデータの読み出しを不要にして試
験効率の改善を図ることを目的としている。
第１図は本発明の半導体集積回路の原理ブロック図を
示す。
示す。
本発明は、第１図において、チッブ内部に設けられた
内部データバス１と、該内部データバス１に乗せられた
チップ外部からの入力データに対応した応答データを発
生する応答データ発生手段２と、該応答データ発生手段
２で発生した応答データを保持すると共に、該応答デー
タを所定のタイミング信号に同期して前記内部データバ
ス１に乗せる第１の保持手段３と、前記所定のタイミン
グ信号に同期して前記内部データバス１上に乗せられた
前記応答データを取り込んで保持する第２の保持手段４
と、内部データバス１に乗せられたチッブ外部からの所
定のテストデータを取り込んで保持する第３の保持手段
５と、第２および第３の保持手段４、５に保持された各
々のデータを比較し、データの一致を判定する判定手段
６と、該判定手段６の判定結果をチップ外部に出力する
出力手段７と、を備えたことを特徴とする。
内部データバス１と、該内部データバス１に乗せられた
チップ外部からの入力データに対応した応答データを発
生する応答データ発生手段２と、該応答データ発生手段
２で発生した応答データを保持すると共に、該応答デー
タを所定のタイミング信号に同期して前記内部データバ
ス１に乗せる第１の保持手段３と、前記所定のタイミン
グ信号に同期して前記内部データバス１上に乗せられた
前記応答データを取り込んで保持する第２の保持手段４
と、内部データバス１に乗せられたチッブ外部からの所
定のテストデータを取り込んで保持する第３の保持手段
５と、第２および第３の保持手段４、５に保持された各
々のデータを比較し、データの一致を判定する判定手段
６と、該判定手段６の判定結果をチップ外部に出力する
出力手段７と、を備えたことを特徴とする。
本発明では、試験装置からDMACに対して入力データを
与えた後、その入力データに対応した期待データを与え
るだけで、DMACから、入力データに対応して応答データ
発生手段で発生した応答データと、期待データとの比較
結果が出力される。
与えた後、その入力データに対応した期待データを与え
るだけで、DMACから、入力データに対応して応答データ
発生手段で発生した応答データと、期待データとの比較
結果が出力される。
したがって、外部の試験装置では、データの比較判定
を行う必要がないので、DMACに対するデータの入力だけ
に専念すればよく、試験効率が著しく改善される。
を行う必要がないので、DMACに対するデータの入力だけ
に専念すればよく、試験効率が著しく改善される。
以下、本発明を図面に基づいて説明する。
第２、３図は本発明に係る半導体集積回路の一実施例
を示す図である。
を示す図である。
まず、構成を説明する。第２図において、11はDMACで
あり、DMAC11は、図示しない入出力バッファを介して外
部データバスに接続される内部データバスdata bus
と、入出力ポートの各々に入力ラッチin LT（但し、in
LT1およびin LT2の２つよりなる）および出力ラッチ
out LTが接続され、これらin LTおよびout LTを介し
て上記data busに接続されるファンクショナル・メモ
リとして機能するメモリユニット（例えば、3000byte程
度）STmemと、制御信号S1が入力されると、data bus上
のデータ（テストデータ）をストアするバイトカウント
レジスタBCRと、制御信号S2が入力されるとBCRにストア
されたデータをラッチするテンポラリラッチTLTと、制
御信号S3が入力されるとdata bus上のデータ（out LT
からのデータ）をラッチするオフセットラッチOLTと、T
LTにラッチされたデータからOLT内にラッチされたデー
タ（あるいはこの逆に）減算処理する演算処理ユニット
ALUと、ALUの減算結果を示すゼロ演出信号MZERO（通常
“L"レベル、減算結果が０でないとき“H"レベル）を出
力するゼロ検出回路13と、制御信号S4が入力されたと
き、そのときのMZEROのレベルに応じたエラー信号SERR
（MZERO＝“H"のとき、SERRアクティブ）を出力するエ
ラー信号生成回路14と、転送元および転送先アドレスや
転送語数などの転送データに関する各種の情報が格納さ
れる複数のレジスタを有するとともに、必要に応じて入
力される高速スレーブライト指定情報HRIを格納するモ
ード指定レジスタを有し、また、比較判定結果PCLを外
部に通知するための判定結果レジスタなどを有するレジ
スタユニット15と、所定のマイクロプログラムが格納さ
れたマイクロROMを内部に有し、上記レジスタユニット1
5内のモード指定レジスタ内の情報（HRI）を参照して本
プログラムを起動させ、所定のタイミングで各種制御信
号S1〜S5をシーケンシャルに出力するとともに、SERRを
取り込んでレジスタユニット15の判定結果レジスタに格
納するための判定結果情報ERIを生成するマイクロシー
ケンサ16と、を含んで構成されている。なお、S5はマイ
クロシーケンサ16から出力される制御信号の１つでSTme
mの書き込み（Pre:プリチャージ）や読出し（Dis:ディ
スチャージ）を制御したり、また、in LTおよびout L
Tのラッチタイミングを制御したりする。
あり、DMAC11は、図示しない入出力バッファを介して外
部データバスに接続される内部データバスdata bus
と、入出力ポートの各々に入力ラッチin LT（但し、in
LT1およびin LT2の２つよりなる）および出力ラッチ
out LTが接続され、これらin LTおよびout LTを介し
て上記data busに接続されるファンクショナル・メモ
リとして機能するメモリユニット（例えば、3000byte程
度）STmemと、制御信号S1が入力されると、data bus上
のデータ（テストデータ）をストアするバイトカウント
レジスタBCRと、制御信号S2が入力されるとBCRにストア
されたデータをラッチするテンポラリラッチTLTと、制
御信号S3が入力されるとdata bus上のデータ（out LT
からのデータ）をラッチするオフセットラッチOLTと、T
LTにラッチされたデータからOLT内にラッチされたデー
タ（あるいはこの逆に）減算処理する演算処理ユニット
ALUと、ALUの減算結果を示すゼロ演出信号MZERO（通常
“L"レベル、減算結果が０でないとき“H"レベル）を出
力するゼロ検出回路13と、制御信号S4が入力されたと
き、そのときのMZEROのレベルに応じたエラー信号SERR
（MZERO＝“H"のとき、SERRアクティブ）を出力するエ
ラー信号生成回路14と、転送元および転送先アドレスや
転送語数などの転送データに関する各種の情報が格納さ
れる複数のレジスタを有するとともに、必要に応じて入
力される高速スレーブライト指定情報HRIを格納するモ
ード指定レジスタを有し、また、比較判定結果PCLを外
部に通知するための判定結果レジスタなどを有するレジ
スタユニット15と、所定のマイクロプログラムが格納さ
れたマイクロROMを内部に有し、上記レジスタユニット1
5内のモード指定レジスタ内の情報（HRI）を参照して本
プログラムを起動させ、所定のタイミングで各種制御信
号S1〜S5をシーケンシャルに出力するとともに、SERRを
取り込んでレジスタユニット15の判定結果レジスタに格
納するための判定結果情報ERIを生成するマイクロシー
ケンサ16と、を含んで構成されている。なお、S5はマイ
クロシーケンサ16から出力される制御信号の１つでSTme
mの書き込み（Pre:プリチャージ）や読出し（Dis:ディ
スチャージ）を制御したり、また、in LTおよびout L
Tのラッチタイミングを制御したりする。
また、上記in LTは、DMAC11に乗せられたチップ外部
からのデータを、制御信号S5に従ってラッチし、STmem
は、書込み期間（Pre期間）のときにin LTにラッチさ
れたデータを制御信号S5に従って保持すると共に、読み
出し期間（Dis期間）のときにin LTにラッチされたデ
ータに対応した応答データを制御信号S5に従って読み出
すものであり、制御信号S5は発明の要旨に記載の所定の
タイミング信号に相当し、また、in LT及びSTmemは応
答データ発生手段としての機能を有している。さらに、
上記out LTは第１の手段としての機能を有し、BCRは第
３の保持手段としての機能を有し、ALU、ゼロ検出回路1
3およびエラー信号生成回路14は判定手段としての機能
を有し、マイクロシーケンサ16およびレジスタユニット
15は出力手段としての機能を有している。なお、本実施
例では、応答データ発生手段をファンクショナル・メモ
リ（STmem）で実現しているが、これは、DMACの機能追
加や変更等に柔軟に対処するための好ましい実施態様を
示したにすぎない。機能追加や変更等を考えないのであ
れば、読み出し専用メモリを用いてもよく、又は、PLA
やハードロッジックで構成した論理回路であってもよ
い。要は、data busに乗せられたチッブ外部からの入
力データに対応した応答データを発生する機能を有して
いればよく、さらに原理的に言えば、入力データをA1と
し、応答データをG1としたとき、 G1＝ｆ（A1） …… なる関数式を満足する機能を有していればよい。
からのデータを、制御信号S5に従ってラッチし、STmem
は、書込み期間（Pre期間）のときにin LTにラッチさ
れたデータを制御信号S5に従って保持すると共に、読み
出し期間（Dis期間）のときにin LTにラッチされたデ
ータに対応した応答データを制御信号S5に従って読み出
すものであり、制御信号S5は発明の要旨に記載の所定の
タイミング信号に相当し、また、in LT及びSTmemは応
答データ発生手段としての機能を有している。さらに、
上記out LTは第１の手段としての機能を有し、BCRは第
３の保持手段としての機能を有し、ALU、ゼロ検出回路1
3およびエラー信号生成回路14は判定手段としての機能
を有し、マイクロシーケンサ16およびレジスタユニット
15は出力手段としての機能を有している。なお、本実施
例では、応答データ発生手段をファンクショナル・メモ
リ（STmem）で実現しているが、これは、DMACの機能追
加や変更等に柔軟に対処するための好ましい実施態様を
示したにすぎない。機能追加や変更等を考えないのであ
れば、読み出し専用メモリを用いてもよく、又は、PLA
やハードロッジックで構成した論理回路であってもよ
い。要は、data busに乗せられたチッブ外部からの入
力データに対応した応答データを発生する機能を有して
いればよく、さらに原理的に言えば、入力データをA1と
し、応答データをG1としたとき、 G1＝ｆ（A1） …… なる関数式を満足する機能を有していればよい。
次に、第３図の各部波形図を参照しながら回路動作を
説明する。第３図において、φ１、φ２は各々位相差が
つけられたクロック信号、M2−０はチップのテスト端子
信号を表し、この信号は外部の試験装置から３ビットで
入力され、例えば、“010"のとき高速スレーブライトモ
ード指定となり、あるいは“000"のとき、非モード指定
となる（ノーオペレーションモード）。また、ADRS BU
Sは外部アドレスバス上のアドレスデータを表し、Giはi
n LTに割当てられたアドレス、CiはBCRに割当てられた
アドレスである。DATA BUSは外部データバス上のデー
タを表し、A1、A2……はテストのための書き込みデー
タ、D1、D2……は出力期待値データである。
説明する。第３図において、φ１、φ２は各々位相差が
つけられたクロック信号、M2−０はチップのテスト端子
信号を表し、この信号は外部の試験装置から３ビットで
入力され、例えば、“010"のとき高速スレーブライトモ
ード指定となり、あるいは“000"のとき、非モード指定
となる（ノーオペレーションモード）。また、ADRS BU
Sは外部アドレスバス上のアドレスデータを表し、Giはi
n LTに割当てられたアドレス、CiはBCRに割当てられた
アドレスである。DATA BUSは外部データバス上のデー
タを表し、A1、A2……はテストのための書き込みデー
タ、D1、D2……は出力期待値データである。
今、外部の試験装置からDATA BUSに対して、ある入
力データとそれに対応した期待データとを与えた場合を
想定する。例えば、第３図におけるDATA BUS上のA
1（入力データ）とD1（期待データ）がそれらのデータ
である。入力データA1は、サイクル（ハ）で内部データ
バス（data bus）を介してin LTに保持され、期待デ
ータD1は、次のサイクル（ニ）でdata busを介してBCR
に保持される。期待データD1を保持したときのサイクル
（ニ）では、STmemはDis期間（読み出し期間）であり、
STmemは、先のサイクル（ハ）でin LTに保持された入
力データA1に対応した応答データG1を発生し、この応答
データG1は同サイクル（ニ）でout LTに保持される。
次のサイクル（ホ）において、BCR内のデータ（期待デ
ータD1）がTLTに移され、同時にdata busを介してout
LT内のデータ（応答データG1）もOLTに移される。し
たがって、DATA BUS上に乗せられた最初のデータ
（A1）を取り込むサイクル（ハ）から４サイクルを経過
した段階のサイクル（ヘ）で、応答データG1と期待デー
タD1とが揃い、これら二つのデータの比較検討が可能に
なる。そして、これらのD1およびG1は、ALUで減算（D1
−G1あるいはG1−D1）され、この減算結果に応じたMZER
Oがゼロ検出回路13から出力される。すなわち、（D1−G
1＝０）であれば、MZERO＝“L"レベル、（D1−G1≠０）
であればMZERO＝“H"レベルとなって出力される。MZERO
エラー信号生成回路14でタイミング調整された後、SERR
となってマイクロシーケンサ16に取り込まれ、マイクロ
シーケンサ16からERIとしてレジスタユニット15に出力
されレジスタユニット15内の判定結果レジスタにセット
される。判定結果レジスタの内容（すなわち、ERI）は
必要に応じて外部の装置で参照され、試験装置におい
て、in LT、STmem、outLTを含めたDMAC11の合否判定が
行われる。
力データとそれに対応した期待データとを与えた場合を
想定する。例えば、第３図におけるDATA BUS上のA
1（入力データ）とD1（期待データ）がそれらのデータ
である。入力データA1は、サイクル（ハ）で内部データ
バス（data bus）を介してin LTに保持され、期待デ
ータD1は、次のサイクル（ニ）でdata busを介してBCR
に保持される。期待データD1を保持したときのサイクル
（ニ）では、STmemはDis期間（読み出し期間）であり、
STmemは、先のサイクル（ハ）でin LTに保持された入
力データA1に対応した応答データG1を発生し、この応答
データG1は同サイクル（ニ）でout LTに保持される。
次のサイクル（ホ）において、BCR内のデータ（期待デ
ータD1）がTLTに移され、同時にdata busを介してout
LT内のデータ（応答データG1）もOLTに移される。し
たがって、DATA BUS上に乗せられた最初のデータ
（A1）を取り込むサイクル（ハ）から４サイクルを経過
した段階のサイクル（ヘ）で、応答データG1と期待デー
タD1とが揃い、これら二つのデータの比較検討が可能に
なる。そして、これらのD1およびG1は、ALUで減算（D1
−G1あるいはG1−D1）され、この減算結果に応じたMZER
Oがゼロ検出回路13から出力される。すなわち、（D1−G
1＝０）であれば、MZERO＝“L"レベル、（D1−G1≠０）
であればMZERO＝“H"レベルとなって出力される。MZERO
エラー信号生成回路14でタイミング調整された後、SERR
となってマイクロシーケンサ16に取り込まれ、マイクロ
シーケンサ16からERIとしてレジスタユニット15に出力
されレジスタユニット15内の判定結果レジスタにセット
される。判定結果レジスタの内容（すなわち、ERI）は
必要に応じて外部の装置で参照され、試験装置におい
て、in LT、STmem、outLTを含めたDMAC11の合否判定が
行われる。
このように、本実施例によれば、試験装置からDMAC11
に対して高速スレーブライト指定を行うとともに、この
ライト指定の間、試験装置からDMAC11に対して書き込み
のためのデータA1、A2……および出力期待値データD1、
D2……を入力すると、DMAC11ではA1、A2……をSTmemに
一旦書き込んで読み出した後のデータG1、G2……とD1、
D2とを比較して、その比較判定の結果を示す情報PCLがD
MAC11から試験装置に返送される。
に対して高速スレーブライト指定を行うとともに、この
ライト指定の間、試験装置からDMAC11に対して書き込み
のためのデータA1、A2……および出力期待値データD1、
D2……を入力すると、DMAC11ではA1、A2……をSTmemに
一旦書き込んで読み出した後のデータG1、G2……とD1、
D2とを比較して、その比較判定の結果を示す情報PCLがD
MAC11から試験装置に返送される。
すなわち、DMAC11に読み出しや比較判定といった試験
機能の一部を受け持たせているので、試験装置では単に
DMAC11に対するデータの書き込みのみに専念すればよ
く、このデータの書き込みに並行して上記試験機能の一
部がDMAC11で行われる。したがって、試験の効率を改善
することができ、試験時間の短縮化を図ることができ
る。特に、大規模な構成を有するDMAC等にあっては、そ
の効果は著しいものと認められる。
機能の一部を受け持たせているので、試験装置では単に
DMAC11に対するデータの書き込みのみに専念すればよ
く、このデータの書き込みに並行して上記試験機能の一
部がDMAC11で行われる。したがって、試験の効率を改善
することができ、試験時間の短縮化を図ることができ
る。特に、大規模な構成を有するDMAC等にあっては、そ
の効果は著しいものと認められる。
本発明では、DMACに試験機能の一部を受け持たせてい
るので、DMAC11から試験装置へのデータの読み出しを不
要にすることができ、また、試験装置における比較判定
も行わなくてもよい。したがって、試験の効率を改善す
ることができ、試験時間の短縮化を図ることができる。
特に、大規模なDMAC等にあってはその効果は著しいもの
と認められる。
るので、DMAC11から試験装置へのデータの読み出しを不
要にすることができ、また、試験装置における比較判定
も行わなくてもよい。したがって、試験の効率を改善す
ることができ、試験時間の短縮化を図ることができる。
特に、大規模なDMAC等にあってはその効果は著しいもの
と認められる。
第１図は本発明の原理ブロック図、 第２、３図は本発明の一実施例を示す図であり、 第２図はその要部ブロック図、 第３図はその回路動作を説明する各部波形図である。 第４図は従来のDMACの各部波形図である。 １……内部データバス、 ２……応答データ発生手段、 ３……第１の保持手段、 ４……第２の保持手段、 ５……第３の保持手段、 ６……判定手段、 ７……出力手段、 deta bus……内部データバス、 in LT……入力ラッチ（応答データ発生手段）、 STmem……メモリユニット（応答データ発生手段）、 out LT……出力ラッチ（読出し手段）、 OLT……オフセットラッチ（第２の保持手段）、 BCR……バイトカウントレジスタ（第３の保持手段）、 ALU……演算処理ユニット（判定手段）、 13……ゼロ検出回路（判定手段）、 14……エラー信号生成回路（判定手段）、 15……レジスタユニット（出力手段） 16……マイクロシーケンサ（出力手段）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 (72)発明者 田中 康浩 神奈川県川崎市中原区上小田中1015番地 富士通マイコンシステムズ株式会社内 (56)参考文献 特開 昭54−101630（ＪＰ，Ａ)
Claims (1)
- 【請求項１】チップ内部に設けられた内部データバス
と、 該内部データバスに乗せられたチップ外部からの入力デ
ータに対応した応答データを発生する応答データ発生手
段と、 該応答データ発生手段で発生した応答データを保持する
と共に、該応答データを所定のタイミング信号に同期し
て前記内部データバスに乗せる第１の保持手段と、 前記所定のタイミング信号に同期して前記内部データバ
ス上に乗せられた前記応答データを取り込んで保持する
第２の保持手段と、 内部データバスに乗せられたチップ外部からの所定のテ
ストデータを取り込んで保持する第３の保持手段と、 第２および第３の保持手段に保持された各々のデータを
比較し、データの一致を判定する判定手段と、 該判定手段の判定結果をチップ外部に出力する出力手段
と、 を備えたことを特徴とする半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093839A JP2534314B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体集積回路 |
| US07/336,152 US4980890A (en) | 1988-04-15 | 1989-04-11 | Semiconductor integrated circuit |
| EP19890303615 EP0337761A3 (en) | 1988-04-15 | 1989-04-12 | Semiconductor integrated circuit |
| KR1019890004943A KR930007677B1 (ko) | 1988-04-15 | 1989-04-14 | 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093839A JP2534314B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01265346A JPH01265346A (ja) | 1989-10-23 |
| JP2534314B2 true JP2534314B2 (ja) | 1996-09-11 |
Family
ID=14093561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63093839A Expired - Lifetime JP2534314B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4980890A (ja) |
| EP (1) | EP0337761A3 (ja) |
| JP (1) | JP2534314B2 (ja) |
| KR (1) | KR930007677B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4554311B2 (ja) * | 2004-09-17 | 2010-09-29 | 株式会社リコー | データ処理装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3751649A (en) * | 1971-05-17 | 1973-08-07 | Marcrodata Co | Memory system exerciser |
| US4404519A (en) * | 1980-12-10 | 1983-09-13 | International Business Machine Company | Testing embedded arrays in large scale integrated circuits |
| US4650975A (en) * | 1984-08-30 | 1987-03-17 | Casio Computer Co., Ltd. | IC card and an identification system thereof |
| US4674089A (en) * | 1985-04-16 | 1987-06-16 | Intel Corporation | In-circuit emulator |
| US4635261A (en) * | 1985-06-26 | 1987-01-06 | Motorola, Inc. | On chip test system for configurable gate arrays |
| JPS6267800A (ja) * | 1985-09-20 | 1987-03-27 | Hitachi Ltd | 半導体集積回路装置 |
| US4750181A (en) * | 1986-11-05 | 1988-06-07 | Rockwell International Corporation | Dynamic circuit checking apparatus using data input and output comparisons for testing the data integrity of a circuit |
-
1988
- 1988-04-15 JP JP63093839A patent/JP2534314B2/ja not_active Expired - Lifetime
-
1989
- 1989-04-11 US US07/336,152 patent/US4980890A/en not_active Expired - Lifetime
- 1989-04-12 EP EP19890303615 patent/EP0337761A3/en not_active Withdrawn
- 1989-04-14 KR KR1019890004943A patent/KR930007677B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0337761A3 (en) | 1991-07-17 |
| KR900017030A (ko) | 1990-11-15 |
| EP0337761A2 (en) | 1989-10-18 |
| US4980890A (en) | 1990-12-25 |
| KR930007677B1 (ko) | 1993-08-18 |
| JPH01265346A (ja) | 1989-10-23 |
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