JPH0486932A - メモリ障害検出方式 - Google Patents
メモリ障害検出方式Info
- Publication number
- JPH0486932A JPH0486932A JP2202978A JP20297890A JPH0486932A JP H0486932 A JPH0486932 A JP H0486932A JP 2202978 A JP2202978 A JP 2202978A JP 20297890 A JP20297890 A JP 20297890A JP H0486932 A JPH0486932 A JP H0486932A
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- signal
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- 239000000872 buffer Substances 0.000 claims abstract description 34
- 238000001514 detection method Methods 0.000 claims description 27
- 238000010586 diagram Methods 0.000 description 3
- 101100524646 Toxoplasma gondii ROM6 gene Proteins 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、ＣＰ Ｕ （Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓ
ｓｉｎｇ Ｕｎｉｔ）システムのメモリ障害検出方式に
関する。
ｓｉｎｇ Ｕｎｉｔ）システムのメモリ障害検出方式に
関する。
この種のメモリ障害検出方式は、ＣＰＵ、ＲＯＭ （Ｒ
ｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ） 、ＲＡＭ （Ｒａ
ｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ） 、メモリ障害
検出回路を備えており、メモリの障害検出を行う。この
ようなメモリ障害検出方式の一例が第３図に示されてい
る。
ｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ） 、ＲＡＭ （Ｒａ
ｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ） 、メモリ障害
検出回路を備えており、メモリの障害検出を行う。この
ようなメモリ障害検出方式の一例が第３図に示されてい
る。
第３図において、１はＣＰＵ、２はＣＰＵＩのシステム
クロックを生成する発振器、３はＣＰＬｌｌをリセット
するパワーオンリセット回路、４はアドレスバスで１６
ビツトを有す、５はデータバスで８ビツトを有す、６は
ＣＰＵ１のＯＰコードを記憶するＲＯＭ、７はＣＰＵＩ
が使用するデータの記憶用のＲＡＭ、８はＣＰＵＩがＲ
ＡＭ７ヘデータを書き込む際にパリティビットを生成す
るパリティジェネレータ、９はパリティジェネレータ８
で生成されたパリティビットを記憶するパリティビット
保持メモリ、１０はＣＰＵＩがＲＡＭ７からデータを読
み出す際に読み出しデータとパリティビット保持メモリ
９から出力されるデータよりパリティチエツクを行うパ
リティチエッカ、１１はパリティチエッカ１０から出力
される信号よりメモリの障害を検出し、障害であればＣ
ＰＵＩに割り込み信号を出力する障害検出部、１２はＲ
ＯＭ６とＲＡＭ７のチップイネーブル信号を生成するデ
コーダである。
クロックを生成する発振器、３はＣＰＬｌｌをリセット
するパワーオンリセット回路、４はアドレスバスで１６
ビツトを有す、５はデータバスで８ビツトを有す、６は
ＣＰＵ１のＯＰコードを記憶するＲＯＭ、７はＣＰＵＩ
が使用するデータの記憶用のＲＡＭ、８はＣＰＵＩがＲ
ＡＭ７ヘデータを書き込む際にパリティビットを生成す
るパリティジェネレータ、９はパリティジェネレータ８
で生成されたパリティビットを記憶するパリティビット
保持メモリ、１０はＣＰＵＩがＲＡＭ７からデータを読
み出す際に読み出しデータとパリティビット保持メモリ
９から出力されるデータよりパリティチエツクを行うパ
リティチエッカ、１１はパリティチエッカ１０から出力
される信号よりメモリの障害を検出し、障害であればＣ
ＰＵＩに割り込み信号を出力する障害検出部、１２はＲ
ＯＭ６とＲＡＭ７のチップイネーブル信号を生成するデ
コーダである。
このような構成からなる従来のメモリ障害検出方式にお
いて、メモリ障害を検出する場合、次のようにしている
。まず、ＣＰＵＩがＲＡＭ７にデータを書き込む際に、
パリティジェネレータ８でパリティビットが生成され、
パリティビット保持メモリ９に保持される。次に、ＣＰ
ＵＩがＲＡＭ７よりデータを読み出す際に、読み出しデ
ータとパリティビット保持メモリ９から出力されるデー
タより、パリティチエッカＩＯでパリティチエ７りを行
い、障害検出部１１により障害を検出する。そして、障
害であれば、障害検出部１１がＣＰＵＩに割込み信号を
出力する。
いて、メモリ障害を検出する場合、次のようにしている
。まず、ＣＰＵＩがＲＡＭ７にデータを書き込む際に、
パリティジェネレータ８でパリティビットが生成され、
パリティビット保持メモリ９に保持される。次に、ＣＰ
ＵＩがＲＡＭ７よりデータを読み出す際に、読み出しデ
ータとパリティビット保持メモリ９から出力されるデー
タより、パリティチエッカＩＯでパリティチエ７りを行
い、障害検出部１１により障害を検出する。そして、障
害であれば、障害検出部１１がＣＰＵＩに割込み信号を
出力する。
このような従来のメモリ障害検出方式には、ＣＰＵがＲ
ＡＭからデータを読み出す際にしかメモリ障害を検出で
きないという欠点がある。また、読み出したアドレスの
メモリ障害しか検出できないという欠点がある。
ＡＭからデータを読み出す際にしかメモリ障害を検出で
きないという欠点がある。また、読み出したアドレスの
メモリ障害しか検出できないという欠点がある。
本発明の目的は、このような欠点を除去し、頻繁にメモ
リのチエツクを行ってメモリ障害を検出できるメモリ障
害検出方式を提供することにある。
リのチエツクを行ってメモリ障害を検出できるメモリ障
害検出方式を提供することにある。
〔課題を解決するための手段］
本発明は、中央処理装置がデータバスおよびアドレスバ
スを介してリードオンリメモリおよびランダムアクセス
メモリを収容し、かつオペレーションコードフェッチサ
イクル中であることを示すフェッチサイクル表示信号を
出力し、デコーダが前記中央処理装置の指示によりチッ
プイネーブル信号を出力するメモリ障害検出方式におい
て、前記アドレスバスに設けられ、前記フェッチサイク
ル表示信号でディスイネーブルされる第１のアドレスバ
ッファと、 前記データバスに設けられ、前記フェッチサイクル表示
信号でディスイネーブルされるデータバスバッファと、 前記フェッチサイクル表示信号によりカウントアツプさ
れるカウンタと、 前記力うンタの出力端子に設けられ、前記フェッチサイ
クル表示信号によりイネーブルされる第２のアドレスバ
ッファと、 前記ランダムアクセスメモリのチップイネーブル入力端
子に設けられ、前記デコーダのチップイネーブル信号と
前記フェッチサイクル表示信号との論理積をとるゲート
とを有し、 前記第１および第２のアドレスバッファの出力端子を前
記ランダムアクセスメモリのチップイネーブル端子に接
続し、前記オペレーションコードフェッチサイクル中に
メモリ障害検出回路により前記ランダムアクセスメモリ
の障害検出を行うことを特徴としている。
スを介してリードオンリメモリおよびランダムアクセス
メモリを収容し、かつオペレーションコードフェッチサ
イクル中であることを示すフェッチサイクル表示信号を
出力し、デコーダが前記中央処理装置の指示によりチッ
プイネーブル信号を出力するメモリ障害検出方式におい
て、前記アドレスバスに設けられ、前記フェッチサイク
ル表示信号でディスイネーブルされる第１のアドレスバ
ッファと、 前記データバスに設けられ、前記フェッチサイクル表示
信号でディスイネーブルされるデータバスバッファと、 前記フェッチサイクル表示信号によりカウントアツプさ
れるカウンタと、 前記力うンタの出力端子に設けられ、前記フェッチサイ
クル表示信号によりイネーブルされる第２のアドレスバ
ッファと、 前記ランダムアクセスメモリのチップイネーブル入力端
子に設けられ、前記デコーダのチップイネーブル信号と
前記フェッチサイクル表示信号との論理積をとるゲート
とを有し、 前記第１および第２のアドレスバッファの出力端子を前
記ランダムアクセスメモリのチップイネーブル端子に接
続し、前記オペレーションコードフェッチサイクル中に
メモリ障害検出回路により前記ランダムアクセスメモリ
の障害検出を行うことを特徴としている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例のブロック図である。なお
、第３図の従来例と共通または対応する部分については
同一の番号で表す。
、第３図の従来例と共通または対応する部分については
同一の番号で表す。
第１図におイテ、１はＣＰＵ、２はＣＰｔＪｌのシステ
ムクロックを生成する発振器、３はＣＰＵ１をリセット
するパワーオン（ＯＮ）リセット回路、４はアドレスバ
スで１６ビツトを有す、５はデータバスで８ビツトを有
す、６はｃｐｕｉのＯＰコードを記憶するＲＯＭ、７は
ＣＰＵＩが使用するデータの記憶用のＲＡＭ、８はＣＰ
ＬＪＩがＲＡＭ７ヘデータを書き込む際にパリティビッ
トを生成するパリティジェネレータ、９はパリティジェ
ネレータ８で生成されたパリティビットを記憶するパリ
ティビット保持メモリ、１０はｃｐｕｉがＲＡＭ７から
データを読み出す際に読み出しデータとパリティビット
保持メモリ９から出力されるデータよりパリティチエツ
クを行うパリティチエッカ、１１はパリティチエッカ１
０から出力される信号よりメモリの障害を検出し、障害
であればＣＰＵ１に割り込み信号を出力する障害検出部
、１２はＲＯＭ６とＲＡＭ７のチップイネーブル信号を
生成するデコーダである。
ムクロックを生成する発振器、３はＣＰＵ１をリセット
するパワーオン（ＯＮ）リセット回路、４はアドレスバ
スで１６ビツトを有す、５はデータバスで８ビツトを有
す、６はｃｐｕｉのＯＰコードを記憶するＲＯＭ、７は
ＣＰＵＩが使用するデータの記憶用のＲＡＭ、８はＣＰ
ＬＪＩがＲＡＭ７ヘデータを書き込む際にパリティビッ
トを生成するパリティジェネレータ、９はパリティジェ
ネレータ８で生成されたパリティビットを記憶するパリ
ティビット保持メモリ、１０はｃｐｕｉがＲＡＭ７から
データを読み出す際に読み出しデータとパリティビット
保持メモリ９から出力されるデータよりパリティチエツ
クを行うパリティチエッカ、１１はパリティチエッカ１
０から出力される信号よりメモリの障害を検出し、障害
であればＣＰＵ１に割り込み信号を出力する障害検出部
、１２はＲＯＭ６とＲＡＭ７のチップイネーブル信号を
生成するデコーダである。
１３はＣＰＵＩがＯＰコードフェッチサイクル中である
ことを示すフェッチサイクル表示信号、１４はフェッチ
サイクル表示信号１３によりディスイネーブルされるア
ドレスバスバッファＡ１１５はフェッチサイクル表示信
号１３によりイネーブルされるアドレスバスバッファＢ
である。そして、アドレスバスバッファＡ１４とアドレ
スバスバッファＢ１５の出力が接続され、ＲＡＭ７およ
びパリティビット保持メモリ９のアドレス入力に入力さ
れる。
ことを示すフェッチサイクル表示信号、１４はフェッチ
サイクル表示信号１３によりディスイネーブルされるア
ドレスバスバッファＡ１１５はフェッチサイクル表示信
号１３によりイネーブルされるアドレスバスバッファＢ
である。そして、アドレスバスバッファＡ１４とアドレ
スバスバッファＢ１５の出力が接続され、ＲＡＭ７およ
びパリティビット保持メモリ９のアドレス入力に入力さ
れる。
１６はフェッチサイクル表示信号１３によりディスイネ
ーブルされるデータバスバッファ、１７はフェッチサイ
クル表示信号１３が入力されるごとにカウントアツプさ
れ・るカウンタである。そして、カウンタ１７の出力が
アドレスバスバッファＢ１５の入力に接続されている。
ーブルされるデータバスバッファ、１７はフェッチサイ
クル表示信号１３が入力されるごとにカウントアツプさ
れ・るカウンタである。そして、カウンタ１７の出力が
アドレスバスバッファＢ１５の入力に接続されている。
１８ばフェッチサイクル表示信号１３とデコーダ１２か
ら出力されるＲＡＭ７およびパリティピント保持メモリ
９のチップイネーブル信号との論理和（ＡＮＤ）をとる
ＡＮＤゲートである。これは、ＣＰＵＩがＯＰコードフ
ェッチサイクル中にＲＡＭ７とパリティビット保持メモ
リ９ヘチツプイネーブル信号を強制的に入力するための
ものである。
ら出力されるＲＡＭ７およびパリティピント保持メモリ
９のチップイネーブル信号との論理和（ＡＮＤ）をとる
ＡＮＤゲートである。これは、ＣＰＵＩがＯＰコードフ
ェッチサイクル中にＲＡＭ７とパリティビット保持メモ
リ９ヘチツプイネーブル信号を強制的に入力するための
ものである。
次に、本実施例の動作を、第２図のタイムチャートを参
照して説明する。
照して説明する。
まず、ＣＰＵＩがパワーオンリセット回路３によりリセ
ットされ、発振器２からのクロックφがＣＰＵＩに加え
られ、ＣＰＵＩによりＲＡＭ７の全アドレスにデータ“
′０”が書き込まれる。その後、ＣＰＵＩへの割り込み
を許可する。また、ＣＰＵＩは、信号ＲＦＳＨを生成す
る。
ットされ、発振器２からのクロックφがＣＰＵＩに加え
られ、ＣＰＵＩによりＲＡＭ７の全アドレスにデータ“
′０”が書き込まれる。その後、ＣＰＵＩへの割り込み
を許可する。また、ＣＰＵＩは、信号ＲＦＳＨを生成す
る。
ＣＰＵＩのバスサイクルがＯＰコードフェッチサイクル
になった場合、第２図に示すようにクロックφのＴＩ、
Ｔ２ステートにおいて信号Ｍ１つまりフェッチサイクル
表示信号１３がアサートされる。フェッチサイクル表示
信号１３により、アドレスバスバッファＡ１４およびデ
ータバスバッファ１６がディスイネーブルとなりＣＰＵ
Ｉのアドレスバス４、データバス５とＲＡＭＴ側のバス
が切り離される。すなわち、アドレスバス４の信号が信
号Ａと信号ＡＡとになり、データバス５の信号が信号り
と信号ＤＤとになる。
になった場合、第２図に示すようにクロックφのＴＩ、
Ｔ２ステートにおいて信号Ｍ１つまりフェッチサイクル
表示信号１３がアサートされる。フェッチサイクル表示
信号１３により、アドレスバスバッファＡ１４およびデ
ータバスバッファ１６がディスイネーブルとなりＣＰＵ
Ｉのアドレスバス４、データバス５とＲＡＭＴ側のバス
が切り離される。すなわち、アドレスバス４の信号が信
号Ａと信号ＡＡとになり、データバス５の信号が信号り
と信号ＤＤとになる。
また、フェッチサイクル表示信号１３により、アドレス
バスバッファ１５がイネーブルとなり、フェッチサイク
ル表示信号１３によりカウントアツプされたカウンタ１
７の出力がアドレスバスバッファＢ１５の出力に現れ、
ＲＡＭ７およびパリティビット保持メモリ９に入力され
る。
バスバッファ１５がイネーブルとなり、フェッチサイク
ル表示信号１３によりカウントアツプされたカウンタ１
７の出力がアドレスバスバッファＢ１５の出力に現れ、
ＲＡＭ７およびパリティビット保持メモリ９に入力され
る。
デコーダ１２は、ＣＰＵＩから信号ＭＲＥＱを受は取る
。また、デコーダ１２は、チップイネーブル信号ＣＥＩ
をＲＯＭ６に送り、チップイネーブル信号ＣＥ２をＡＮ
Ｄゲート１８に送る。ＲＡＭ７およびパリティビット保
持メモリ９のチップイネーブル信号ＣＥ３がＡＮＤゲー
目８により強制的に入力され、○ＰコードフェッチのＲ
Ｄ信号も同時に入力される。このため、ＲＡＭ７からデ
ータが読み出され、パリティビット保持メモリ９がらパ
リティＰＴＹのパリティピントが読み出される。
。また、デコーダ１２は、チップイネーブル信号ＣＥＩ
をＲＯＭ６に送り、チップイネーブル信号ＣＥ２をＡＮ
Ｄゲート１８に送る。ＲＡＭ７およびパリティビット保
持メモリ９のチップイネーブル信号ＣＥ３がＡＮＤゲー
目８により強制的に入力され、○ＰコードフェッチのＲ
Ｄ信号も同時に入力される。このため、ＲＡＭ７からデ
ータが読み出され、パリティビット保持メモリ９がらパ
リティＰＴＹのパリティピントが読み出される。
読み出されたパリティビットは、パリティチエッカ１０
でチエツクされ、障害検出部１１で障害を検出される。
でチエツクされ、障害検出部１１で障害を検出される。
障害であれば、割り込み信号を障害検出部１１がＣＰＵ
Ｉに出力する。
Ｉに出力する。
次のＯＰコードフェッチサイクルには、カウンタ１７の
出力値がカウントアツプされる。つまり、ＲＡＭ７のア
ドレスが更新され、上述したように障害が検出される。
出力値がカウントアツプされる。つまり、ＲＡＭ７のア
ドレスが更新され、上述したように障害が検出される。
このように、ＯＰコードフェッチサイクルごとに、ＲＡ
Ｍ７のアドレスが更新され、障害が検出される。なお、
ＣＰＵ １のパスサイクルがリードサイクルになった場
合のメモリ障害検出方法は、従来技術と同様である。
Ｍ７のアドレスが更新され、障害が検出される。なお、
ＣＰＵ １のパスサイクルがリードサイクルになった場
合のメモリ障害検出方法は、従来技術と同様である。
このように、本実施例は、ＣＰＵ、ＲＯＭ、ＲＡＭ、メ
モリ障害検出回路を有し、ＣＰＵがＯＰコードフェッチ
サイクル中であることを示す信号つまりフェッチサイク
ル表示信号を出力するＣＰＵシステムにおいて、ＣＰＵ
システムのアドレスバスにフェッチサイクル表示信号で
ディスイネーブルされるアドレスバッファＡを設け、Ｃ
ＰＵシステムのデータバスにフェッチサイクル表示信号
でディスイネーブルされるデータバスバッファを設け、
フェッチサイクル表示信号によりカウントアツプされる
カウンタとこのカウンタの出力にフェッチサイクル表示
信号によりイネーブルされるアドレスバッファＢを設け
、アドレスバッファＡとアドレスバッファＢの出力を接
続し、ＲＡＭのチップイネーブル入力にデコーダの出力
のチップイネーブル信号とフェッチサイクル表示信号と
のＡＮＤをとるＡＮＤゲートを設け、ＯＰコードフェッ
チサイクル中にメモリ障害検出回路により障害検出を行
う。
モリ障害検出回路を有し、ＣＰＵがＯＰコードフェッチ
サイクル中であることを示す信号つまりフェッチサイク
ル表示信号を出力するＣＰＵシステムにおいて、ＣＰＵ
システムのアドレスバスにフェッチサイクル表示信号で
ディスイネーブルされるアドレスバッファＡを設け、Ｃ
ＰＵシステムのデータバスにフェッチサイクル表示信号
でディスイネーブルされるデータバスバッファを設け、
フェッチサイクル表示信号によりカウントアツプされる
カウンタとこのカウンタの出力にフェッチサイクル表示
信号によりイネーブルされるアドレスバッファＢを設け
、アドレスバッファＡとアドレスバッファＢの出力を接
続し、ＲＡＭのチップイネーブル入力にデコーダの出力
のチップイネーブル信号とフェッチサイクル表示信号と
のＡＮＤをとるＡＮＤゲートを設け、ＯＰコードフェッ
チサイクル中にメモリ障害検出回路により障害検出を行
う。
すなわち、本実施例は、フェッチサイクル表示信号によ
りディスイネーブルされるアドレスバスバッファＡとデ
ータバスバッファと、フェッチサイクル表示信号により
イネーブルされるアドレスバスバッファＢとフェッチサ
イクル表示信号によりカウントアツプされるカウンタと
、フェッチサイクル表示信号とデコーダから出力される
ＲＡＭおよびパリティビット保持メモリのチップイネー
ブル信号とのＡＮＤをとるＡＮＤゲートとを有すること
により、ＲＡＭの潜在的な障害をＣＰＵの処理能力を落
とすことなく早期に検出できる。
りディスイネーブルされるアドレスバスバッファＡとデ
ータバスバッファと、フェッチサイクル表示信号により
イネーブルされるアドレスバスバッファＢとフェッチサ
イクル表示信号によりカウントアツプされるカウンタと
、フェッチサイクル表示信号とデコーダから出力される
ＲＡＭおよびパリティビット保持メモリのチップイネー
ブル信号とのＡＮＤをとるＡＮＤゲートとを有すること
により、ＲＡＭの潜在的な障害をＣＰＵの処理能力を落
とすことなく早期に検出できる。
以上説明したように、本発明は、オペレーションコード
フェッチサイクル中に、ランダムアクセスメモリの障害
を検出するので、早期にこのメモリの異常を発見できる
効果を有する。
フェッチサイクル中に、ランダムアクセスメモリの障害
を検出するので、早期にこのメモリの異常を発見できる
効果を有する。
第１図は、本発明のメモリ障害検出方式の一例を示すブ
ロック図、 第２図は、第１図に示したメモリ障害検出方式のＯＰコ
ードフェッチサイクルにおけるタイムチャート、 第３図は、従来のメモリ障害検出方式を説明するための
ブロック図である。 １・・・・・ＣＰＵ ２・・・・・発振器 ３・・・・・パワーオンリセット回路 ４・・・・・アドレスバス ５・・・・・データバス ６・・・・・ＲＯＭ ７・・・・・ＲＡＭ ８・ ・ ・・・パリティジェネレータ９・・ ・・・
パリティピット保持メモリ１０・・・・・パリティチエ
ッカ １１・・・・・障害検出部 １２・・・・・デコーダ １３・ １４・ １５・ １６・ １７・ １８・ フェッチサイクル表示信号 アドレスバスバッファＡ アドレスバスバッファＢ データバスバッファ カウンタ ＡＮＤゲート
ロック図、 第２図は、第１図に示したメモリ障害検出方式のＯＰコ
ードフェッチサイクルにおけるタイムチャート、 第３図は、従来のメモリ障害検出方式を説明するための
ブロック図である。 １・・・・・ＣＰＵ ２・・・・・発振器 ３・・・・・パワーオンリセット回路 ４・・・・・アドレスバス ５・・・・・データバス ６・・・・・ＲＯＭ ７・・・・・ＲＡＭ ８・ ・ ・・・パリティジェネレータ９・・ ・・・
パリティピット保持メモリ１０・・・・・パリティチエ
ッカ １１・・・・・障害検出部 １２・・・・・デコーダ １３・ １４・ １５・ １６・ １７・ １８・ フェッチサイクル表示信号 アドレスバスバッファＡ アドレスバスバッファＢ データバスバッファ カウンタ ＡＮＤゲート
Claims (1)
- （１）中央処理装置がデータバスおよびアドレスバスを
介してリードオンリメモリおよびランダムアクセスメモ
リを収容し、かつオペレーションコードフェッチサイク
ル中であることを示すフェッチサイクル表示信号を出力
し、デコーダが前記中央処理装置の指示によりチップイ
ネーブル信号を出力するメモリ障害検出方式において、 前記アドレスバスに設けられ、前記フェッチサイクル表
示信号でディスイネーブルされる第１のアドレスバッフ
ァと、 前記データバスに設けられ、前記フェッチサイクル表示
信号でディスイネーブルされるデータバスバッファと、 前記フェッチサイクル表示信号によりカウントアップさ
れるカウンタと、 前記カウンタの出力端子に設けられ、前記フェッチサイ
クル表示信号によりイネーブルされる第２のアドレスバ
ッファと、 前記ランダムアクセスメモリのチップイネーブル入力端
子に設けられ、前記デコーダのチップイネーブル信号と
前記フェッチサイクル表示信号との論理積をとるゲート
とを有し、 前記第１および第２のアドレスバッファの出力端子を前
記ランダムアクセスメモリのチップイネーブル端子に接
続し、前記オペレーションコードフェッチサイクル中に
メモリ障害検出回路により前記ランダムアクセスメモリ
の障害検出を行うことを特徴とするメモリ障害検出方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2202978A JPH0486932A (ja) | 1990-07-31 | 1990-07-31 | メモリ障害検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2202978A JPH0486932A (ja) | 1990-07-31 | 1990-07-31 | メモリ障害検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0486932A true JPH0486932A (ja) | 1992-03-19 |
Family
ID=16466304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2202978A Pending JPH0486932A (ja) | 1990-07-31 | 1990-07-31 | メモリ障害検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0486932A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6138191A (en) * | 1997-02-12 | 2000-10-24 | Nanao Corporation | Apparatus for selectively operating a plurality of computers |
-
1990
- 1990-07-31 JP JP2202978A patent/JPH0486932A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6138191A (en) * | 1997-02-12 | 2000-10-24 | Nanao Corporation | Apparatus for selectively operating a plurality of computers |
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