JPH0643221A - Semiconductor integrated circuit - Google Patents

Abstract

PURPOSE:To reduce the test cost and shorten the development period of the test program in the functional test of the central arithmetic processing device of a semiconductor integrated circuit. CONSTITUTION:The functional test program of a CPU 1 is stored in a code memory 2. The data expected to be outputted from the CPU 1 when the CPU 1 is operated according to the functional test program and the command codes of the code memory 2 are stored in a data memory 3. When the functional test program is executed, the data outputted from the code memory 2 and the CPU l and the data outputted from the data memory 3 are compared in sequence by a comparing circuit 5. If they are the same data as a result of the comparison, the RESULT signal 33 is made a low level.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、中央演算処理回路（以
下「ＣＰＵ」と略称する）を核とする半導体集積回路、
特にＣＰＵの機能試験を容易に行うことができる半導体
集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit having a central processing circuit (hereinafter abbreviated as "CPU") as a core,
In particular, the present invention relates to a semiconductor integrated circuit capable of easily performing a functional test of a CPU.

【０００２】[0002]

【従来の技術】半導体集積回路は、いわゆる特定用途向
けとしてスタンダードセル方式によるものが多く用いら
れる。スタンダードセル方式では、予め設計されている
セルを組合わせて、所望の半導体集積回路を構成する。
スタンダードセル方式の半導体集積回路は、ＣＰＵの機
能を含む回路ブロック（以下「ＣＰＵブロック」と略称
する）を核（コア）として含み、各種制御に使われるこ
とが多い。半導体集積回路は、その製造工程上１００％
の歩留まりを期待することはできず、個々に評価する必
要がある。ＣＰＵブロックを含む半導体集積回路の製造
後の評価試験では、ＣＰＵブロックおよび他のブロック
の機能試験を行ってから、全体の評価試験を行ってい
る。2. Description of the Related Art As a semiconductor integrated circuit, a standard cell type is often used for a so-called special purpose. In the standard cell method, a desired semiconductor integrated circuit is constructed by combining cells designed in advance.
A standard cell type semiconductor integrated circuit includes a circuit block including a CPU function (hereinafter, abbreviated as “CPU block”) as a core and is often used for various controls. The semiconductor integrated circuit is 100% due to its manufacturing process.
Yield cannot be expected and must be assessed individually. In a post-manufacturing evaluation test of a semiconductor integrated circuit including a CPU block, a functional test of the CPU block and other blocks is performed, and then the entire evaluation test is performed.

【０００３】従来のＣＰＵを含む半導体集積回路の機能
試験では、機能毎にブロックに分割し、各ブロックに対
して機能試験を実施している。ＣＰＵブロックの場合も
同様に、他のブロックから機能分離して、機能試験を実
施している。この場合の試験方法は、ＣＰＵと外部試験
装置とを接続し、ＣＰＵを動作させるための条件をＣＰ
Ｕに入力することによって設定し、その入力条件に対す
る出力状態を外部記憶装置でモニタすることによってＣ
ＰＵの機能を確認する。In a conventional functional test of a semiconductor integrated circuit including a CPU, each function is divided into blocks, and the functional test is performed on each block. Similarly, in the case of the CPU block, the function test is performed by separating the functions from other blocks. The test method in this case is to connect the CPU to an external test device and set the conditions for operating the CPU to CP.
It is set by inputting to U, and the output state corresponding to the input condition is monitored by an external storage device to C
Check PU functionality.

【０００４】[0004]

【発明が解決しようとする課題】従来の半導体集積回路
のＣＰＵブロックの機能試験では、外部試験装置からＣ
ＰＵへ入力するための端子およびＣＰＵの出力状態をモ
ニタするための端子の数が多く必要で、また機能試験の
内容が複雑である。そのため、高機能の外部試験装置が
必要である。さらに、機能試験をする場合、半導体集積
回路内での信号の遅延を考慮する必要がある。したがっ
て、同一のＣＰＵブロックを使用しても、半導体集積回
路のシステム構成が異なる毎に、外部試験装置における
試験信号のタイミングの検討を要し、試験プログラムの
開発期間も長くなる。In a conventional functional test of a CPU block of a semiconductor integrated circuit, a C test is performed by an external test device.
A large number of terminals for inputting to the PU and terminals for monitoring the output state of the CPU are required, and the content of the functional test is complicated. Therefore, highly functional external test equipment is required. Furthermore, when performing a functional test, it is necessary to consider a signal delay within the semiconductor integrated circuit. Therefore, even if the same CPU block is used, it is necessary to examine the timing of the test signal in the external test apparatus every time the system configuration of the semiconductor integrated circuit is different, and the development period of the test program becomes long.

【０００５】本発明の目的は、半導体集積回路のＣＰＵ
ブロックの機能試験において、試験コストの低減および
試験プログラムの開発期間の短縮化を図る半導体集積回
路を提供することである。The object of the present invention is to provide a CPU for a semiconductor integrated circuit.
It is an object of the present invention to provide a semiconductor integrated circuit for reducing a test cost and a test program development period in a block functional test.

【０００６】[0006]

【課題を解決するための手段】本発明は、中央演算処理
回路を有する半導体集積回路において、中央演算処理回
路の機能試験プログラム用コードを格納するコードメモ
リ回路と、機能試験プログラムに従って動作するときに
中央演算処理回路が出力すると期待されるデータを格納
するデータメモリ回路と、予め定める試験用入力に応答
し、中央演算処理回路から出力されるアドレス信号によ
って選択されるコードメモリ回路内の機能試験プログラ
ム用コードに従って中央処理回路を動作させ、動作中の
中央演算処理回路から出力されるデータと、前記アドレ
ス信号によって選択されるデータメモリの格納内容とを
比較し、比較結果に基づいて中央演算処理装置の故障の
有無を検出する制御回路とを含むことを特徴とする半導
体集積回路である。According to the present invention, in a semiconductor integrated circuit having a central processing circuit, a code memory circuit for storing a code for a functional test program of the central processing circuit and a code memory circuit for operating in accordance with the functional test program are provided. A data memory circuit that stores data expected to be output by the central processing unit, and a function test program in a code memory circuit that is selected by an address signal output from the central processing unit in response to a predetermined test input. The central processing circuit is operated according to the code for use, the data output from the operating central processing circuit is compared with the stored contents of the data memory selected by the address signal, and the central processing unit is based on the comparison result. And a control circuit for detecting the presence or absence of a failure of the semiconductor integrated circuit.

【０００７】[0007]

【作用】本発明に従えば、ＣＰＵブロックの機能試験を
行うことができる半導体集積回路は、コードメモリ回路
と、データメモリ回路と、制御回路とを含む。コードメ
モリ回路は、中央演算処理回路の機能試験プログラム用
コードを格納する。データメモリ回路は、機能試験プロ
グラムに従って動作するときに中央演算処理回路を出力
すると期待されるデータを格納する。制御回路は、予め
定める試験用入力に応答し、中央演算処理回路から出力
されるアドレス信号によって選択されるコードメモリ回
路内の機能試験プログラム用コードに従って中央演算処
理回路を動作させ、動作中の中央演算処理回路から出力
されるデータと、前記アドレス信号によって選択される
データメモリの格納内容とを比較し、比較結果に基づい
て中央演算処理回路の故障の有無を検出する。したがっ
て、中央演算処理装置の機能試験において、中央演算処
理装置の少数の入出力端子を使用することで試験を行う
ことができ、高機能の外部試験装置は不要である。しか
も、半導体集積回路のシステム構成に依存しない試験プ
ログラムで試験が可能になることによって、試験コスト
の低減および試験プログラムの開発期間の短縮化を図る
ことができる。According to the present invention, a semiconductor integrated circuit capable of performing a functional test of a CPU block includes a code memory circuit, a data memory circuit and a control circuit. The code memory circuit stores the code for the function test program of the central processing unit. The data memory circuit stores the data expected to be output from the central processing unit when operating according to the function test program. The control circuit responds to a predetermined test input and operates the central processing circuit in accordance with the code for the function test program in the code memory circuit selected by the address signal output from the central processing circuit, and operates the central processing circuit during operation. The data output from the arithmetic processing circuit is compared with the stored contents of the data memory selected by the address signal, and the presence or absence of a failure in the central arithmetic processing circuit is detected based on the comparison result. Therefore, in the functional test of the central processing unit, the test can be performed by using a small number of input / output terminals of the central processing unit, and a highly functional external test device is unnecessary. Moreover, since the test can be performed by the test program that does not depend on the system configuration of the semiconductor integrated circuit, it is possible to reduce the test cost and the development period of the test program.

【０００８】[0008]

【実施例】図１は、本発明の一実施例の半導体集積回路
の概略的な電気的構成を示すブロック図である。ＣＰＵ
１は機能試験の対象となる中央演算処理装置である。コ
ードメモリ２は、ＣＰＵ１の機能試験を行うためのプロ
グラムの命令コードなどが格納されている。データメモ
リ３は、ＣＰＵ１が機能試験プログラムに従って動作す
るとき、ＣＰＵ１から出力されると期待されるデータ、
すなわち期待値を格納している。また、コードメモリ２
と同一の命令コードを同じアドレスに格納している。Ｃ
ＰＵ１からコードメモリ２およびデータメモリ３へのア
ドレスの指定は、アドレスバス４を介して行われる。比
較回路５は、ＣＰＵ１から出力されるデータと、データ
メモリ３から出力されるデータとを比較する。ＣＰＵ１
から比較回路５へのデータの出力は、データバス６を介
して行われる。また、データメモリ３から比較回路５へ
のデータ出力は、データライン７、ラッチ回路８および
データライン９を介して出力される。なお、比較回路５
の故障検出のために、データメモリ３にコードメモリ２
とは異なるコードを格納してもよい。ラッチ回路８は、
データメモリ３の出力データをラッチし、制御信号発生
回路１１から出力されるゲート（ＧＡＴＥ）信号によっ
て、ラッチのタイミングが制御される。ＧＡＴＥ信号が
入力されない場合は、データメモリ３の出力データが、
そのまま比較回路５へ出力される。1 is a block diagram showing a schematic electrical structure of a semiconductor integrated circuit according to an embodiment of the present invention. CPU
Reference numeral 1 is a central processing unit that is the target of a functional test. The code memory 2 stores an instruction code of a program for performing a functional test of the CPU 1 and the like. The data memory 3 stores data expected to be output from the CPU 1 when the CPU 1 operates according to the function test program,
That is, the expected value is stored. Also, the code memory 2
The same instruction code as is stored in the same address. C
Address designation from the PU 1 to the code memory 2 and the data memory 3 is performed via the address bus 4. The comparison circuit 5 compares the data output from the CPU 1 with the data output from the data memory 3. CPU1
The output of the data from the to the comparison circuit 5 is performed via the data bus 6. The data output from the data memory 3 to the comparison circuit 5 is output via the data line 7, the latch circuit 8 and the data line 9. The comparison circuit 5
Code memory 2 for data memory 3
You may store the code different from. The latch circuit 8 is
The output data of the data memory 3 is latched, and the latch timing is controlled by the gate (GATE) signal output from the control signal generation circuit 11. When the GATE signal is not input, the output data of the data memory 3 is
It is directly output to the comparison circuit 5.

【０００９】デコーダ１３は、コードメモリ２のデータ
読出し（ＲＭＲＤ１）信号１５を発生させるためのデコ
ーダである。デコーダ１４は、データメモリ３のデータ
読出し（ＲＭＲＤ２）信号１６を発生させるためのデコ
ーダである。デコーダ１３およびデコーダ１４には、Ｃ
ＰＵ１から出力されるバスアクノレージ（ＢＵＳＡＫ）
信号２０、Ｍ１サイクル（Ｍ１）信号２１、メモリリク
エスト（ＭＲＥＱ）信号２２、ＩＯリクエスト（ＩＯＲ
Ｑ）信号２３、リード（ＲＤ）信号２４およびライト
（ＷＲ）信号２５が入力される。制御信号発生回路１１
は、ＣＰＵ１の制御信号を発生させるための回路で、Ｃ
ＰＵ１からアドレスバス４を介してアドレスの指定を行
うことによって、任意の制御信号を発生させることがで
きる。制御信号発生回路１１では、割込み要求（ＩＮ
Ｔ）信号２６、ノンマスカブル割込み（ＮＭＩ）信号２
７、バスリクエスト（ＢＵＳＲＱ）信号２８およびウエ
イト（ＷＡＩＴ）信号２９を出力することができる。The decoder 13 is a decoder for generating a data read (RMRD1) signal 15 of the code memory 2. The decoder 14 is a decoder for generating a data read (RMRD2) signal 16 of the data memory 3. The decoder 13 and the decoder 14 have a C
Bus acknowledge (BUSAK) output from PU1
Signal 20, M1 cycle (M1) signal 21, memory request (MREQ) signal 22, IO request (IOR)
The Q) signal 23, the read (RD) signal 24, and the write (WR) signal 25 are input. Control signal generation circuit 11
Is a circuit for generating a control signal for the CPU 1, and C
An arbitrary control signal can be generated by designating an address from PU1 via the address bus 4. In the control signal generation circuit 11, the interrupt request (IN
T) signal 26, non-maskable interrupt (NMI) signal 2
7. A bus request (BUSRQ) signal 28 and a wait (WAIT) signal 29 can be output.

【００１０】また、クロック（ＣＫＬ）信号３０、リセ
ット（ＲＥＳＥＴ）信号３１は、機能試験の条件を設定
するために、外部よりＣＰＵ１へ入力する信号である。
テスト（ＴＥＳＴ）信号３２は、ＣＰＵ１を試験可能状
態にするための信号である。試験結果（ＲＥＳＵＬＴ）
信号３３は、比較回路５の判定結果を出力し、機能試験
の結果を確認することができる。参照符４０は、機能試
験を行うＣＰＵブロックを示す。A clock (CKL) signal 30 and a reset (RESET) signal 31 are signals that are externally input to the CPU 1 in order to set conditions for a functional test.
The test (TEST) signal 32 is a signal for bringing the CPU 1 into a testable state. Test result (RESULT)
The signal 33 outputs the determination result of the comparison circuit 5, and the result of the function test can be confirmed. Reference numeral 40 indicates a CPU block that performs a functional test.

【００１１】ＣＰＵブロック４０の機能試験を実施する
場合、外部機能試験装置からＣＰＵ１にローレベルのＴ
ＥＳＴ信号３２を入力する。（ＣＰＵ１へ入出力する制
御信号は全てローレベルで有効である。）これによっ
て、制御信号発生回路１１、デコーダ回路１３およびデ
コーダ回路１４が動作状態になる。またこのとき、ＣＰ
Ｕブロック４０外部の制御信号３８、アドレスバスおよ
びデータバス３９は、ハイインピーダンス状態となり、
ＣＰＵブロック４０から分離され、ＣＰＵブロック４０
は試験可能状態となる。When carrying out a functional test of the CPU block 40, a low level T is sent from the external functional test device to the CPU 1.
Input the EST signal 32. (All the control signals input to and output from the CPU 1 are valid at a low level.) As a result, the control signal generation circuit 11, the decoder circuit 13, and the decoder circuit 14 are in the operating state. Also at this time, CP
The control signal 38, the address bus and the data bus 39 outside the U block 40 are in a high impedance state,
The CPU block 40 is separated from the CPU block 40.
Is ready for testing.

【００１２】次に、外部試験装置よりＣＰＵ１にＣＬＫ
信号３０およびローレベルのＲＥＳＥＴ信号３１を入力
する。これによって、ＣＰＵ１は初期状態に設定され、
プログラムカウンタは＃００００から動作を開始する。
このときＣＰＵ１は、＃００００番地の命令の読出しサ
イクル（略称「フェッチサイクル」）に入る。またＣＰ
Ｕ１は、コードメモリ２およびデータメモリ３に対し
て、ＭＲＥＱ信号２２、ＲＤ信号２４を出力する。これ
によって、デコーダ１３の出力ＲＭＲＤ１信号１５およ
びデコーダ１４の出力ＲＭＲＤ２信号はローレベルとな
り、コードメモリ２とデータメモリ３は読出し可能状態
となる。次に、コードメモリ２の＃００００番地の内容
がＣＰＵ１によって読出される。このとき、データメモ
リ３の＃００００番地には、コードメモリ２と同じ命令
コードを格納されているので、ＣＰＵブロック４０の機
能が正常であれば、コードメモリ２より出力されるデー
タと、データメモリ３より出力されるデータは同一であ
る。したがって、比較回路５より出力されるＲＥＳＵＬ
Ｔ信号３３はローレベルになる。次にＣＰＵ１のプログ
ラムカウンタが自動的に増加して、ＣＰＵ１が命令コー
ドを解読し、その内容によって書込みサイクルに入る。
この場合、ＣＰＵ１から書込みのためのアドレス信号Ａ
ｘｘ〜Ａ０およびＷＲ信号２５が出力される。さらに、
命令コードの内容がメモリへの書込み命令の場合、ＭＲ
ＥＱ信号２２が出力され、入出力部への書込みの場合
は、ＩＯＲＱ信号２３が出力される。このとき、デコー
ダ１３の出力のＲＭＲＤ１信号１５はハイレベルとな
り、コードメモリ２は読出しできない状態となる。また
デコーダ１４の出力のＲＭＲＤ２信号１６はローレベル
となりデータメモリ３は読出し可能な状態となる。この
場合、ＣＰＵ１から指定されるデータメモリ３のアドレ
スに、ＣＰＵ１のデータバスから出力される出力期待値
を予め格納されている。これによって、ＣＰＵの機能が
正常であれば、比較回路５に入力されるＣＰＵ１の出力
データと、データメモリ３の出力データはが等しくな
り、ＲＥＳＵＬＴ信号３３はローレベルで出力される。
したがって、ＣＰＵの機能が正常であると判断すること
ができる。以後、ＣＰＵ１は順次プログラムカウンタを
増加させ、前述の処理を繰返してＣＰＵブロック４０の
機能試験を行う。Next, CLK is sent to the CPU 1 from the external test equipment.
The signal 30 and the low level RESET signal 31 are input. As a result, the CPU 1 is set to the initial state,
The program counter starts operation from # 0000.
At this time, the CPU 1 enters a read cycle (abbreviated as “fetch cycle”) of the instruction at address # 0000. Also CP
U1 outputs the MREQ signal 22 and the RD signal 24 to the code memory 2 and the data memory 3. As a result, the output RMRD1 signal 15 of the decoder 13 and the output RMRD2 signal of the decoder 14 become low level, and the code memory 2 and the data memory 3 become readable. Next, the contents of address # 0000 in code memory 2 are read by CPU 1. At this time, since the same instruction code as the code memory 2 is stored in the address # 0000 of the data memory 3, if the function of the CPU block 40 is normal, the data output from the code memory 2 and the data memory The data output from 3 is the same. Therefore, the RESUL output from the comparison circuit 5
The T signal 33 becomes low level. Next, the program counter of the CPU 1 is automatically incremented, the CPU 1 decodes the instruction code, and the content enters the write cycle.
In this case, the address signal A for writing from the CPU 1
The xx to A0 and the WR signal 25 are output. further,
If the content of the instruction code is a write instruction to the memory, MR
The EQ signal 22 is output, and the IORQ signal 23 is output when writing to the input / output unit. At this time, the RMRD1 signal 15 output from the decoder 13 becomes high level, and the code memory 2 becomes unreadable. Further, the RMRD2 signal 16 output from the decoder 14 becomes low level, and the data memory 3 becomes readable. In this case, the expected output value output from the data bus of the CPU 1 is stored in advance in the address of the data memory 3 designated by the CPU 1. As a result, if the function of the CPU is normal, the output data of the CPU 1 input to the comparison circuit 5 and the output data of the data memory 3 become equal, and the RESULT signal 33 is output at a low level.
Therefore, it can be determined that the function of the CPU is normal. After that, the CPU 1 sequentially increments the program counter and repeats the above-mentioned processing to test the function of the CPU block 40.

【００１３】図２は、図１図示のデコーダ回路１３の電
気回路図である。ＮＡＮＤゲート４１の入力には、ＲＤ
信号２４とＭＲＥＱ信号２２とが与えられる。ＮＡＮＤ
ゲート４２の入力には、ＲＤ信号２４とＩＯＲＱ信号２
３とが与えられる。ＮＡＮＤゲート４３の入力にはＩＯ
ＲＱ信号２３とＭ１信号２１とが与えられる。ＮＯＲゲ
ート４４の入力には、ＮＡＮＤゲート４１，４２および
４３の出力とＢＵＳＡＫ信号２０とが与えられる。ＮＡ
ＮＤゲート４５の入力には、ＮＯＲゲート４４の出力と
ＴＥＳＴ信号３２とが与えられる。これらのゲート４１
〜４５の入力は全て負論理である。また各ゲートから入
出力される制御信号は、全てローレベルで有効となる。
各ゲートの称呼は、図２以下入力側の論理にはよらず、
出力側の論理によって定めている。ＲＤ信号２４とＭＲ
ＥＱ信号２２がローレベルであるとき、ＮＡＮＤゲート
４１はローレベルの信号を出力する。この信号がＮＯＲ
ゲート４４に入力されると、ＮＯＲゲート４４はローレ
ベルの信号を出力する。この信号と、ローレベルのＴＥ
ＳＴ信号３２がＮＡＮＤゲート４５に入力されると、Ｎ
ＡＮＤゲート４５はローレベルのＲＭＲＤ１信号１５を
出力する。したがって、ＲＤ信号２４、ＭＲＥＱ信号２
２およびＴＥＳＴ信号３２がローレベルのとき、ＲＭＲ
Ｄ１信号１５がローレベルで出力される。同様に、ＲＤ
信号２４、ＩＯＲＱ信号２３およびＴＥＳＴ信号３２が
ローレベルのとき、ＲＭＲＤ１信号１５がローレベルで
出力され、ＩＯＲＱ信号２３、ＭＩ信号２１およびＴＥ
ＳＴ信号３２がローレベルのとき、ＲＭＲＤ１信号１５
がローレベルで出力される。また、ＢＵＳＡＫ信号２０
およびＴＥＳＴ信号３２がローレベルのとき、ＲＭＲＤ
１信号１５がローレベルで出力される。FIG. 2 is an electric circuit diagram of the decoder circuit 13 shown in FIG. RD is input to the NAND gate 41.
Signal 24 and MREQ signal 22 are provided. NAND
The RD signal 24 and the IORQ signal 2 are input to the gate 42.
3 and are given. IO is input to the NAND gate 43.
The RQ signal 23 and the M1 signal 21 are provided. The inputs of the NOR gate 44 are supplied with the outputs of the NAND gates 41, 42 and 43 and the BUSAK signal 20. NA
The output of the NOR gate 44 and the TEST signal 32 are applied to the input of the ND gate 45. These gates 41
The inputs to 45 are all negative logic. Further, all the control signals input / output from each gate are valid at a low level.
The name of each gate does not depend on the logic on the input side of Fig. 2 and below.
Determined by the logic on the output side. RD signal 24 and MR
When the EQ signal 22 is low level, the NAND gate 41 outputs a low level signal. This signal is NOR
When input to the gate 44, the NOR gate 44 outputs a low level signal. This signal and low level TE
When the ST signal 32 is input to the NAND gate 45, N
The AND gate 45 outputs the low level RMRD1 signal 15. Therefore, the RD signal 24 and the MREQ signal 2
2 and TEST signal 32 are low level, RMR
The D1 signal 15 is output at a low level. Similarly, RD
When the signal 24, the IORQ signal 23 and the TEST signal 32 are at the low level, the RMRD1 signal 15 is output at the low level, and the IORQ signal 23, the MI signal 21 and the TE are output.
When the ST signal 32 is at low level, the RMRD1 signal 15
Is output at a low level. Also, the BUSAK signal 20
And TEST signal 32 is low level, RMRD
1 signal 15 is output at a low level.

【００１４】図３は、図１図示のデコーダ回路１４の電
気回路図である。ＮＡＮＤゲート５１の入力には、ＲＤ
信号２４とＭＲＥＱ信号２２とが与えられる。ＮＡＮＤ
ゲート５２の入力には、ＲＤ信号２４とＩＯＲＱ信号２
３とが与えられる。ＮＡＮＤゲート５３の入力には、Ｉ
ＯＲＱ信号２３とＭ１信号２１とが与えられる。ＮＡＮ
Ｄゲート５４の入力にはＩＯＲＱ信号２３とＷＲ信号２
５とが与えられる。ＮＡＮＤゲート５５の入力には、Ｗ
Ｒ信号２５とＭＲＥＱ信号２２とが与えられる。ＮＯＲ
ゲート５６の入力には、ＮＡＮＤゲート５１〜５５の出
力と、ＢＵＳＡＫ信号２０とが与えられる。ＮＡＮＤゲ
ート５７の入力にはＯＲゲート５６の出力とＴＥＳＴ信
号３２とが与えられる。したがって、ＲＤ信号２４、Ｍ
ＲＥＱ信号２２およびＴＥＳＴ信号３２がローレベルの
とき、ＲＭＲＤ２信号１６がローレベルで出力される。
同様に、ＲＤ信号２４、ＩＯＲＱ信号２３およびＴＥＳ
Ｔ信号３２がローレベルのとき、ＲＭＲＤ２信号１６が
ローレベルで出力され、ＩＯＲＱ信号２３、Ｍ１信号２
１およびＴＥＳＴ信号３２がローレベルのとき、ＲＭＲ
Ｄ２信号１６がローレベルで出力される。また、ＩＯＲ
Ｑ信号２３、ＷＲ信号２５およびＴＥＳＴ信号３２がロ
ーレベルのとき、ＲＭＲＤ２信号１６がローレベルで出
力され、ＷＲ信号２４、ＭＲＥＱ信号２２およびＴＥＳ
Ｔ信号３２がローレベルのとき、ＲＭＲＤ２信号１６が
ローレベルで出力される。さらに、ＢＵＳＡＫ信号２０
およびＴＥＳＴ信号３２がローレベルのときＲＭＲＤ２
信号１６が出力される。FIG. 3 is an electric circuit diagram of the decoder circuit 14 shown in FIG. RD is input to the NAND gate 51.
Signal 24 and MREQ signal 22 are provided. NAND
The RD signal 24 and the IORQ signal 2 are input to the gate 52.
3 and are given. The input of the NAND gate 53 is I
The ORQ signal 23 and the M1 signal 21 are provided. NAN
The IORQ signal 23 and the WR signal 2 are input to the D gate 54.
And 5 are given. W is input to the NAND gate 55.
The R signal 25 and the MREQ signal 22 are provided. NOR
The inputs of the gate 56 are supplied with the outputs of the NAND gates 51 to 55 and the BUSAK signal 20. The output of the OR gate 56 and the TEST signal 32 are applied to the input of the NAND gate 57. Therefore, the RD signal 24, M
When the REQ signal 22 and the TEST signal 32 are at low level, the RMRD2 signal 16 is output at low level.
Similarly, RD signal 24, IORQ signal 23 and TES
When the T signal 32 is at the low level, the RMRD2 signal 16 is output at the low level, and the IORQ signal 23 and the M1 signal 2 are output.
1 and TEST signal 32 are low level, RMR
The D2 signal 16 is output at a low level. Also, IOR
When the Q signal 23, the WR signal 25 and the TEST signal 32 are at the low level, the RMRD2 signal 16 is output at the low level, and the WR signal 24, the MREQ signal 22 and the TEST signal are output.
When the T signal 32 is at low level, the RMRD2 signal 16 is output at low level. In addition, the BUSAK signal 20
And when the TEST signal 32 is low level, RMRD2
The signal 16 is output.

【００１５】図４は、図１図示の比較回路５の電気回路
図である。ラッチ回路８からのデータＤＡ０〜ＤＡ７と
データバス６からのデータＤＢ０〜ＤＢ７の比較を行
う。回路ブロック９０において、ＡＮＤゲート６０の入
力には、ラッチ回路８からのデータＤＡ０とデータバス
６からのデータＤＢ０とが与えられる。ＡＮＤゲート７
０には、同様にデータＤＡ０とデータＤＢ０が与えられ
る。ＡＮＤゲート７０の入力は負論理である。ＮＯＲゲ
ート８０の入力には、ＡＮＤゲート６０および７０の出
力が与えられる。回路ブロック９１〜９７も回路ブロッ
ク９１と同様な回路構成を有し、データＤＡ１〜ＤＡ７
およびＤＢ１〜ＤＢ７が与えられる。ＮＡＮＤゲート１
０１の入力には、ＯＲゲート８０〜８７の出力が与えら
れる。バッファ１００の入力には、ＮＡＮＤゲート１０
０の出力が与えられる。バッファ１０１はＲＭＲＤ２信
号１６によって出力が制御され、ＲＥＳＵＬＴ信号３３
を出力する。FIG. 4 is an electric circuit diagram of the comparison circuit 5 shown in FIG. The data DA0-DA7 from the latch circuit 8 and the data DB0-DB7 from the data bus 6 are compared. In the circuit block 90, the data DA0 from the latch circuit 8 and the data DB0 from the data bus 6 are applied to the inputs of the AND gate 60. AND gate 7
Similarly, data DA0 and data DB0 are given to 0. The input of the AND gate 70 is negative logic. The inputs of NOR gate 80 are provided with the outputs of AND gates 60 and 70. The circuit blocks 91 to 97 also have a circuit configuration similar to that of the circuit block 91, and data DA1 to DA7.
And DB1 to DB7 are given. NAND gate 1
The output of the OR gates 80 to 87 is given to the input of 01. The input of the buffer 100 is the NAND gate 10
An output of 0 is given. The output of the buffer 101 is controlled by the RMRD2 signal 16, and the RESULT signal 33 is output.
Is output.

【００１６】したがって、データＤＡ０およびＤＢ０が
ハイレベルのとき、またはデータＤＡ０およびＤＢ０が
ローレベルのときは、ＮＯＲゲート８０はローレベルの
信号を出力される。さらに、ＮＯＲゲート８０〜８１の
出力レベルが全てローレベルのときおよびＲＭＲＤ２信
号１６がローレベルのとき、ＲＥＳＵＬＴ信号３３がロ
ーレベルで出力される。すなわち、データＤＡ０〜ＤＡ
７とＤＢ０〜ＤＢ７において、対応するデータの値が同
一で、ＲＭＲＤ２信号１６がローレベルのときに、ＲＥ
ＳＵＬＴ信号３３がローレベルで出力される。Therefore, when the data DA0 and DB0 are high level, or when the data DA0 and DB0 are low level, the NOR gate 80 outputs a low level signal. Furthermore, when all the output levels of the NOR gates 80 to 81 are low level and when the RMRD2 signal 16 is low level, the RESULT signal 33 is output at low level. That is, the data DA0 to DA
7 and DB0 to DB7 have the same corresponding data values, and the RMRD2 signal 16 is at low level, RE
The SULT signal 33 is output at a low level.

【００１７】図５は、図１図示のラッチ回路８の電気回
路図である。データメモリ３からの出力データＤ０〜Ｄ
７をラッチして、比較回路５へ出力する。回路ブロック
１５０において、Ｄフリップフロップ１１０の入力にデ
ータＤ０が与えられ、クロック入力ＣＫにはＧＡＴＥ信
号１２が与えられる。ＡＮＤゲート１２０の入力には、
Ｄフリップフロップ１１０の出力ＱとＧＡＴＥ信号１２
とが与えられる。ＡＮＤゲート１３０の入力には、デー
タＤ０が与えられ、もう一方の負論理の入力には、ＧＡ
ＴＥ信号１２が与えられる。ＯＲゲート１４０の入力に
は、ＡＮＤゲート１２０および１３０の出力が与えられ
る。回路ブロック１５１〜１５７においても、回路ブロ
ック１５０と同様な回路構成を有し、データＤ１〜Ｄ７
が与えられる。FIG. 5 is an electric circuit diagram of the latch circuit 8 shown in FIG. Output data D0 to D from the data memory 3
7 is latched and output to the comparison circuit 5. In the circuit block 150, the data D0 is applied to the input of the D flip-flop 110, and the GATE signal 12 is applied to the clock input CK. The input of the AND gate 120 is
The output Q of the D flip-flop 110 and the GATE signal 12
And are given. Data D0 is applied to the input of the AND gate 130, and GA is applied to the other negative logic input.
A TE signal 12 is provided. The inputs of the OR gate 140 are supplied with the outputs of the AND gates 120 and 130. The circuit blocks 151 to 157 also have a circuit configuration similar to that of the circuit block 150, and the data D1 to D7
Is given.

【００１８】Ｄフリップフロップ１１０のデータ入力Ｄ
にデータＤ０を入力し、同時にＧＡＴＥ信号１２をロー
レベルからハイレベルに変化させると、ＧＡＴＥ信号１
２の立上がりでデータＤ０がラッチされ、出力Ｑから出
力される。ＧＡＴＥ信号１２がハイレベルの状態の間、
出力Ｑの値は保持される。Ｄフリップフロップ１１０の
出力Ｑよりラッチされた信号が出力され、ＧＡＴＥ信号
１２がハイレベルのとき、ＡＮＤゲート１２０を介して
ＯＲゲート１４０よりその信号が出力される。また、Ｇ
ＡＴＥ信号１２を常にローレベルに設定すると、データ
Ｄ０はＡＮＤゲート１３０を介してＯＲゲート１４０よ
り出力される。他の回路ブロック１５１〜１５７におい
ても回路ブロック１５０と動作は同様である。したがっ
て、データＤ０〜Ｄ７は、ＧＡＴＥ信号１２がハイレベ
ルに変化したときラッチされ、ＧＡＴＥ信号１２がハイ
レベルの状態の間保持され、ＯＲゲート１４０〜１４７
から出力される。ＧＡＴＥ信号１２がローレベルのとき
は、入力されたデータ信号Ｄ０〜Ｄ７の値がそのままＯ
Ｒゲート１４０〜１４７から出力される。Data input D of D flip-flop 110
When the data D0 is input to the GATE signal 12 and the GATE signal 12 is changed from the low level to the high level at the same time, the GATE signal 1
At the rising edge of 2, the data D0 is latched and output from the output Q. While the GATE signal 12 is at the high level,
The value of output Q is retained. The latched signal is output from the output Q of the D flip-flop 110, and when the GATE signal 12 is at high level, the signal is output from the OR gate 140 via the AND gate 120. Also, G
When the ATE signal 12 is always set to the low level, the data D0 is output from the OR gate 140 via the AND gate 130. The operation of the other circuit blocks 151 to 157 is similar to that of the circuit block 150. Therefore, the data D0 to D7 are latched when the GATE signal 12 changes to the high level, are held while the GATE signal 12 is in the high level, and the OR gates 140 to 147.
Is output from. When the GATE signal 12 is at the low level, the values of the input data signals D0 to D7 are O as they are.
Output from the R gates 140 to 147.

【００１９】図６は、図１図示の制御信号発生回路１１
の電気回路図である。ＮＡＮＤゲート１６０〜１６３の
入力には、アドレス信号Ａ０〜Ａ１５が与えられる。Ｎ
ＡＮＤゲート１６０の入力のうち、アドレス信号Ａ４が
与えられる入力以外は全て負論理になっている。ＮＡＮ
Ｄゲート１６１の入力のうち、アドレス信号Ａ５が与え
られる入力以外が全て負論理になっている。ＮＡＮＤゲ
ート１６２の入力のうち、アドレス信号Ａ６が与えられ
る入力以外は全て負論理になっている。ＮＡＮＤゲート
１６３の入力のうち、アドレス信号Ａ７が与えられる入
力以外は全て負論理になっている。したがって、アドレ
ス信号Ａ０〜Ａ１５が＃００１０のとき、ＮＡＮＤゲー
ト１６０からＢＷＡＩＴ信号がローレベルで出力され、
アドレス信号Ａ０〜Ａ１５が＃００２０のとき、ＮＡＮ
Ｄゲート１６１からＢＢＵＳＲＱ信号がローレベルで出
力される。また、アドレス信号Ａ０〜Ａ１５が＃００４
０とき、ＮＡＮＤゲート１６２からＮＭＩ信号２７がロ
ーレベルで出力され、アドレス信号Ａ０〜Ａ１５が＃０
０８０のとき、ＮＡＮＤゲート１６３からＩＮＴ信号２
６がローレベルで出力される。FIG. 6 shows a control signal generation circuit 11 shown in FIG.
It is an electric circuit diagram of. Address signals A0-A15 are applied to the inputs of NAND gates 160-163. N
Of the inputs of the AND gate 160, all are negative logic except the input to which the address signal A4 is applied. NAN
Of the inputs of the D gate 161, all the inputs except the input to which the address signal A5 is applied are of negative logic. Of the inputs of the NAND gate 162, all are of negative logic except the input to which the address signal A6 is applied. Of the inputs to the NAND gate 163, all are negative logic except the inputs to which the address signal A7 is applied. Therefore, when the address signals A0 to A15 are # 0010, the NAND gate 160 outputs the BWAIT signal at a low level,
When the address signals A0 to A15 are # 0020, NAN
The BBUSRQ signal is output from the D gate 161 at a low level. Further, the address signals A0 to A15 are # 004.
At 0, the NMI signal 27 is output from the NAND gate 162 at a low level, and the address signals A0 to A15 are # 0.
When it is 080, the INT signal 2 is output from the NAND gate 163.
6 is output at low level.

【００２０】ＮＡＮＤゲート１７０の入力には、６進カ
ウンタ１７１の出力Ｑ０〜Ｑ２とＡＮＤゲート１６０の
出力とが与えられる。ＮＡＮＤゲート１７０の出力は、
６進カウンタ１７１のリセット入力ＲＳＴに入力され
る。ＮＯＲゲート１７２の入力には、６進カウンタの出
力Ｑ０〜Ｑ２が与えられる。バッファ１７３の入力に
は、ＮＯＲゲート１７２の出力が与えられ、バッファ１
７３の出力信号ＷＡＩＴ２９はＴＥＳＴ信号３２によっ
て制御される。ＮＡＮＤゲート１８０の入力には、６進
カウンタ１８１の出力Ｑ０〜Ｑ２とＮＡＮＤゲート１６
１の出力とが与えられる。ＮＡＮＤゲート１８０の出力
は、６進カウンタ１８１のリセット入力ＲＳＴに入力さ
れる。ＮＯＲゲート１８２の入力には、６進カウンタの
出力Ｑ０〜Ｑ２が与えられる。バッファ１８３の入力に
は、ＮＯＲゲート１８２の出力が与えられ、バッファ１
８３の出力信号ＢＵＲＳＱ２８はＴＥＳＴ信号３２によ
って制御される。ＮＡＮＤゲート１６２の出力はバッフ
ァ１６６に与えられ、ＴＥＳＴ信号３２がローレベルの
とき、バッファ１６６よりＮＭＩ信号２７がローレベル
で出力される。ＮＡＮＤゲート１６３の出力はバッファ
１６８に与えられ、ＴＥＳＴ信号３２がローレベルのと
き、バッファ１６８よりＩＮＴ信号２６がローレベルで
出力される。ＮＯＲゲート１９０の入力には、ＮＯＲゲ
ート１７２および１８２の出力が与えれ、ＮＯＲゲート
１９０よりＧＡＴＥ信号３２が出力される。ＣＬＫ信号
３０は、６進カウンタ１７１および１８１のクロック入
力ＣＬＫに入力される。The inputs of the NAND gate 170 are supplied with the outputs Q0 to Q2 of the hexadecimal counter 171 and the output of the AND gate 160. The output of NAND gate 170 is
It is input to the reset input RST of the hexadecimal counter 171. The inputs of the NOR gate 172 are supplied with the outputs Q0 to Q2 of the hexadecimal counter. The output of the NOR gate 172 is given to the input of the buffer 173, and the buffer 1
The output signal WAIT 29 of 73 is controlled by the TEST signal 32. The inputs of the NAND gate 180 are the outputs Q0 to Q2 of the hexadecimal counter 181 and the NAND gate 16
And an output of 1. The output of the NAND gate 180 is input to the reset input RST of the hexadecimal counter 181. The inputs of the NOR gate 182 are supplied with the outputs Q0 to Q2 of the hexadecimal counter. The output of the NOR gate 182 is given to the input of the buffer 183, and the buffer 1
The output signal BURSQ 28 of 83 is controlled by the TEST signal 32. The output of the NAND gate 162 is given to the buffer 166, and when the TEST signal 32 is at the low level, the NMI signal 27 is output from the buffer 166 at the low level. The output of the NAND gate 163 is given to the buffer 168, and when the TEST signal 32 is low level, the INT signal 26 is output from the buffer 168 at low level. The inputs of the NOR gate 190 are supplied with the outputs of the NOR gates 172 and 182, and the GATE signal 32 is output from the NOR gate 190. The CLK signal 30 is input to the clock input CLK of the hexadecimal counters 171 and 181.

【００２１】６進カウンタ１７１のカウンタ値が＃６の
とき、すなわち出力Ｑ０〜Ｑ１の出力が全てハイレベル
の状態のときに、ＢＷＡＩＴ信号がローレベルで入力さ
れると、ＮＡＮＤゲート１７０の出力がローレベルにな
る。したがって、６進カウンタ１７１のリセット入力Ｒ
ＳＴはローレベルになり、カウンタ値がリセットされ、
＃０になる。この状態で、クロック入力ＣＬＫにＣＬＫ
信号３０を入力すると、ＣＬＫ信号３０の立上がりでカ
ウントを行い、出力Ｑ０〜Ｑ２にそのカウント値が出力
される。出力端子Ｑ０〜Ｑ２の出力は，ローレベルで有
効となり、カウント値が＃０から＃６になるまでは、出
力Ｑ０〜Ｑ２の出力のうち、いずれかはローレベルにな
る。そのとき、ＯＲゲート１７２の出力値は，常にロー
レベルとなる。したがって、ＴＥＳＴモードにおいてＢ
ＷＡＩＴ信号がローレベルで入力され、６進カウンタが
カウントを開始してからカウント値が＃６になるまでの
間、ＷＡＩＴ信号２９をローレベルで出力することがで
きる。When the count value of the hexadecimal counter 171 is # 6, that is, when the outputs Q0 to Q1 are all at the high level, when the BWAIT signal is input at the low level, the output of the NAND gate 170 is output. Become low level. Therefore, the reset input R of the hexadecimal counter 171 is
ST goes to low level, the counter value is reset,
# 0. In this state, CLK
When the signal 30 is input, counting is performed at the rising edge of the CLK signal 30, and the count value is output to the outputs Q0 to Q2. The outputs from the output terminals Q0 to Q2 are valid at a low level, and any one of the outputs Q0 to Q2 is at a low level until the count value changes from # 0 to # 6. At that time, the output value of the OR gate 172 is always at the low level. Therefore, in TEST mode, B
The WAIT signal 29 can be output at a low level from the time when the WAIT signal is input at a low level and the hexadecimal counter starts counting until the count value reaches # 6.

【００２２】図７は、図６図示の制御信号発生の電気回
路において、ＷＡＩＴ信号を発生させる場合のタイムチ
ャートである。アドレス信号Ａｘｘ〜Ａ０の値が＃００
１０のとき、制御信号ＢＷＡＩＴがローレベルで出力さ
れる。次に、６進カウンタ１７１は、入力ＲＳＴがロー
レベルになってリセットされ、出力Ｑ０〜Ｑ２はローレ
ベルになる。次にＣＬＫ信号が６進カウンタ１７１のク
ロック入力ＣＬＫに入力されるとカウントを開始し、そ
のカウント値が出力Ｑ０〜Ｑ２に出力される。出力Ｑ１
〜Ｑ２のうちの１つでもローレベルになると、同時にＷ
ＡＩＴ信号がローレベルになり、ＧＡＴＥ信号１２がハ
イレベルとなる。この状態は、６進カウンタ１７１のカ
ウント値が＃６になるまで保持される。図１図示のＷＡ
ＩＴ信号２９がローレベルでＣＰＵ１に入力されると、
ＣＰＵ１は待機状態になり、ＷＡＩＴ信号２９がハイレ
ベルになるまでその状態が続く。また、ＧＡＴＥ信号１
２がハイレベルになると、ラッチ回路８が動作状態とな
り、アドレス信号Ａｘｘ〜Ａ０が＃００１０におけるデ
ータメモリ３から読出されたＤＡＴＡ２００がラッチさ
れる。このラッチされた値は、ＧＡＴＥ信号１２がロー
レベルである間は保持される。ＣＰＵ１の機能が正常で
あれば、ＷＡＩＴ信号２９がローレベルの間、アドレス
信号Ａｘｘ〜Ａ０の値は固定されるので、コードメモリ
２から出力されたＤＡＴＡ２０１は一定である。したが
って、データメモリ３のＤＡＴＡ２００とコードメモリ
２のＤＡＴＡ２０１は、共に同じアドレスのデータにな
るので同一である。これによって、比較回路５のＲＥＳ
ＵＬＴ信号３３の出力はローレベルになる。しかし、Ｃ
ＰＵ１の機能が正常ではなく、ＷＡＩＴ信号２９がロー
レベルの間でも、待機状態とならない場合は、参照符２
０５の状態のＣＬＫ信号が入力されると、プログラムカ
ウンタを増加させる。その場合ＣＰＵ１は、コードメモ
リ２から次のアドレスに格納される命令コード２０２を
読出す。したがって、この場合のデータメモリ３のデー
タ２００とコードメモリ２の出力データ２０２とは異な
るので、ＲＥＳＵＬＴ信号３３はハイレベルとなり、Ｃ
ＰＵ１の機能の不良を検出することができる。ＩＮＴ信
号２６、ＮＭＩ信号２７およびＢＵＳＲＱ信号２８など
の制御信号もこのようにして機能試験を行うことができ
る。FIG. 7 is a time chart when the WAIT signal is generated in the control signal generating electric circuit shown in FIG. The value of the address signals Axx to A0 is # 00.
At 10, the control signal BWAIT is output at a low level. Next, the hexadecimal counter 171 is reset when the input RST becomes low level, and the outputs Q0 to Q2 become low level. Next, when the CLK signal is input to the clock input CLK of the hexadecimal counter 171, counting is started, and the count value is output to the outputs Q0 to Q2. Output Q1
~ If at least one of Q2 goes low, W
The AIT signal goes low and the GATE signal 12 goes high. This state is maintained until the count value of the hexadecimal counter 171 becomes # 6. WA shown in FIG.
When the IT signal 29 is input to the CPU 1 at low level,
The CPU 1 is in the standby state and continues until the WAIT signal 29 becomes high level. Also, GATE signal 1
When 2 becomes high level, the latch circuit 8 is activated and the address signal Axx to A0 latches the DATA 200 read from the data memory 3 in # 0010. The latched value is held while the GATE signal 12 is at low level. If the function of the CPU 1 is normal, the values of the address signals Axx to A0 are fixed while the WAIT signal 29 is at a low level, so that the DATA 201 output from the code memory 2 is constant. Therefore, the DATA 200 of the data memory 3 and the DATA 201 of the code memory 2 both have the same address and are the same. As a result, the RES of the comparison circuit 5
The output of the ULT signal 33 becomes low level. But C
If the function of PU1 is not normal and the standby state does not occur even when the WAIT signal 29 is at the low level, reference numeral 2
When the CLK signal in the state of 05 is input, the program counter is incremented. In that case, the CPU 1 reads the instruction code 202 stored at the next address from the code memory 2. Therefore, since the data 200 of the data memory 3 and the output data 202 of the code memory 2 in this case are different, the RESULT signal 33 becomes high level and C
A defect in the function of PU1 can be detected. Control signals such as the INT signal 26, NMI signal 27 and BUSRQ signal 28 can also be functionally tested in this manner.

【００２３】ＣＰＵブロック４０を実動作状態にするに
は、ＴＥＳＴ信号３２をハイレベルで入力する。これに
よって、デコーダ１３およびデコーダ１４の出力信号Ｒ
ＭＲＤ１１５およびＲＭＲＤ２１６はハイレベルとな
り、コードメモリ２およびデータメモリ３はアクセスで
きない状態となる。また、制御信号発生回路１１から出
力される制御信号もハイインピーダンス状態となり、Ｃ
ＰＵブロック４０外部の制御信号３８が入力可能な状態
となる。したがって、ＣＰＵブロック４０を実動作状態
にすることができる。To put the CPU block 40 into an actual operating state, the TEST signal 32 is input at a high level. Thereby, the output signals R of the decoder 13 and the decoder 14
The MRD 115 and the RMRD 216 are at a high level, and the code memory 2 and the data memory 3 are inaccessible. Further, the control signal output from the control signal generation circuit 11 is also in a high impedance state, and C
The control signal 38 outside the PU block 40 is ready for input. Therefore, the CPU block 40 can be put into an actual operating state.

【００２４】[0024]

【発明の効果】以上のように本発明に従えば、中央演算
処理装置の機能試験において、コードメモリ回路に格納
した機能試験プログラムを実行させ、コードメモリ回路
および中央演算処理装置から出力されるデータとデータ
メモリ回路から出力されるデータを比較することによっ
て、中央演算処理装置の故障の有無を検出することがで
きる。As described above, according to the present invention, in the function test of the central processing unit, the function test program stored in the code memory circuit is executed to output the data output from the code memory circuit and the central processing unit. By comparing the data output from the data memory circuit and the data output from the data memory circuit, it is possible to detect the presence or absence of a failure in the central processing unit.

【００２５】したがって、中央演算処理装置の機能試験
において、中央演算処理装置の少数の入出力端子を使用
するだけで試験を行うことができ、高機能の外部試験装
置は不要である。また、中央演算処理装置を含むブロッ
クを多数内蔵した半導体集積回路において、少数の入出
力端子で１ブロック当たりの中央演算処理装置の試験が
行われるので、多数のブロックでの並列試験を容易に行
うことができる。しかも、半導体集積回路のシステム構
成に依存しない試験プログラムで試験が可能になること
によって、試験コストの低減および試験プログラムの開
発期間の短縮化を図ることができる。Therefore, in the functional test of the central processing unit, the test can be performed by using only a small number of input / output terminals of the central processing unit, and a high-performance external test device is unnecessary. Further, in a semiconductor integrated circuit having a large number of blocks including a central processing unit, the central processing unit per block is tested with a small number of input / output terminals, so that a parallel test can be easily performed on a large number of blocks. be able to. Moreover, since the test can be performed by the test program that does not depend on the system configuration of the semiconductor integrated circuit, it is possible to reduce the test cost and the development period of the test program.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例の半導体集積回路の概略的な
電気的構成を示すブロック図である。FIG. 1 is a block diagram showing a schematic electrical configuration of a semiconductor integrated circuit according to an embodiment of the present invention.

【図２】図１図示のデコーダ回路１３の電気回路図であ
る。FIG. 2 is an electric circuit diagram of a decoder circuit 13 shown in FIG.

【図３】図１図示のデコーダ回路１４の電気回路図であ
る。3 is an electric circuit diagram of a decoder circuit 14 shown in FIG.

【図４】図１図示の比較回路５の電気回路図である。4 is an electric circuit diagram of a comparison circuit 5 shown in FIG.

【図５】図１図示のラッチ回路８の電気回路図である。5 is an electric circuit diagram of a latch circuit 8 shown in FIG.

【図６】図１図示の制御信号発生回路１１の電気回路図
である。6 is an electric circuit diagram of a control signal generating circuit 11 shown in FIG.

【図７】図６図示の制御信号発生の電気回路において、
ＷＡＩＴ信号を発生させた場合のタイムチャートであ
る。7 is an electric circuit for generating a control signal shown in FIG.
It is a time chart at the time of generating a WAIT signal.

【符号の説明】[Explanation of symbols]

１ ＣＰＵ ２ コードメモリ ３ データメモリ ４ アドレスバス ５ 比較回路 ６ データバス ７ データライン ８ ラッチ回路 ９ データライン １１ 制御信号発生回路 １２ ＧＡＴＥ信号 １３ デコーダ回路 １４ デコーダ回路 １５ ＲＭＲＤ１信号 １６ ＲＭＲＤ２信号 ２０ ＢＵＳＡＫ信号 ２１ Ｍ１信号 ２２ ＭＲＥＱ信号 ２３ ＩＯＲＱ信号 ２４ ＲＤ信号 ２５ ＷＲ信号 ２６ ＩＮＴ信号 ２７ ＮＭＩ信号 ２８ ＢＵＳＲＱ信号 ２９ ＷＡＩＴ信号 ３０ ＣＬＫ信号 ３１ ＲＥＳＥＴ信号 ３２ ＴＥＳＴ信号 ３３ ＲＥＳＵＬＴ信号 ３８ 制御信号 ３９ アドレスバス、データバス ４０ ＣＰＵブロック 1 CPU 2 Code Memory 3 Data Memory 4 Address Bus 5 Comparison Circuit 6 Data Bus 7 Data Line 8 Latch Circuit 9 Data Line 11 Control Signal Generation Circuit 12 GATE Signal 13 Decoder Circuit 14 Decoder Circuit 15 RMRD1 Signal 16 RMRD2 Signal 20 BUSAK Signal 21 M1 signal 22 MREQ signal 23 IORQ signal 24 RD signal 25 WR signal 26 INT signal 27 NMI signal 28 BUSRQ signal 29 WAIT signal 30 CLK signal 31 RESET signal 32 TEST signal 33 RESULT signal 38 control signal 39 address block, data bus

フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 21/66 Ｆ 8406−4Ｍ (72)発明者 植村 博 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 中野 勝幸 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 岡野 伸洋 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内Continuation of the front page (51) Int.Cl. ⁵ Identification number Reference number within the agency FI technical display location // H01L 21/66 F 8406-4M (72) Inventor Hiroshi Uemura 22-22 Nagaike-cho, Abeno-ku, Osaka-shi, Osaka Within Sharp Corporation (72) Inventor Katsuyuki Nakano 22-22 Nagaike-cho, Abeno-ku, Osaka-shi, Osaka Within Sharp Corporation (72) Nobuhiro Okano 22-22 Nagaike-cho, Abeno-ku, Osaka-shi, Osaka Sharp Corporation Within

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 中央演算処理回路を有する半導体集積回
路において、 中央演算処理回路の機能試験プログラム用コードを格納
するコードメモリ回路と、 機能試験プログラムに従って動作するときに中央演算処
理回路が出力すると期待されるデータを格納するデータ
メモリ回路と、 予め定める試験用入力に応答し、中央演算処理回路から
出力されるアドレス信号によって選択されるコードメモ
リ回路内の機能試験プログラム用コードに従って中央処
理回路を動作させ、動作中の中央演算処理回路から出力
されるデータと、前記アドレス信号によって選択される
データメモリの格納内容とを比較し、比較結果に基づい
て中央演算処理装置の故障の有無を検出する制御回路と
を含むことを特徴とする半導体集積回路。1. In a semiconductor integrated circuit having a central processing circuit, a code memory circuit for storing a code for a functional test program of the central processing circuit, and an expectation that the central processing circuit outputs when operating in accordance with the functional test program. The data memory circuit that stores the data to be stored and the central processing circuit that operates according to the code for the function test program in the code memory circuit that is selected by the address signal output from the central processing circuit in response to a predetermined test input. Control for comparing the data output from the operating central processing circuit with the stored contents of the data memory selected by the address signal, and detecting the presence or absence of a failure of the central processing unit based on the comparison result. And a semiconductor integrated circuit.