JPS60549A - メモリ試験方式 - Google Patents
メモリ試験方式Info
- Publication number
- JPS60549A JPS60549A JP58107163A JP10716383A JPS60549A JP S60549 A JPS60549 A JP S60549A JP 58107163 A JP58107163 A JP 58107163A JP 10716383 A JP10716383 A JP 10716383A JP S60549 A JPS60549 A JP S60549A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- data
- test
- pattern data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C2029/0409—Online test
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）６発明の技術分野
本発明はデータ処理装置のメモリの試験方式に係り、特
にオン・ライン処理中にも実施出来るメモリ試験方式に
関するものである。
にオン・ライン処理中にも実施出来るメモリ試験方式に
関するものである。
（ｂ）、従来技術の問題点
従来技術に依るとデータ処理装置のメモリの試験方法は
データにパリティ・ビットを付加して試験するメモリに
書込み、此れを読み出した時パリテ、（・チェックをし
ていた。
データにパリティ・ビットを付加して試験するメモリに
書込み、此れを読み出した時パリテ、（・チェックをし
ていた。
然し記憶しようとするデータが例えば音声信号、画像信
号等の場合には、パリティ・チェ７りに一回程度不合格
でも元のデータへ再生するのに支障を来すことはない。
号等の場合には、パリティ・チェ７りに一回程度不合格
でも元のデータへ再生するのに支障を来すことはない。
即ち音声信号、画像信号等の場合には、一連のデータの
間には関連性・連続性があり、板金１ビットのデータが
不正確でありでもデータ全体の掌握には不都合を与える
ことはないので、従来のパリティ・チェック方式では、
チェック・ビットの分だけ余分にメモリを使用しなけれ
ばならないと云う欠点がある。
間には関連性・連続性があり、板金１ビットのデータが
不正確でありでもデータ全体の掌握には不都合を与える
ことはないので、従来のパリティ・チェック方式では、
チェック・ビットの分だけ余分にメモリを使用しなけれ
ばならないと云う欠点がある。
（Ｃ）９発明の目的
本発明の目的は従来技術の有する上記の欠点を除去し、
より効果的なメモリの試験方式を提供することである。
より効果的なメモリの試験方式を提供することである。
（ｄ）１発明の構成
上記の目的は本発明によれば、音声信号、画像信号等の
データを記憶するメモリの試験方式に於いて、試験しよ
うとする前記メモリの任意のアドレスの記憶内容を一時
別のメモリに退避させ、前記アドレスに所定のデータを
書き込み後読み出して得られたデータと前記所定のデー
タを比較し、前記比較動作終了後、前記別のメモリに退
避させたデータを元に戻すことを特徴とするメモリ試験
方式を提供することにより達成される。
データを記憶するメモリの試験方式に於いて、試験しよ
うとする前記メモリの任意のアドレスの記憶内容を一時
別のメモリに退避させ、前記アドレスに所定のデータを
書き込み後読み出して得られたデータと前記所定のデー
タを比較し、前記比較動作終了後、前記別のメモリに退
避させたデータを元に戻すことを特徴とするメモリ試験
方式を提供することにより達成される。
（ｅ）０発明の実施例
図は本発明の一実施例を示す図である。
図中、ＭＥＭは試験対象となるメモリ、ＭＰＵはマイク
ロ・プロセッサ、ＳＥＬ １．５ＥＬ２は夫々セレクタ
、ＢＵＳはバスである。
ロ・プロセッサ、ＳＥＬ １．５ＥＬ２は夫々セレクタ
、ＢＵＳはバスである。
尚セレクタＳＥＬ １に入力するＨＡＲＤ −ＤＡＴＡ
は此のマイクロ・プロセッサＭＰＵ系の外部から来るデ
ータを示し、セレクタ５ＥＬ２に入力するＨＡＲＤ −
ＡＤＤは此のマイクロ・プロセンサＭＰＵ系の外部の機
器のアドレス、Ａ−ＢＵＳはアドレス・バスを示す。
は此のマイクロ・プロセッサＭＰＵ系の外部から来るデ
ータを示し、セレクタ５ＥＬ２に入力するＨＡＲＤ −
ＡＤＤは此のマイクロ・プロセンサＭＰＵ系の外部の機
器のアドレス、Ａ−ＢＵＳはアドレス・バスを示す。
以下図に従って本発明の詳細な説明する。
図に示すマイクロ・プロセッサＭＰＵ系は外部の各種機
器と連動して規定されたオン・ラインの仕事をしている
。オン・ライン・プログラムの中に一定時間毎にマイク
ロ・プロセッサに割り込みがかかり、以下に述べる試験
プログラムに移行し、所定数のアドレスを試験した復元
に戻す。
器と連動して規定されたオン・ラインの仕事をしている
。オン・ライン・プログラムの中に一定時間毎にマイク
ロ・プロセッサに割り込みがかかり、以下に述べる試験
プログラムに移行し、所定数のアドレスを試験した復元
に戻す。
今メモリＭＥＭＯ中の試験しようとするアドレスをｎと
する。
する。
最初マイクロ・プロセッサＭＰＵにより、セレクタ５Ｅ
Ｌ２を経由してメモリＭＥＭのｎアドレスを指定し、ア
ドレスｎの内容を別のメモリの所定のアドレス（又は特
定のレジスタ）に移し、次にアドレスｎに試験パターン
・データを書込む。
Ｌ２を経由してメモリＭＥＭのｎアドレスを指定し、ア
ドレスｎの内容を別のメモリの所定のアドレス（又は特
定のレジスタ）に移し、次にアドレスｎに試験パターン
・データを書込む。
此の試験パターン・データの一例は下記の様なデータを
組み合わせて使用する。
組み合わせて使用する。
ｉ）オール０．ｉｉ）オール１．１ｉｉ）０１０１書込
みを完了したならば、直ちに此れを読み出し、読み出さ
れたデータと前記試験パターン・データをマイクロ・プ
ロセッサＭＰＵに於いて比較し、一致していれば合格、
不一致ならば不合格とし、出力装置に此の結果を出力す
る。
みを完了したならば、直ちに此れを読み出し、読み出さ
れたデータと前記試験パターン・データをマイクロ・プ
ロセッサＭＰＵに於いて比較し、一致していれば合格、
不一致ならば不合格とし、出力装置に此の結果を出力す
る。
比較動作の終了後、再び別のメモリの所定のアドレス（
又は特定のレジスタ）に移してあったデータをｎアドレ
スに戻し、ｎアドレスの試験を終わり、次のｆｉ＋ｌア
ドレスの試験に移る。此の様にしてメモリＭＥＭの総て
のアドレスについて試験することが出来る。
又は特定のレジスタ）に移してあったデータをｎアドレ
スに戻し、ｎアドレスの試験を終わり、次のｆｉ＋ｌア
ドレスの試験に移る。此の様にしてメモリＭＥＭの総て
のアドレスについて試験することが出来る。
（ｆ）０発明の効果
以上詳細に説明した様に本発明によれば、オン・ライン
処理を実施しながらより効率的なメモリの試験を実施出
来ると云う大きい効果がある。
処理を実施しながらより効率的なメモリの試験を実施出
来ると云う大きい効果がある。
図は本発明の一実施例を示すブロフク図である。
図中、ＭＥＭは試験対象となるメモリ、ＭＰＵはマイク
ロ・プロセッサ、５ＥＬ１．５ＥＬ２は夫々セレクタ、
ＢＵＳはバスである。
ロ・プロセッサ、５ＥＬ１．５ＥＬ２は夫々セレクタ、
ＢＵＳはバスである。
Claims (1)
- 音声信号、画像信号等のデータを記憶するメモリの試験
方式に於いて、試験しようとする前記メモリの任意のア
ドレスの記憶内容を一時別のメモリに退避させ、前記ア
ドレスに所定のデータを書き込み後読み出して得られた
データと前記所定のデータを比較し、前記比較動作終了
後、前記別のメモリに退避させたデータを元に戻すこと
を特徴とするメモリ試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58107163A JPS60549A (ja) | 1983-06-15 | 1983-06-15 | メモリ試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58107163A JPS60549A (ja) | 1983-06-15 | 1983-06-15 | メモリ試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60549A true JPS60549A (ja) | 1985-01-05 |
Family
ID=14452082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58107163A Pending JPS60549A (ja) | 1983-06-15 | 1983-06-15 | メモリ試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60549A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6390060U (ja) * | 1986-11-28 | 1988-06-11 | ||
| JPH0532647U (ja) * | 1991-10-08 | 1993-04-30 | ワイケイケイアーキテクチユラルプロダクツ株式会社 | ブラインド内蔵サツシ窓の施錠装置 |
-
1983
- 1983-06-15 JP JP58107163A patent/JPS60549A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6390060U (ja) * | 1986-11-28 | 1988-06-11 | ||
| JPH0532647U (ja) * | 1991-10-08 | 1993-04-30 | ワイケイケイアーキテクチユラルプロダクツ株式会社 | ブラインド内蔵サツシ窓の施錠装置 |
| JP2536463Y2 (ja) * | 1991-10-08 | 1997-05-21 | ワイケイケイアーキテクチュラルプロダクツ株式会社 | ブラインド内蔵サッシ窓の施錠装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4368532A (en) | Memory checking method | |
| JPS60549A (ja) | メモリ試験方式 | |
| JPS6041150A (ja) | 記憶装置制御方式 | |
| JPS59197946A (ja) | メモリ装置 | |
| JPH0528058A (ja) | メモリアドレスバス試験方式 | |
| JPH11288598A (ja) | 半導体記憶装置のテスト装置 | |
| JPS59153247A (ja) | デバツグ装置 | |
| JPS5838879B2 (ja) | フエイルメモリ | |
| JPS59226955A (ja) | プログラム・デバツク装置 | |
| JPS59163653A (ja) | デバツグ装置 | |
| JPH02302855A (ja) | メモリ制御装置 | |
| JPS63285642A (ja) | マイクロプロセッサ制御方式 | |
| JPH09198274A (ja) | プロセッサとｒａｍを有する装置のテスト方法 | |
| JPH01197860A (ja) | メモリ故障検出回路 | |
| JPS6130356B2 (ja) | ||
| JPH04106647A (ja) | メモリ診断方式 | |
| JPS63136238A (ja) | マイクロプログラム制御装置 | |
| JPH05241900A (ja) | コンピュータのプログラム動作確認方式 | |
| JPS617947A (ja) | 制御記憶装置 | |
| JPH0573437A (ja) | メモリパリテイ回路 | |
| JPH02245847A (ja) | メモリテスト方式 | |
| JPS60103597A (ja) | Ｉｃメモリテストシステムにおける機能テスト結果格納方式 | |
| JPS62272164A (ja) | 半導体メモリ試験装置 | |
| JPH03126147A (ja) | 外部記憶装置のテスト方式 | |
| JPH02151940A (ja) | トレースメモリ方式 |