JP4236722B2 - 半導体装置の作製方法 - Google Patents

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Description

【０００１】
【発明が属する技術分野】
本願発明は、単結晶シリコン基板を利用して形成された半導体装置、特に絶縁ゲイト型電界効果トランジスタ（ＭＯＳＦＥＴまたはＩＧＦＥＴと呼ばれる）の構成に関する。特に、チャネル長が 0.3μｍ以下（代表的には0.05〜0.2 μｍ）の微細素子を作製する場合において効果を発揮する技術である。
【０００２】
また、本願発明はＭＯＳＦＥＴを集積化して構成されたＩＣ、ＶＬＳＩ、ＵＬＳＩなどの様々な半導体回路に応用することが可能である。
【０００３】
【従来の技術】
ＭＯＳＦＥＴは、ゲイト電圧によって、ゲイト直下の半導体（シリコン）界面の電位を変化させ、ソース・ドレイン間の電子流、或いは、正孔流をオン・オフ制御する。
【０００４】
ところがトランジスタのチャネル長を短くしていくと、ソースとドレイン近傍の空間電荷領域（空乏層ともいう）が接するようになる。このとき、ゲイトに近い半導体界面の電位はゲイト電位で制御可能であるが、ゲイトから深い部分の電位はゲイト電圧を下げてもドレイン電圧の影響を受けて高いままである。
【０００５】
即ち、トランジスタをオフにするためにゲイト電圧を０Ｖにしても、半導体基板の電位の高い部分（空間電荷領域の広がった部分）を通って漏れ電流が流れてしまう。これが、短チャネル効果と呼ばれるもので、Ｓ値（サブスレッショルド係数）の増加やしきい値電圧の低下といった現象として現れる。
【０００６】
短チャネル効果の程度の大きい現象として、電流が流れっぱなしとなるパンチスルーが生じる。ＭＯＳＦＥＴの微細化へのメリットは、低電圧化・高速化にある。この成功のためには、短チャネル効果の抑制、及び、オン時の抵抗低減が鍵となる。
【０００７】
短チャネル効果を抑制しながら、ＭＯＳＦＥＴを微細化する目安として、1974年にDennard によって提案されたスケーリング法がある。この方法から短チャネル効果を抑制したままゲイト長を短くしていくためには、（１）ゲイト絶縁膜を薄くする、（２）ソース／ドレイン接合深さを浅くする、（３）空間電荷領域幅（空乏層幅）を抑える、といった手段が有効である。
【０００８】
（１）については、現行３nmが限界である。（２）に関してもイオンドーピング装置の工夫やレーザードーピングといった検討が行われているが、ディープサブミクロンサイズ以下では様々な問題を残している。
【０００９】
（３）の方法としては、まず考えられるのがチャネル形成領域の濃度を高めること、即ち、チャネルドープである。しかし、0.18μｍルールといった微細寸法でＭＯＳＦＥＴを形成するには、 1×1018atoms/cm3 程度の不純物を添加する必要があり、オン電流を大幅に低下させる原因となってしまう。
【００１０】
その他の方法として、図２（Ａ）に示す様なDouble Implanted LDDと呼ばれる方法が挙げられる。これはイオン打ち込みによってｎ- 領域（ＬＤＤ領域）２０１、２０２の直下またはそれを囲む様にやや弱めのＰ型（ｐ- ）領域２０３、２０４を設けた構造である。特にＬＤＤ領域を囲む様にして設けた場合にはポケット構造と呼ばれることもある。
【００１１】
さらに、チャネル部の基板内部に基板より高濃度のｐ型領域（ｐ- 領域）２０６を形成するパンチスルーストッパー構造（図２（Ｂ））も提案されている。これらの方法は、全て基板深さ方向、或いは、ゲイト（チャネル）長方向のエンジニアリングである。
【００１２】
【発明が解決しようとする課題】
ところが、従来例の図２（Ａ）、（Ｂ）に述べた様な構造ではいくつかの問題もある。図２（Ａ）の構造は、ドレイン領域（ＬＤＤ領域も含めて）の直下のみにｐ- 領域が設けられた構造であるため、あまり短チャネル効果の抑制効果を期待できない。
【００１３】
また、ポケット構造と呼ばれるタイプではキャリア（電子を例にとる）はドレイン領域に到達する前に必ずｐ- 領域を通過することになるので、移動度の低下を招くといった問題が生じる。
【００１４】
また、図２（Ｂ）の構造は通常ゲイト電極を形成した後に、スルードーピングによって深さ方向の濃度制御を行う。従って、濃度分布の制御が非常に困難である上、半導体層界面の結晶性を崩してしまうため、移動度を高めるためには好ましい手段とは言えない。
【００１５】
そこで本願発明では、プロセス制御性の高い構造で効果的に短チャネル効果を抑制しうるＭＯＳＦＥＴを提供することを課題とする。
【００１６】
【課題を解決するための手段】
本願発明は、短チャネル効果を抑制するための不純物領域をチャネル幅方向に対して局所的（一か所乃至数カ所）に施すという構成を基本とする。即ち、チャネル幅方向にソース／ドレインとは逆導電型の高抵抗領域を形成することにより、ドレインからの空間電荷領域（空乏層）の広がりを抑制し、且つ、高オン電流を得ることが可能となる。
【００１７】
従来の深さ、或いは、チャネル長方向のエンジニアリングに比べて、チャネル幅方向のエンジニアリングの優位性は、次の点にある。
（１）プロセス制御性が容易である。
（２）空間電荷領域抑制領域とチャネル形成領域とが分離しているので、反転層（チャネル領域）内における不純物濃度を低くすることが可能である（オン時の抵抗が小さくなりキャリア移動度が向上する）。
【００１８】
なお、空間電荷領域抑制領域（空乏層抑制領域）とは、ドレイン側空乏層のソース側への広がりを抑えるために形成された不純物領域を指している。本発明者らは空乏層を抑止する効果があたかも空乏層をピン止めする様に捉えられることから、この領域をピニング領域（pinning region）と呼んでいる。
【００１９】
【発明の実施の形態】
本願発明の実施の形態について、以下に示す実施例でもって詳細な説明を行うこととする。
【００２０】
〔実施例１〕
本願発明のＭＯＳＦＥＴの構成の一部（ソース／ドレイン電極は省略している）を図１に示す。図１（Ａ）は上面図であり、図１（Ｂ）は図１（Ａ）をＡ−Ａ’で切った断面、図１（Ｃ）は図１（Ａ）をＢ−Ｂ’で切った断面である。
【００２１】
図１（Ａ）、（Ｂ）、（Ｃ）において、１０１はソース領域、１０２はドレイン領域、１０３はフィールド酸化膜、１０４はゲイト電極である。そして、ゲイト電極１０４の下にもぐり込む様にして形成された不純物領域１０５が、本願発明の特徴であるピニング領域である。
【００２２】
なお、本明細書中ではソース領域１０１、ドレイン領域１０２しか記載していないが、この中にはＬＤＤ領域やオフセット領域などの高抵抗領域も含めるものとする。重要なのはピニング領域をチャネル形成領域とドレイン領域との境界（接合部）付近に設けて空乏層の広がりを抑制するという構成であり、ＬＤＤ構造やオフセット構造の有無は問題ではない。
【００２３】
また、本明細書中においてチャネル形成領域とは、ゲイト電極の下に位置する半導体領域を指す。ピニング領域も半導体表面ではチャネルが形成されうるので広義な意味ではチャネル形成領域に含まれる。
【００２４】
そこで本明細書ではチャネル形成領域をピニング領域（不純物領域）１０５と、不純物が添加されなかった領域（以下、アンドープ領域と呼ぶ）１０６とに区別して記載する。即ち、アンドープ領域とはシリコン基板濃度またはウェル濃度がそのまま残った領域と考えてよい。
【００２５】
ところで、ピニング領域１０５はソース／ドレイン領域とは逆導電型の不純物を添加して形成される。空乏層はＰＮ接合部の濃度差によって幅が決定するため、チャネル形成領域よりも濃度の高い領域を形成することで空乏層の広がりを抑えることができる。
【００２６】
例えば、Ｎチャネル型ＭＯＳＦＥＴを形成するにあたってチャネル形成領域としてＰ型シリコン基板そのものを利用する場合、ピニング領域は基板よりも強いＰ型の不純物領域で構成すれば良い。
【００２７】
具体的には、チャネル形成領域がＰ型ならば１３族から選ばれた元素（代表的にはボロン）を添加して形成する。また、チャネル形成領域がＮ型ならば１５族から選ばれた元素（代表的にはリン又は砒素）を添加すれば良い。勿論、チャネル形成領域はシリコン基板を利用するのであっても、不純物添加で形成したウェルを利用するのであっても良い。
【００２８】
なお、上述の１３族又は１５族から選ばれた元素は単結晶シリコンのエネルギーバンドをシフトさせることでキャリア（電子または正孔）にとってのエネルギー障壁を形成している。そういった意味で、ピニング領域はエネルギーバンドをシフトさせてなる領域と呼ぶこともできる。
【００２９】
不純物を添加しないアンドープ領域とピニング領域との間にはバンドギャップがシフトした分に相当するエネルギー差が生まれる。この電位的な障壁はしきい値電圧の相違といった形で現れる。
【００３０】
この障壁の高さは実効キャリア濃度（Ｎ型、Ｐ型の相対的な濃度差）によって変化するが、不純物元素の添加濃度で調節できる。本願発明では、添加する不純物元素の濃度を１×1017〜５×1019atoms/cm3 （好ましくは１×1018〜５×1019atoms/cm3 ）の範囲で調節する。
【００３１】
また、ピニング領域１０５は、最も典型的には図１（Ａ）に示す様にチャネル形成領域（ゲイト電極１０４直下の半導体領域）とソースまたはドレイン領域１０１、１０２との接合部に配列して形成される。即ち、接合部付近ではピニング領域１０５とアンドープ領域１０６とが交互に並んで配置される。
【００３２】
この様子を断面で見ると、図１（Ｂ）に示す様になる。この様に、キャリアが優先的に移動する領域（アンドープ領域１０６）と空乏層を抑制する領域（ピニング領域１０５）とが分離されているため、キャリア移動度を低下させることなくＴＦＴを動作させることが可能である。
【００３３】
なお、図１（Ｂ）において１００で示されるのは単結晶シリコン基板である。これはＰ型であってもＮ型であっても良い。本願発明では上述の特殊な構造によって短チャネル効果が抑制されるので、チャネル形成領域としてシリコン基板を用いる場合には、基板濃度を１×1016〜５×1017atoms/cm3 （好ましくは５×1016〜１×1017atoms/cm3 ）と低めに抑えることができる。
【００３４】
また、ピニング領域は少なくともドレイン側の接合部に設けられていれば短チャネル効果の抑制効果を得ることができる。ソース／ドレインが特定される様な回路に用いられるＭＯＳＦＥＴの場合、ドレイン側のみにピニング領域を設ける様な構成として良い。
【００３５】
ところで、前述の様なピニング領域１０５はゲイト電極１０４を形成した後、レジストマスクによって所定位置を隠した状態で不純物添加工程を行うことで形成することができる。この時、ゲイト電極１０４に対して斜め方向から不純物を添加することで、図１（Ｃ）に示す様にゲイト電極１０４の下にもぐり込む様な形状のピニング領域１０５を形成することが可能となる。チャネル形成領域とドレイン領域１０２との接合部付近に配列して形成されるピニング領域は、チャネル形成領域とソース領域１０１との接合部付近には達しない。つまりピニング領域は、チャネル形成領域とドレイン領域との接合部付近、及びチャネル形成領域とソース領域との接合部付近それぞれに配列して形成され、互いに分離して形成される。
【００３６】
この斜めからの角度はシリコン基板の鉛直方向に対して７〜８３°（好ましくは４３±３°）で行うことが望ましい。０〜７°ではチャネリングを起こして不純物が深く打ち込まれ過ぎるので好ましくない。また、８３〜９０°では角度が浅すぎてゲイト電極の下に不純物を添加することが困難である。
【００３７】
本実施例ではシリコン基板の面方位が（１００）面であるため結晶学的には４５°（［１１０］方向を意味する）の時にチャネリングを起こして最も深くまで打ち込まれる。しかし本発明者らがシミュレーションによって計算した結果では、４３°が最も好ましい角度であった。そのため、本願発明を実施するには４３±３°とすることが望ましいと言える。
【００３８】
また、その際、ピニング領域１０５の形成深さはソース／ドレイン領域の接合深さと同程度とすることが望ましい。従って、ピニング領域の形成深さは 0.02 〜0.3 μｍ（好ましくは 0.05 〜0.1 μｍ）となる様に調節する。
【００３９】
なお、ピニング領域１０５の形成は非常に微細な加工技術を要する。レジストパターンを形成してイオンインプランテーション法等で不純物を打ち込む方法を用いる場合、非常に精密なフォトリソグラフィ技術が必要である。また、パターン形成時に電子描画を用いることも有効である。さらに、ＦＩＢ（Focusd Ion Beam ）法を用いてマスクレスで不純物を添加することも可能である。
【００４０】
また、不純物を斜め方向から添加してピニング領域を形成すると、図３に示す様な形状でピニング領域が形成される。図３において、３０１はアンドープ領域、３０２はドレイン領域、３０３はゲイト絶縁膜、３０４はゲイト電極、３０５はピニング領域である。ピニング領域３０５の一部はチャネル形成領域とドレイン領域３０２との接合部に接している。
【００４１】
斜めから不純物が打ち込まれることで、ピニング領域３０５はゲイト電極３０４の下にも形成される。この時、ピニング領域３０５を形成する際に不純物の散乱が起こるため、実際には設計上のピニング領域３０５ａの周囲に散乱によって形成される弱い不純物領域３０５ｂを考慮する必要がある（実際にはもっと連続的に複雑な分布を示すがここでは簡略化して示す）。
【００４２】
この弱い不純物領域３０５ｂは半導体表面（チャネルが形成される部分）にまで到達してしまうが、散乱によって回り込んだ不純物しか存在しないので実効キャリア濃度としては１×1017〜５×1017atoms/cm3 程度である。
【００４３】
即ち、従来の0.2 μｍルールのＭＯＳＦＥＴではチャネル形成領域の実効キャリア濃度が１×1018atoms/cm3 程度が必要であることを鑑みれば、十分にチャネル形成領域として機能しうる領域であることが判る。また、従来のチャネルドープを施した構造よりも実効キャリア濃度の低い領域をキャリア（電子または正孔）が通過する分、高いオン電流を得ることができる。
【００４４】
この傾向は弱い不純物領域３０５ｂの不純物濃度をイオン打ち込み条件によって低く抑えることでより顕著になる。この様に、本願発明ではゲイト電極直下の半導体表面は実質的に全てチャネル形成領域と見なして良い。
【００４５】
さらに、図１（Ａ）、（Ｂ）に示す様にピニング領域の間にはスリット状にアンドープな領域が存在するので、キャリアは優先的にそこを流れてドレイン領域に到達すると考えられる。
【００４６】
即ち、従来例で述べたポケット構造はｐ- 領域がキャリアの移動を妨げていたのに対し、本願発明ではキャリアの通り道となる領域が残されているので、オン電流が低下するといった問題がない。
【００４７】
以上の様に、本願発明のＭＯＳＦＥＴはピニング領域によって短チャネル効果を抑制すると同時に、ピニング領域とは分離して形成されたアンドープ領域がソース−ドレイン間を結ぶので高い動作速度を維持することができる。
【００４８】
ここでチャネル長およびチャネル幅の定義を図４を用いて行う。図４においてソース領域４０１とドレイン領域４０２との間の距離をチャネル長（Ｌ）と定義する。本願発明はこの長さが 0.3μｍ以下、典型的には0.05〜0.2 μｍである微細なＭＯＳＦＥＴに対して有効である。また、このチャネル長に沿った方向をチャネル長方向と呼ぶ。
【００４９】
また、チャネル長方向と直交する方向におけるチャネル形成領域４０３の長さをチャネル幅（Ｗ）とする。なお、このチャネル幅に沿った方向をチャネル幅方向と呼ぶ。
【００５０】
チャネル幅はどの様な回路として用いるかによって異なるが、チャネル長と同程度とする場合もあれば数百μｍと広くする場合もある。例えば、モノリシック型ＬＣＤのバッファ回路やサンプリング回路の様に大電流を流す必要のある回路は数百μｍのチャネル幅を必要とする。
【００５１】
また、任意のピニング領域４０４の形成幅をピニング幅（ｖj ）と定義する。ピニング幅に特に上限はないが、チャネル幅の１／３ 以下でないとドレイン接合部のアンドープ領域が狭くなるので好ましくない。また、下限はフォトリソグラフィ技術のパターン加工精度の限界が下限となる。本願発明の場合、０．０５〜０．３ μｍの範囲が実質的なピニング幅と言えるであろう。ピニング領域４０４のチャネル長方向の長さは、チャネル長（Ｌ）よりも短い。
【００５２】
さらに、隣接する個々のピニング領域間の間隔（ｗi ）は少なくともソース／ドレインの接合深さの２倍以上として設計する必要がある。
【００５３】
ピニング領域の深さはソース／ドレインの接合深さ程度であるので、不純物散乱によって接合深さと同程度だけ横方向へのパターン広がりが起こる。即ち、ピニング領域のパターン設計段階で接合深さの少なくとも２倍以上の間隔をあけておかないと、隣接するピニング領域が接触してしまい、アンドープ領域を塞いでしまい好ましくない。従って、本願発明ではｗi は 0.04 〜0.6 μｍ（好ましくは 0.1〜0.2 μｍ) とすれば良い。
【００５４】
勿論、ピニング領域間の間隔（ｗi ）が広すぎてもピニング効果が弱まってしまうため、適切な間隔とすることが重要である。本発明者らはｗi の上限をその基板濃度で形成しうる最大空乏層幅と考えている。
【００５５】
即ち、アンドープ領域の実効キャリア濃度が１×1016atoms/cm3 程度ならば形成されるドレイン側の空乏層の幅は 0.3μｍ程度であるので、ｗi を 0.3μｍ以下とすることが好ましい。また、同様に実効キャリア濃度が１×1017atoms/cm3 程度ならばｗi は 0.1μｍ以下とすれば良い。この様にアンドープ領域の実効キャリア濃度（基板濃度またはウェル濃度）が決まれば最大空乏層幅の決まるので、それを踏まえて設計を行えば良い。
【００５６】
以上の様に、本願発明では短チャネル効果を抑制するためのエンジニアリングをチャネル幅方向に対して施している。基本的にはゲイト電極に対して斜め方向から不純物を添加するだけなのでプロセス的には簡易である。
【００５７】
従来の技術と異なる点は、不純物を添加する際にチャネル幅方向に局在的に不純物領域（ピニング領域）を設けることで、ＭＯＳＦＥＴのモビリティを低下させることなく、短チャネル効果を抑制することができる点にある。
【００５８】
ここで本願発明のＭＯＳＦＥＴの効果を以下にまとめる。まず、第１の効果は短チャネル効果（特にパンチスルー現象）がドレイン接合部に設けられたピニング領域によって効果的に抑制される点である。そのため、スケーリング則に従って微細化を進めても空乏層の広がりによる悪影響を防ぐことができる。
【００５９】
第２の効果は、ＭＯＳＦＥＴが動作している時のキャリア（電子または正孔）の移動は、アンドープ領域で優先的に行われるため非常に高速動作が可能な点である。アンドープ領域は基板濃度またはウェル濃度がそのまま残っている領域であるため、実効キャリア濃度は少なくとも５×1017atoms/cm3 以下（好ましくは１×1017atoms/cm3 以下）である。
【００６０】
なお、例えばＰ型シリコン基板に対して１×1017atoms/cm3 の実効キャリア濃度を持つＮ型ウェルを形成する場合、Ｐ型シリコン基板のボロン濃度が 1×1016atoms/cm3 程度であれば、Ｎ型ウェルには１×1016atoms/cm3 程度のボロンと１〜２×1017atoms/cm3 程度のリンが含まれることになる。しかしながら、不純物散乱が問題となるのはその不純物濃度が 1×1017atoms/cm3 以上となった場合であるため、Ｎ型ウェル内のボロンは無視して良いと言える。
【００６１】
また、従来のチャネルドープを用いた構造では１×1018atoms/cm3 程度の不純物がチャネル形成領域全面に添加されるので、不純物散乱の影響は非常に大きくなってしまう。その点、本願発明ではキャリアが優先的に通過する領域（アンドープ領域）の実効キャリア濃度は少なくとも５×1017atoms/cm3 以下（好ましくは１×1017atoms/cm3 以下）であるため、不純物散乱の影響はあっても極めて小さいという利点を持つ。
【００６２】
第３の効果は、ソース領域側にピニング領域を設けた構成ではソース側のピニング領域が正孔の引き出し線として利用できる点にある。ＭＯＳＦＥＴの動作時、ドレイン接合部のインパクトイオン化現象によって発生した正孔は基板へと流れて寄生バイポーラを導通させる恐れがある。
【００６３】
しかしながら、ソース側に設けられたピニング領域によってチャネル下部に移動してきた正孔をソース領域へと引き抜くことができるため、寄生バイポーラの導通によるソース−ドレイン間耐圧の低下を防ぐことができる。
【００６４】
以上の様に、本願発明のＭＯＳＦＥＴは短チャネル効果を抑制したまま素子サイズを微細化することができるため、高い信頼性を維持したまま、高い動作性能を実現することができる。さらに、キャリアの移動する領域に余計な不純物を打ち込む必要がないので、高いモビリティ（電界効果移動度）を有するＭＯＳＦＥＴを実現しうる。
【００６５】
なお、本実施例ではＮチャネル型ＭＯＳＦＥＴを例にとって説明を行ったが、同様にしてＰチャネル型ＭＯＳＦＥＴに適用することもできる。その場合、ピニング領域に打ち込む不純物の導電型を変更すれば良いだけである。
【００６６】
〔実施例２〕
本実施例では、実施例１に示した構造を有する本願発明のＭＯＳＦＥＴを利用してＣＭＯＳ回路を構成した場合の例について図５を用いて説明する。
【００６７】
まず、Ｐ型単結晶シリコン基板５０１を準備し、不純物イオン注入によってＰ型ウェル５０２、Ｎ型ウェル５０３を形成する。この様な構成はいわゆるツインタブ構造であり、ウェル濃度は実施例１に示した様に 1×1016〜 5×1017atoms/cm3 の範囲で形成される。
【００６８】
次に、公知のＬＯＣＯＳ法などにより選択酸化を行い、フィールド酸化膜５０４を形成した後、熱酸化工程によってシリコン表面に30nm厚の酸化膜（後のゲイト絶縁膜）５０５を形成する。（図５（Ａ））
【００６９】
次に、ゲイト電極５０６、５０７を形成する。本実施例ではゲイト電極を構成する材料として導電性を有するシリコン膜を用いるが、他にもタンタル、クロム、タングステン、モリブデン等の導電膜を用いることができる。なお、本実施例ではゲイト電極幅を 0.18 μｍとする。
【００７０】
ゲイト電極を形成したら、後にＰチャネル型ＭＯＳＦＥＴとなる領域（図面向かって右側）をレジストマスク５０８で覆い、その状態で斜め方向から１３族から選ばれた元素（代表的にはボロン）を添加する。
【００７１】
また、Ｎチャネル型ＭＯＳＦＥＴとなる領域（図面向かって左側）に対しても、ピニング領域を形成するためのマスクをレジストマスク５０８と同時に形成する。この様子を図８に示す。図８において、８００はシリコン基板、８０１はゲイト電極である。
【００７２】
この時、ゲイト電極８０１を横切る様にしてストライプ状にレジストマスク８０２を形成する。即ち、マスク８０２で隠された部分がアンドープ領域となり、露出した部分（ただしゲイト電極８０１の下の部分）がピニング領域となる。
【００７３】
なお、ここで形成される不純物領域は非常に狭い範囲に打ち込まれることになるのでできるだけ不純物散乱の影響を受けない様な装置や条件を用いて添加することが望ましい。
【００７４】
そこで本実施例では、イオンインプランテーション法（イオン注入法）によりボロンを 1×1018atoms/cm3 の濃度で添加する。また、注入ガスはＢＦ2 、加速電圧は30keV 、ドーズ量は 1×1013atoms/cm2 とする。そして、シリコン基板に対して30°の角度でイオンが注入される様に調節する。
【００７５】
この様な条件はシミュレーションによって予め決定することができる。本発明者らによるシミュレーション結果では、本実施例の条件に従えば図１０に示した様なプロファイルで不純物が添加されることが確認されている。
【００７６】
こうして後にピニング領域となる不純物領域５０９、５１０が形成される。実際にはこれらの領域５０９、５１０の先端部分（ゲイト電極の下にもぐり込んだ部分）のみがピニング領域として機能する。（図５（Ｂ））
【００７７】
次に、今度はシリコン基板に対して垂直に１５族から選ばれた不純物元素を添加する。本実施例では不純物として砒素を用い、 5×1018〜 1×1019atoms/cm3 となる様に添加条件を調節する。ここでは20〜40nm程度の浅い接合を形成するためにイオンプランテーション法、プラズマドーピング法、レーザードーピング法のいずれかの手段を用いる。
【００７８】
こうして形成される不純物領域５１１、５１２の一部は後にＮチャネル型ＭＯＳＦＥＴのＬＤＤ（Lightly doped drain ）領域として機能する。（図５（Ｃ））
【００７９】
次に、Ｎチャネル型ＭＯＳＦＥＴとなる領域をレジストマスク５１３で覆う。この時、Ｐチャネル型ＭＯＳＦＥＴとなる領域には図８に示した様な構造でピニング領域形成用のマスクが設けられている（図示せず）。
【００８０】
こうしてレジストマスク５１３を形成したら、シリコン基板に対して斜め方向から１５族から選ばれた元素（代表的にはリン）を添加して後にピニング領域となる不純物領域５１４、５１５を形成する。添加条件はシミュレーションで前もって実験的に決定しておく。
【００８１】
本実施例では、イオンインプランテーション法（イオン注入法）によりリン 1×1018atoms/cm3 の濃度で添加する。また、注入ガスはＰＨ3 、加速電圧は30keV 、ドーズ量は 1×1013atoms/cm2 とする。そして、シリコン基板に対して30°の角度でイオンが注入される様に調節する。（図６（Ａ））
【００８２】
さらに、シリコン基板に対して垂直にボロンを添加し、後にＰチャネル型ＭＯＳＦＥＴのＬＤＤ領域として機能する不純物領域５１６、５１７を形成する。この場合も浅い接合を形成することが望ましい。（図６（Ｂ））
【００８３】
図６（Ｂ）の状態が得られたら、次に酸化珪素膜（図示せず）を堆積してエッチバックを行い、サイドウォール５１８、５１９を形成する。（図６（Ｃ））
【００８４】
次に、再びＰチャネル型ＭＯＳＦＥＴとなる領域をレジストマスク５２０で覆い、砒素を 1×1020atoms/cm3 の濃度で添加する。こうしてソース領域５２１、ドレイン領域５２２が形成され、サイドウォール５１８の下にはＬＤＤ領域５２３が形成される。（図７（Ａ））
【００８５】
なお、ソース／ドレイン領域を形成する場合もイオンプランテーション法、プラズマドーピング法、レーザードーピング法のいずれかの手段を用いて浅い接合を形成することが望ましい。
【００８６】
また、同様にＮチャネル型ＭＯＳＦＥＴとなる領域をレジストマスク５２４で覆い、ボロンを 1×1020atoms/cm3 の濃度で添加する。こうしてドレイン領域５２５、ソース領域５２６が形成され、サイドウォール５１９の下にはＬＤＤ領域５２７が形成される。（図７（Ｂ））
【００８７】
図７（Ｂ）の状態が得られたら、熱またはレーザーによるアニール処理を行い、添加した不純物の活性化を行う。この時、不純物の拡散をできるだけ小さくする様な条件を設定することが必要である。
【００８８】
ソース／ドレイン領域の活性化が終了したら、チタン膜を成膜してアニール処理を行い、ソース／ドレイン領域及びゲイト電極の表面にチタンシリサイド層５２８を形成する。勿論、他の金属膜を用いた金属シリサイドを形成することもできる。シリサイド層を形成した後、チタン膜は除去する。
【００８９】
次に、層間絶縁膜５２９を形成し、コンタクトホールを開けてソース電極５３０、５３１、ドレイン電極５３２を形成する。勿論、電極形成後に水素化を行うことも有効である。
【００９０】
以上の様な工程によって、図７（Ｃ）に示す様なＣＭＯＳ回路を得ることができる。このＣＭＯＳ回路はＮチャネル型、Ｐチャネル型の両ＭＯＳＦＥＴに対してピニング領域を設けているが、どちらか一方のみに設けた構成とすることも可能である。
【００９１】
〔実施例３〕
実施例１、２ではゲイト電極の両側から斜めに不純物を添加することでソース接合部とドレイン接合部とにピニング領域を形成している。この時、ソース／ドレイン接合部の両方に設けられたピニング領域が、互いにゲイト電極の直下で電気的に接続する様な構成としても良い。
【００９２】
本実施例の構造を図９に示す。図９は本願発明の構造を有するＮチャネル若しくはＰチャネル型のＭＯＳＦＥＴである。注目すべきは、斜め添加によって形成されたピニング領域がゲイト電極直下で接触し、ソース−ドレイン間に渡る一つのピニング領域９０１を形成している点である。
【００９３】
勿論、ピニング領域９０１は図１で説明した様にチャネル幅方向に対してスリット状に設けられた構成となっており、チャネル幅方向に対して配列された各ピニング領域間にはアンドープ領域（図示せず）が形成されている。
【００９４】
本実施例の構造とすると、実効的なアンドープ領域の面積は減少するがドレイン側からの空乏層の広がりを抑えるピニング効果が高まる。なお、チャネル長が 0.1μｍ以下となってしまうと不純物添加の制御性の問題から必然的に本実施例の構造になると予想される。
【００９５】
〔実施例４〕
本願発明は、埋め込みチャネル型のＭＯＳＦＥＴに対して適用することも可能である。埋め込みチャネル型はゲイト絶縁膜との界面よりも下にチャネルが形成され、そこをキャリアが移動する。
【００９６】
従って、表面散乱によるキャリア移動度の低下がなく、表面チャネル型に比べて高いモビリティを得ることができる。しかし一方で埋め込みチャネル型はパンチスルーに弱く、耐圧特性が低いという欠点がある。
【００９７】
しかしながら、本願発明の構造を採用した埋め込みチャネル型ＭＯＳＦＥＴは高いモビリティを維持したままパンチスルーによるソース−ドレイン間耐圧の低下を抑止することが可能である。
【００９８】
〔実施例５〕
本願発明は従来のＩＣ技術全般に適用することが可能である。即ち、現在市場に流通している全ての半導体装置（ＭＯＳＦＥＴを部品として含む製品）に適用しうる。なお、本明細書中において「半導体装置」とは、単体素子だけでなく、複数の単体素子で構成された集積化回路およびその様な集積化回路を搭載した電子機器（応用製品）をも範疇に含むものとする。
【００９９】
例えば、ワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しうる。また、Ｄ／Ａコンバータ等の信号処理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に至るまで、半導体を利用する全ての集積化回路に適用しうる。
【０１００】
図１１に示すのは、マイクロプロセッサの一例である。マイクロプロセッサは典型的にはＣＰＵコア１１、ＲＡＭ１２、クロックコントローラ１３、キャッシュメモリー１４、キャッシュコントローラ１５、シリアルインターフェース１６、Ｉ／Ｏポート１７等から構成される。
【０１０１】
勿論、図１１に示すマイクロプロセッサは簡略化した一例であり、実際のマイクロプロセッサはその用途によって多種多様な回路設計が行われる。
【０１０２】
しかし、どの様な機能を有するマイクロプロセッサであっても中枢として機能するのはＩＣ（Integrated Circuit）１８である。ＩＣ１８は半導体チップ１９上に形成された集積化回路をセラミック等で保護した機能回路である。
【０１０３】
そして、その半導体チップ１９上に形成された集積化回路を構成するのが本願発明の構造を有するＭＯＳＦＥＴ２０（Ｎチャネル型）、２０（Ｐチャネル型）である。なお、基本的な回路はＣＭＯＳ回路を最小単位として構成することで消費電力を抑えることができる。
【０１０４】
また、本実施例に示したマイクロプロセッサは様々な電子機器に搭載されて中枢回路として機能する。代表的な電子機器としてはパーソナルコンピュータ、携帯型情報端末機器、その他あらゆる家電製品が挙げられる。また、車両（自動車や電車等）の制御用コンピュータなども挙げられる。
【０１０５】
【発明の効果】
本願発明によりディープサブミクロンプロセスが必要となってもプロセス制御性の高い構造で効果的に短チャネル効果を抑制しうるＭＯＳＦＥＴを提供することが可能となる。
【０１０６】
さらに、キャリアの移動経路となる領域が確保されているので短チャネル効果の抑制と同時に高いモビリティを有するＭＯＳＦＥＴが実現される。即ち、高いモビリティと高い信頼性とを同時に実現する半導体装置が得られる。
【０１０７】
本願発明を利用した半導体装置は、今現在市場に流通している全ての半導体装置（応用製品も含めて）と置き換えが可能であり、全ての半導体装置の高性能化、高信頼性化を実現しうる。
【図面の簡単な説明】
【図１】 本願発明のＭＯＳＦＥＴ構造を説明するための図。
【図２】 従来のＭＯＳＦＥＴ構造を説明するための図。
【図３】 ピニング領域の形状を示す図。
【図４】 ピニング領域の配置構成を示す図。
【図５】 本願発明のＭＯＳＦＥＴの作製工程を示す図。
【図６】 本願発明のＭＯＳＦＥＴの作製工程を示す図。
【図７】 本願発明のＭＯＳＦＥＴの作製工程を示す図。
【図８】 ピニング領域形成時のレジストの配置例を示す図。
【図９】 本願発明のＭＯＳＦＥＴ構造を説明するための図。
【図１０】 ピニング領域形成時のシミュレーション結果を示す図。
【図１１】 電子機器の一例を示す図。

Claims (3)

  1. 第１の導電型の半導体基板上にゲイト絶縁膜及びゲイト電極を積層形成する第１の工程と、
    前記ゲイト電極上に、前記ゲイト電極を横切り且つマスクの幅が少なくともソース／ドレインの接合深さの２倍以上のストライプ状のレジストマスクを形成する第２の工程と、
    前記ゲイト電極及び前記レジストマスクをマスクとして、前記半導体基板の鉛直方向に対して７〜８３°の斜め方向から第１の導電型不純物を添加する第３の工程と、
    前記ゲイト電極をマスクとして自己整合的に垂直に第２の導電型不純物を添加することで、ソース領域、ドレイン領域及びチャネル形成領域を形成する第４の工程と、
    を有し、
    前記第１の導電型不純物は前記第２の導電型不純物とは逆導電型であり、
    前記第１の導電型不純物を含む不純物領域は前記半導体基板よりも前記第１の導電型不純物を高濃度に含んだ領域であり、
    前記第３及び前記第４の工程によって、前記チャネル形成領域の前記ドレイン領域との接合部には、当該接合部に沿って前記ゲイト電極の下部にもぐり込むようにして局所的に前記第１の導電型不純物を含む不純物領域が形成されることを特徴とする半導体装置の作製方法。
  2. 第１の導電型の半導体基板上にゲイト絶縁膜及びゲイト電極を積層形成する第１の工程と、
    前記ゲイト電極上に、前記ゲイト電極を横切り且つマスクの幅が少なくともソース／ドレインの接合深さの２倍以上のストライプ状のレジストマスクを形成する第２の工程と、
    前記ゲイト電極及び前記レジストマスクをマスクとして、前記半導体基板の鉛直方向に対して７〜８３°の斜め方向から第１の導電型不純物を添加する第３の工程と、
    前記ゲイト電極をマスクとして自己整合的に垂直に第２の導電型不純物を添加することで、ソース領域、ドレイン領域及びチャネル形成領域を形成する第４の工程と、
    を有し、
    前記第１の導電型不純物は前記第２の導電型不純物とは逆導電型であり、
    前記第３及び前記第４の工程によって、前記チャネル形成領域の前記ドレイン領域との接合部及び前記チャネル形成領域の前記ソース領域との接合部に沿って、前記ゲイト電極の下部にもぐり込むようにして局所的に前記第１の導電型不純物を含む不純物領域が形成され、
    前記第１の導電型不純物を含む不純物領域は前記チャネル形成領域の前記ドレイン領域との接合部に沿って形成された第１の不純物領域と、前記チャネル形成領域の前記ソース領域との接合部に沿って形成された第２の不純物領域とを有し、
    前記第１の不純物領域と前記第２の不純物領域とは、チャネル幅方向の同一の位置において互いに向かい合うように形成され、
    前記第１の導電型不純物を含む不純物領域は前記半導体基板よりも前記第１の導電型不純物を高濃度に含んだ領域であることを特徴する半導体装置の作製方法。
  3. 請求項１又は２において、
    前記チャネル形成領域の中心を通りチャネル幅方向に切った断面には、前記第１の導電型不純物を含む不純物領域が形成されていないことを特徴とする半導体装置の作製方法。
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